JP6192698B2 - 較正ボード及びタイミング較正方法 - Google Patents

Description

本開示は、自動試験装置に関わり、特に、自動試験装置にプラグ着脱可能に配置される較正ボード及び自動試験装置の試験チャネルにおける信号遅延を較正するタイミング較正方法に関わる。

自動試験装置により、半導体装置の製造業者は、市場における全ての構成要素の機能を大量に試験することができる。一般的に、自動試験装置は、試験されるべき構成要素に駆動信号を出力し、構成要素からの帰還信号を検出し、検出値と期待値とを比較する。

現在の半導体構成要素は通常、入力信号又は出力信号を送受信するために何百から何千ものピンを含む。各ピンは試験されるべき一つの機能に対応するため、自動試験装置は、複数の機能ボードを介して試験されるべき半導体構成要素のピンに対応する複数の機能を試験することができる。

しかしながら、機能ボードと試験されるべき半導体構成要素のピンとの間の信号路の長さは異なり、長さが異なることにより、機能ボードと試験されるべき半導体構成要素のピンとの間で信号送信の遅延が生じる。信号路はチャネルを意味する。したがって、自動試験装置は、試験されるべき半導体構成要素を試験する前に、機能ボードと試験されるべき半導体構成要素のピンとの間の信号遅延を較正する。

更に、ピンに対応するチャネルの選択は、複数の切替構成要素よりなるアレイによって実行される。したがって、チャネルがより多くある場合には、より多くの切替構成要素が必要となる。それにより、効果的で低コストの較正ボード及びタイミング較正方法が必要となる。

自動試験装置における複数の試験チャネルの信号遅延を較正する、前記自動試験装置にプラグ着脱可能に配置される較正ボードは、第１の共通ノードと、複数の較正グループであって、前記複数の較正グループそれぞれが、第２の共通ノード、及び、複数の導電性パッドであって前記複数の導電性パッドそれぞれが前記第２の共通ノードに電気的に接続され、前記複数の導電性パッドそれぞれが選択的に前記複数の試験チャネルの一つに電気的に接続される複数の導電性パッド、を有する複数の較正グループと、前記第１の共通ノードと前記複数の第２の共通ノードとの間に接続される切替モジュールと、を含み、前記切替モジュールは、第１の遅延較正手順を実行する際に、前記第１の共通ノードと前記複数の第２の共通ノードとの間の接続を切断し、前記切替モジュールは、第２の遅延較正手順を実行する際に、前記第１の共通ノードと前記複数の第２の共通ノードとの間に接続を構築する。

自動試験装置のためのタイミング較正方法が提供される。自動試験装置は複数の試験チャネル及びプラグ着脱可能な較正ボードを有し、前記較正ボードは複数の較正グループ、第１の共通ノード、及び切替モジュールを有し、前記複数の較正グループそれぞれは第２の共通ノード及び前記第２の共通ノードに電気的に接続される複数の導電性パッドを有し、前記複数の導電性パッドそれぞれは選択的に前記複数の試験チャネルのうちの一つに電気的に接続され、前記切替モジュールは前記第１の共通ノードと前記複数の第２の共通ノードとの間に接続される。この方法は、第１の遅延較正手順が実行され、前記切替モジュールが前記第１の共通ノードと前記複数の第２の共通ノートとの間の接続を切断すると、同じ較正グループにおける前記複数の試験チャネルを同期するために前記同じ較正グループにおける前記複数の試験チャネル間の信号遅延を検出し、第２の遅延較正手順が実行され、前記切替モジュールが前記第１の共通ノードと前記複数の第２の共通ノートとの間に接続を構築すると、前記複数の較正グループを同期するために前記複数の較正グループ間の信号遅延を検出すること、を備える。

本開示の較正ボード及びタイミング較正方法は、試験されるべき電子装置のピン及び対応する試験チャネルをグループ化して複数の較正グループを形成する。次に、第１の遅延較正手順は、同じ較正グループにおける複数の試験チャネルの信号遅延を検出し較正するよう実行される。第２の遅延較正手順は、複数の較正グループの信号遅延を検出し較正するよう実行される。したがって、複数の試験チャネルにおける信号送信の送信遅延及び受信遅延が効果的に較正又は補償され、複数の試験チャネルそれぞれと遅延検出器との間の切替えモジュール路の費用が減少される。

本開示は、以下の詳細な説明及び添付の図面からより良く理解されるであろう。図面は、例示目的のみのために提供され、本開示を制限するものではない。

一実施形態によるタイミング較正を実行する自動試験装置を示すブロック図である。 一実施形態による較正ボードを示す構造図である。 一実施形態によるタイミング較正方法を示すフローチャートである。 一実施形態による第１の遅延較正手順を示すフローチャートである。 別の実施形態による第１の遅延較正手順を示すフローチャートである。 別の実施形態による第１の遅延較正手順を示すフローチャートである。 一実施形態による第２の遅延較正手順を示すフローチャートである。

以下の詳細な説明において、開示する実施形態の完全な理解を提供するために多数の特定の詳細を説明目的で記載する。しかしながら、一つ以上の実施形態が該特定の詳細を有することなく実施されてもよいことは明らかであろう。他の場合では、周知の構造や装置が図面を簡略化するために概略的に示されている。

本開示は自動試験装置に関わる。図１を参照する。図１は一実施形態によるタイミング較正を実行する自動試験装置を示すブロック図である。図１に示すように、自動試験装置１０は、超大規模集積（ＶＬＳＩ）チップ等の試験されるべき一つ又は複数の電子装置２０又は他の同様の電子装置を試験するための装置である。試験されるべき電子装置２０は複数のピンを含み、複数のピンそれぞれが試験されるべき機能に対応するため、自動試験装置１０は、機能ボード２００を介して試験されるべき電子装置２０の複数のピンそれぞれに対応する試験されるべき機能を試験する。自動試験装置１０の動作を具体的に説明するため、以下では試験されるべき電子装置２０を例として挙げる。

他方で、各機能ボード２００から試験されるべき電子装置２０へのピンの路が異なり、路が異なることにより機能ボードと試験されるべき電子装置２０との間で信号送信遅延が生じるため、自動試験装置１０は、試験されるべき電子装置２０の機能を試験する前にタイミング較正方法により各試験チャネルにおける送信遅延及び受信遅延の信号送信を較正又は補償する。試験チャネルは、各機能ボード２００から試験されるべき電子装置２０へのピンの路である。

従って、図１に示すように、自動試験装置１０は、少なくとも、制御装置１００、一つの又は複数の機能ボード２００、較正ボード３００、及び遅延検出器４００を含む。制御装置１００は複数の機能ボード２００に電気的に接続され、複数の機能ボード２００は較正ボード３００に電気的に接続され、較正ボード３００は試験されるべき電子装置２０及び遅延検出器４００に電気的に接続され、遅延検出器４００は制御装置１００に電気的に接続される。

制御装置１００は複数のスラットを提供し、複数のスラットそれぞれは機能ボード２００のプラグを差し込むために設けられ、プラグが差し込まれた機能ボード２００は制御装置１００に電気的に接続されている。制御装置１００は、複数の機能ボード２００それぞれを駆動して、試験されるべき電子装置２０に対応するピンに試験信号を送信し、更なる分析のために試験されるべき電子装置２０から送られる信号を受信する。他方で、制御装置１００は、複数の機能ボード２００それぞれが較正値に応じて試験信号を送信する時間を制御する。

較正ボード３００は、自動試験装置１０における試験チャネルの信号遅延を較正するために自動試験装置１０にプラグ着脱可能に配置される。図１及び図２を併せて参照する。図１及び図２を参照するに、較正ボード３００は、切替モジュール３１０と、複数の較正グループＧ＿１乃至Ｇ＿Ｎと、第１の共通ノードＲ１とを有する。Ｎは、２より大きい整数である。複数の較正グループそれぞれは、第２の共通ノードＲ２及び複数の導電性パッドＰ＿１乃至Ｐ＿Ｋを有する。Ｋは、２より大きい整数である。同じ較正グループにおいて、複数の導電性パッドＰ＿１乃至Ｐ＿Ｋは、選択的に試験チャネルＣＨ＿１乃至ＣＨ＿Ｋそれぞれ及び第２の共通ノードＲ２に電気的に接続される。試験されるべき電子装置２０がＮ×Ｋ個のピンを有する場合、Ｎ×Ｋ個のピンがＮ×Ｋ個の導電性パッドと一対一対応すると仮定する。第２の共通ノードＲ２は、例えば、短絡である。

切替モジュール３１０は、第１の共通ノードＲ１と複数の第２の共通ノードＲ２それぞれとの間に電気的に接続される。したがって、複数の第２の共通ノードＲ２全ては、選択的に第１の共通ノードＲ１に電気的に接続される。即ち、切替モジュール３１０は、複数の切替路ＳＷ＿１乃至ＳＷ＿Ｎを提供し、複数の切替路それぞれは複数の共通ノードＲ２のうちの一つと第１の共通ノードＲ１との間に電気接続を選択的に構築する。例えば、切替路ＳＷ＿１は、較正グループＧ＿１において第１の共通ノードＲ１と複数の第２の共通ノードＲ２との間を切断するか接続を構築する。例えば、切替モジュール３１０は、一度に切換路を構築する。例えば、切替路ＳＷ＿１が構築されると、他の切替路ＳＷ＿２乃至ＳＷ＿Ｎは切断されている。切替路ＳＷ＿１乃至ＳＷ＿Ｎを構築する順番は、実質的なニーズに応じて設定される。切替モジュール３１０は、例えば、スイッチアレイである。スイッチアレイは、例えば、複数の継電器よりなる継電器アレイであるか、または、複数の電子スイッチ、例えば、ダイオード又はトランジスタよりなる電子スイッチアレイである。

単一の試験チャネルは、機能ボード２００と試験されるべき電子装置２０のピンの一つとの間の単一の送信チャネルである。複数の試験チャネルそれぞれは、チャネルドライバＤｒとチャネル比較器Ｃｏｍとを有する。チャネルドライバＤｒは、時間点で第２の共通ノードＲ２とチャネル比較器Ｃｏｍとに信号を出力し、別の時間点で第１の共通ノードＲ１に信号を出力する。チャネル比較器Ｃｏｍは、ある時間点でチャネルドライバＤｒからの信号を受信し、別の時間点で第２の共通のノードＲ２から信号を受信し、受信した信号の受信時間を識別して遅延検出器４００に送る。他方で、切替モジュール３１０が切替モジュールの路の一つを構築すると、構築された切替路に対応する較正グループにおける任意のチャネルドライバＤｒの信号もチャネルドライバＤｒ、第２の共通ノードＲ２、及び第１の共通ノードＲ１に対応する導電性パッドを通じて遅延検出器４００に送られる。したがって、遅延検出器４００は、受信した時間の情報及び信号に応じて複数の試験チャネルそれぞれの遅延状態を検出し、制御装置１００に通知して遅延の較正を実行させる。ある実施形態では、遅延検出器４００は較正ボード３００に設けられる。別の実施形態では、遅延検出器４００と較正ボード３００は独立している。

更に、タイミング較正を実行する手順において、制御装置１００は、較正グループＧ＿１乃至Ｇ＿Ｎそれぞれに対して第１の遅延較正手順を実行する。第１の遅延較正手順では、切替モジュール３１０は第１の共通ノードＲ１と第２の共通ノードＲ２との間の接続を切断し、遅延検出器４００は同じ較正グループにおける試験チャネルＣＨ＿１乃至ＣＨ＿Ｋの信号遅延を検出する。それにより、制御装置１００は、遅延検出器４００の検出結果に応じて同じ較正グループにおける試験チャネルＣＨ＿１乃至ＣＨ＿Ｋを同期させる。
次に、制御装置１００は、複数の較正グループＧ＿１乃至Ｇ＿Ｎに対して第２の遅延較正手順を実行する。第２の遅延較正手順では、切替モジュール３１０は第１の共通ノードＲ１と複数の第２の共通ノードＲ２との間に接続を構築し、遅延検出器４００は複数の較正グループＧ＿１乃至Ｇ＿Ｎ間の信号遅延を検出する。それにより、制御装置１００は遅延検出器４００の検出結果に応じて複数の較正グループＧ＿１乃至Ｇ＿Ｎを順次同期させる。試験チャネル間の同期は各試験チャネルにおいて送信される信号が同時に目的地に到達することであり、及び／又は、各試験チャネルが同時に信号を受信することである。第１の遅延較正手順及び第２の遅延較正手順は後で具体的に説明する。

自動試験装置１０がタイミング較正方法をどのように実行するかを具体的に説明するために、図１乃至図３を参照する。図３は、一実施形態によるタイミング較正方法のフローチャートを示す。自動試験装置１０に対するタイミング較正方法は以下のステップを含む。ステップＳ１００では、第１の遅延較正手順が較正グループＧ＿１乃至Ｇ＿Ｎそれぞれに対して実行され、同じ較正グループにおける試験チャネルＣＨ＿１乃至ＣＨ＿Ｋの信号遅延が検出され較正される。ステップＳ２００では、第２の遅延較正手順が較正グループＧ＿１乃至Ｇ＿Ｎそれぞれに対して実行され、較正グループＧ＿１乃至Ｇ＿Ｎの信号遅延が検出され較正される。

ステップＳ１００の実施形態において、図４に第１の遅延較正手順が示される。第１の遅延較正手順は以下のステップを含む。ステップＳ１０２において、同じ較正グループにおける試験チャネルＣＨ＿１乃至ＣＨ＿Ｋの受信遅延が、組み合わせ信号に応じて順次検出および較正される。組み合わせ信号は、試験チャネルＣＨ＿１乃至ＣＨ＿Ｋの一部によって供給される第１の試験信号から生成される。例えば、組み合わせ信号は、試験されるべき第１のチャネル以外の他の試験チャネルＣＨ＿１乃至ＣＨ＿Ｋによって供給される第１の試験信号から生成される。試験グループＧ＿１における試験チャネルＣＨ＿１が試験されるべき第１のチャネルと仮定すると、組み合わせ信号は他の試験チャネルＣＨ＿２乃至ＣＨ＿Ｋによって供給される第１の試験信号から生成される。第１の試験信号は、例えば、パルス信号又は矩形信号である。

次に、ステップＳ１０４において、同じ較正グループにおける複数の試験チャネルＣＨ＿１乃至ＣＨ＿Ｋの送信遅延が反射信号に応じて順次検出され較正される。例えば、試験グループＧ＿１における試験チャネルＣＨ＿１が試験されるべき第２のチャネルと仮定すると、反射信号は試験グループＧ＿１における試験チャネルＣＨ＿１によって供給される第２の試験信号の反射から得られる。第１の試験信号は、例えば、パルス信号又は矩形信号である。

図５Ａ及び図５Ｂを参照する。図５Ａ及び図５Ｂは、別の実施形態による第１の遅延較正手順のフローチャートを示す。ステップＳ３００乃至Ｓ３１０は、ステップＳ１０２の更なる実施形態である。ステップＳ３１２乃至Ｓ３２０は、ステップＳ１０４の更なる実施形態である。第１の遅延較正手順は、便利上、各試験グループの試験チャネルＣＨ＿１乃至ＣＨ＿Ｋの受信遅延を順次較正するために、試験グループＧ＿１乃至Ｇ＿Ｎのオーダー及び試験チャネルＣＨ＿１乃至ＣＨ＿Ｋのオーダーに従って説明される。

ステップＳ３００では、制御装置１００は、複数の試験グループのうちの一つの複数の試験チャネルＣＨ＿１乃至ＣＨ＿Ｋのうちの一つを試験されるべき第１のチャネルとして選択する。選択された試験グループは、例えば、試験グループＧ＿１である。ステップＳ３０２では、試験されるべき第１のチャネル以外の複数の試験チャネルＣＨ＿１乃至ＣＨ＿Ｋの他の試験チャネルは、第２の共通ノードＲ２に第１の試験信号を同時に供給し、組み合わせ信号を生成する。ステップＳ３０４では、第２の共通ノードＲ２は、試験されるべき第１のチャネルに対応する導電性パッドに組み合わせ信号を送る。遅延検出器４００は、導電性パッドを介して組み合わせ信号を受信する。ステップＳ３０６では、遅延検出器４００は、受信した組み合わせ信号に応じて試験されるべき第１のチャネルに対応する第１の較正値を計算する。ステップＳ３０８では、遅延検出器４００は制御装置１００に第１の較正値を送り、第１の較正値に応じて試験されるべき第１のチャネルの受信遅延を較正するよう制御装置１００に通知する。

例えば、自動試験装置１０が試験グループＧ＿１を較正する場合、制御装置１００は試験されるべき第１のチャネルとして試験グループＧ＿１における試験チャネルＣＨ＿１を選択し、試験チャネルＣＨ＿１に電気的に接続された導電性パッドＰ＿１が第１の目標パッドとなる。次に、制御装置１００は、試験チャネルＣＨ＿２乃至ＣＨ＿ＫのチャネルドライバＤｒを駆動し、導電性パッドＰ＿２乃至Ｐ＿Ｋを介して複数の第２の共通ノードＲ２に第１の試験信号を供給する。第１の試験信号は、例えば、パルス信号又は矩形信号である。第２の共通ノードＲ２が短絡であるため、第１の試験信号は第２の共通ノードＲ２に対して組み合わせ信号を生成する。更に、試験チャネルＣＨ＿１のチャネルドライバＤｒは駆動されず、組み合わせ信号は第１の目標パッドを介して試験されるべき第１のチャネルのチャネル比較器Ｃｏｍに送り返される。その間、チャネル比較器Ｃｏｍは、組み合わせ信号の受信時間情報を識別し遅延検出器４００に送る。

その間、試験チャネルＣＨ＿２乃至ＣＨ＿ＫのチャネルドライバＤｒから出力される第１の試験信号も試験チャネルＣＨ＿２乃至ＣＨ＿Ｋのチャネル比較器Ｃｏｍに送られる。試験チャネルＣＨ＿２乃至ＣＨ＿Ｋのチャネル比較器Ｃｏｍは、第１の試験信号の受信時間情報を識別し遅延検出器４００に送る。したがって、遅延検出器４００は受信した受信時間情報及び組み合わせ信号に応じて試験されるべき第１のチャネルに対応する第１の較正値を計算する。次に、遅延検出器４００は制御装置１００に第１の較正値を送り、第１の較正値に応じて試験グループＧ＿１における試験チャネルＣＨ＿１の受信遅延を較正するよう制御装置１００に通知する。

試験グループＧ＿１における試験チャネルＣＨ＿１の受信遅延の較正を終えると、制御装置１００は試験されるべき第１のチャネルとして次の試験チャネルを選択し、ステップＳ３１０に示すように試験グループＧ＿１における全ての試験チャネルＣＨ＿１乃至ＣＨ＿Ｋに対して受信遅延の較正が終わるまで受信遅延の較正を実行する。このとき、次の試験チャネルは試験チャネルＣＨ＿２である。試験グループＧ＿１における試験チャネルＣＨ＿２乃至ＣＨ＿Ｋに対する受信遅延の較正は、試験チャネルＣＨ＿１に対する受信遅延の較正と同様であり、以下に更に説明しない。

試験グループＧ＿１における試験チャネルＣＨ＿１乃至ＣＨ＿Ｋの受信遅延の較正を終えると、自動試験装置１０は、更に、ステップＳ３１２乃至Ｓ３２０に示すように、試験グループＧ＿１における試験チャネルＣＨ＿１乃至ＣＨ＿Ｋの送信遅延を較正する。

ステップＳ３１２では、自動試験装置１０が試験グループＧ＿１を較正する場合、制御装置１００は試験されるべき第２のチャネルとして試験グループＧ＿１における試験チャネルＣＨ＿１乃至ＣＨ＿Ｋの一つを選択する。ステップＳ３１４では、第２の試験信号が試験されるべき第２のチャネルから第２の共通ノードＲ２に出力され、第３の試験信号が他の試験チャネルから第２の共通ノードＲ２に同時に出力される。ステップＳ３１６では、第２の共通ノードＲ２は、第２の試験信号及び第３の試験信号に応じて試験されるべき第２のチャネルに対応する導電性パッドに反射信号を送り返す。ステップＳ３１８では、遅延検出器４００は、送られた反射信号に応じて試験されるべき第２のチャネルに対応する第２の較正値を計算する。ステップＳ３２０では、遅延検出器４００は制御装置１００に第２の較正値を送り、第２の較正値に応じて試験されるべき第２のチャネルの送信遅延を較正するよう制御装置１００に通知する。反射信号は第２の試験信号とは異なり、第２の試験信号は第３の試験信号とは異なる。

例えば、自動試験装置１０が試験グループＧ＿１を較正する場合、制御装置１００は試験されるべき第２のチャネルとして試験グループＧ＿１における試験チャネルＣＨ＿１を選択する。次に、制御装置１００は試験チャネルＣＨ＿２乃至ＣＨ＿ＫのチャネルドライバＤｒを駆動し、複数の第２の共通ノードＲ２に第２の試験信号を出力し、例えば、導電性パッドＰ＿２乃至Ｐ＿Ｋを低論理レベルに設定して試験されるべき第２のチャネルのチャネルドライバＤｒを駆動し、複数の第２の共通ノードＲ２に第３の試験信号を出力する。このとき第３の試験信号は、例えばパルス信号である。第２の共通ノードＲ２が短絡であるため、第２の共通ノードＲ２に送られた第３の試験信号は返され、反射信号となる。反射信号は、例えば、第３の試験信号の逆信号である。その間、試験チャネルＣＨ＿１のチャネル比較器Ｃｏｍは反射信号を受信し、反射信号の受信時間情報を識別し遅延検出器４００に送る。

更に、試験チャネルＣＨ＿２乃至ＣＨ＿Ｋのチャネル比較器Ｃｏｍは第２の試験信号を受信し、試験チャネルＣＨ＿１のチャネル比較器Ｃｏｍは第３の試験信号を受信する。試験チャネルＣＨ＿１のチャネル比較器Ｃｏｍは第２の試験信号の受信時間情報を識別し遅延検出器４００に送り、試験チャネルＣＨ＿２乃至ＣＨ＿Ｋのチャネル比較器Ｃｏｍは第３の試験信号の受信時間情報を識別し遅延検出器４００に送る。次に、遅延検出器４００は、受信した受信時間情報及び反射信号に応じて試験されるべき第２のチャネルに対応する第２の較正値を計算する。次に、遅延検出器４００は制御装置１００に第２の較正値を送り、第２の較正値に応じて試験されるべき第２のチャネルの送信遅延を較正するよう制御装置１００に通知する。

試験グループＧ＿１における試験チャネルＣＨ＿１の送信遅延の較正を終えると、制御装置１００は試験されるべき第２のチャネルとして次の試験チャネルを選択し、ステップＳ３２２に示すように試験グループＧ＿１における全ての試験チャネルＣＨ＿１乃至ＣＨ＿Ｋに対して送信遅延の較正が終わるまで送信遅延の較正を実行する。このとき、次の試験チャネルは試験チャネルＣＨ＿２である。試験グループＧ＿１における試験チャネルＣＨ＿２乃至ＣＨ＿Ｋに対する送信遅延の較正は、試験チャネルＣＨ＿１に対する送信遅延の較正と同様であり、以下に更に説明しない。

自動試験装置１０が初めてステップＳ３００乃至Ｓ３２２の実行を終えると、第１の遅延較正手順の第一のラウンドが終了する。本実施形態又は他の実施形態では、ユーザは第一の遅延較正手順の実行頻度を設定することができる。第一の遅延較正手順の実行頻度がデフォルト頻度に到達しない場合、処理はステップＳ３００に戻り、第一の遅延較正手順の次のラウンドを実行する、つまり、プロセスはステップＳ３２４に示すように、デフォルト頻度に実行頻度が到達するまでステップＳ３００乃至Ｓ３２２を実行し、それにより、複数の試験チャネルがより同期化される。

図３におけるステップＳ１００における第１の遅延較正手順に続いて、ステップＳ２００の実施形態において、第２の遅延較正手順のフローチャートが図６に示される。第２の遅延較正手順は次のステップを含む。ステップＳ４０２では、制御装置１００は基準較正グループとして較正グループＧ＿１乃至Ｇ＿Ｎの一つを選択する。次に、ステップＳ４０４では、制御装置１００は較正グループにおける複数の試験チャネルのいずれかを駆動し、第１の共通ノードＲ１に基準信号を供給する。ステップＳ４０６では、制御装置１００は基準較正グループ以外の較正グループＧ＿１乃至Ｇ＿Ｎの一つを選択し、試験チャネルのいずれかを駆動して第１の共通ノードＲ１に試験信号を供給する。遅延検出器４００は、第１の共通ノードＲ１を介して試験信号及び基準信号を受信する。ステップＳ４０８では、遅延検出器４００は試験信号及び基準信号に応じて試験信号を供給する較正グループの遅延較正値を計算する。ステップＳ４１０では、制御装置１００は試験信号を供給する較正グループの信号遅延を較正する。

第２の遅延較正手順を具体的に説明するために、以下の実施例では、試験グループＧ＿１乃至Ｇ＿Ｎのオーダーに応じて各試験グループの信号遅延が順次較正される。最初に、制御装置１００は基準較正グループとして較正グループＧ＿１乃至Ｇ＿Ｎから較正グループＧ＿１を選択する。次に、制御装置１００は較正グループＧ＿１の任意のチャネルドライバＤｒを駆動して第１の共通ノードＲ１及び対応するチャネル比較器Ｃｏｍに基準信号を供給する。チャネル比較器Ｃｏｍは、基準信号の送信時間情報を識別し遅延検出器４００に送る。遅延検出器４００は、第１の共通ノードＲ１を介して基準信号を受信する。
次に、制御装置１００は較正グループＧ＿２の任意のチャネルドライバＤｒを選択的に駆動して第１の共通ノードＲ１及び対応するチャネル比較器Ｃｏｍに試験信号を供給する。チャネル比較器Ｃｏｍは、試験信号の送信時間情報を識別し遅延検出器４００に送る。遅延検出器４００は、第１の共通ノードＲ１を介して基準信号を受信する。遅延検出器４００は遅延較正値として較正グループＧ＿１と較正グループＧ＿２との間の送信遅延を計算し、試験信号、試験信号の送信時間情報、基準信号、及び基準信号の送信時間情報に応じて較正グループＧ＿２を較正する。遅延検出器４００は、制御装置１００に遅延較正値を送り、遅延較正値に応じて較正グループＧ＿２における試験チャネルＣＨ＿１乃至ＣＨ＿Ｋの信号遅延を較正する。

較正グループＧ＿２における試験チャネルＣＨ＿１乃至ＣＨ＿Ｋに対する信号遅延の較正を終えると、自動試験装置１０は次の較正グループを較正する、即ち、自動試験装置１０は、ステップＳ４１２に示すように、全ての試験グループＧ＿１乃至Ｇ＿Ｋが較正されるまで較正グループＧ＿３を較正する。試験グループＧ＿３乃至Ｇ＿Ｋに対する較正は較正グループＧ＿２の較正と同様であり、以下では詳細に説明しない。

本開示の較正ボード及びタイミング較正方法は、試験されるべき電子装置のピン及び対応する試験チャネルをグループ化して複数の較正グループを形成する。次に、第１の遅延較正手順は、同じ較正グループにおける複数の試験チャネルの信号遅延を検出し較正するよう実行される。第２の遅延較正手順は、複数の較正グループの信号遅延を検出し較正するよう実行される。したがって、複数の試験チャネルにおける信号送信の送信遅延及び受信遅延が効果的に較正又は補償され、複数の試験チャネルそれぞれと遅延検出器との間の切替えモジュール路の費用が減少される。

前述の説明は例示目的のために提供される。該説明は、限定的ではなく、開示する明確な形態又は実施形態に本開示を制限しない。当業者には、本開示の開示する実施形態の特定及び実施を加味して変更及び適応が明らかとなるであろう。しかしながら、特定及び実施例は例示が目的であり、本開示の真の範囲及び精神は添付の特許請求の範囲及びその等価物の完全なる範囲によって示される。

Claims (7)

1. 自動試験装置における複数の試験チャネルの信号遅延を較正するために使用され、
   自動試験装置内にプラグ着脱可能に配置され、自動試験装置内の制御装置および遅延検出器に電気的に接続された較正ボードであって、
   前記較正ボードは、
   第１の共通ノードと、
   複数の較正グループであって、前記複数の較正グループそれぞれが第２の共通ノードおよび複数の導電パッドを有し、前記複数の導電性パッドそれぞれが前記第２の共通ノードに電気的に接続され、前記複数の導電性パッドそれぞれが選択的に前記複数の試験チャネルの一つに電気的に接続される、複数の較正グループと、
   前記第１の共通ノードと前記複数の第２の共通ノードとの間に接続される切替モジュールと、を含み、
   前記切替モジュールは、制御装置が第１の遅延較正手順を実行する際に、前記第１の共通ノードと前記複数の第２の共通ノードとの間の接続を切断し、
   前記第１の遅延較正手順において、遅延検出器は、同じ較正グループにおける前記電気的に接続された複数の試験チャネルを同期させるために組み合わせ信号に従って前記複数の試験チャネルの受信遅延を順次検出し、反射信号に従って前記複数の試験チャネルの送信遅延を順次検出し、
   前記組み合わせ信号は、前記複数の試験チャネルの一部によって提供される第１の試験信号から生成され、
   前記反射信号は、較正される試験チャネルによって提供される第２の試験信号から生成され、
   前記切替モジュールは、制御装置が第２の遅延較正手順を実行する際に、前記第１の共通ノードと前記複数の第２の共通ノードとの間に接続を構築し、
   第２の遅延較正手順において、前記遅延検出器が、前記複数の較正グループを同期させるために、前記複数の較正グループ間の信号遅延を検出する、
   較正ボード。
2. 前記切替モジュールはスイッチアレイを有し、前記スイッチアレイは複数の切替路を提供し、前記複数の切替路それぞれは前記複数の第２の共通ノードのうちの一つと前記第１の共通ノードとの間に電気接続を選択的に構築する、
   請求項１に記載の較正ボード。
3. 前記スイッチアレイは継電器アレイである、
   請求項２に記載の較正ボード。
4. 複数の試験チャネル及びプラグ着脱可能な較正ボードを有し、
   前記較正ボードは複数の較正グループ、第１の共通ノード、及び切替モジュールを有し、前記複数の較正グループそれぞれは第２の共通ノード及び前記第２の共通ノードに電気的に接続される複数の導電性パッドを有し、
   前記複数の導電性パッドそれぞれは選択的に前記複数の試験チャネルのうちの一つに電気的に接続され、
   前記切替モジュールは前記第１の共通ノードと前記複数の第２の共通ノードとの間に接続される自動試験装置のためのタイミング較正方法であって、
   第１の遅延較正手順が実行され、前記切替モジュールが前記第１の共通ノードと前記複数の第２の共通ノードとの間の接続を切断すると、同じ較正グループにおける前記複数の試験チャネルを同期するために、前記第１の遅延較正手順において、組み合わせ信号に従って前記複数の試験チャネルの受信遅延を順次検出して較正し、反射信号に従って前記複数の試験チャネルの送信遅延を順次検出して較正し、
   前記組み合わせ信号は、前記複数の試験チャネルの一部によって提供される第１の試験信号から生成され、
   前記反射信号は、前記較正される前記試験チャネルによって提供される第２の試験信号から生成され、
   第２の遅延較正手順が実行され、前記切替モジュールが前記第１の共通ノードと前記複数の第２の共通ノードとの間に接続を構築すると、前記第２の遅延較正手順において、前記複数の較正グループを同期するために前記複数の較正グループ間の信号遅延を検出すること、
   を備える、タイミング較正方法。
5. 前記組み合わせ信号に応じて前記複数の試験チャネルの受信遅延を順次検出し較正することは、
   試験されるべき第１のチャネルとして、一つずつ前記複数の試験チャネルのうちの一つを選択し、
   前記第１の試験信号を前記複数の試験チャネルの他の試験チャネルから前記第２の共通ノードに同時に出力して前記組み合わせ信号を生成し、
   前記組み合わせ信号を前記第２の共通ノードから前記試験されるべき第１のチャネルに対応する導電性パッドに送り返し、
   前記組み合わせ信号に応じて前記試験されるべき第１のチャネルに対応する第１の較正値を計算し、
   前記第１の較正値に応じて前記試験されるべき第１のチャネルの受信遅延を較正すること、
   を含む、請求項４に記載のタイミング較正方法。
6. 前記反射信号に応じて前記複数の試験チャネルの送信遅延を順次検出し較正することは、
   試験されるべき第２のチャネルとして、一つずつ前記複数の試験チャネルのうちの一つを選択し、
   前記試験されるべき第２のチャネルから前記第２の共通ノードに前記第２の試験信号を出力し、同時に前記複数の試験チャネルうちの他の試験チャネルから前記第２の共通ノードに前記第２の試験信号とは異なる第３の試験信号を出力し、
   前記第２の試験信号及び前記第３の試験信号に応じて前記第２の共通ノードから前記試験されるべき第２のチャネルに対応する導電性パッドに前記第２の試験信号とは異なる前記反射信号を送り返し、
   前記反射信号に応じて前記試験されるべき第２のチャネルに対応する第２の較正値を計算し、
   前記第２の較正値に応じて前記試験されるべき第２のチャネルの送信遅延を較正すること、
   を含む、請求項４に記載のタイミング較正方法。
7. 前記第２の遅延較正手順は、
   基準較正グループとして前記複数の較正グループのうちの一つを選択し、
   前記基準較正グループから前記第１の共通ノードに基準信号を供給し、
   前記複数の較正グループの他の較正グループから前記第１の共通ノードに試験信号を順次供給し、
   前記試験信号及び前記基準信号に応じて前記試験信号を供給する前記較正グループの遅延較正値を計算し、
   前記遅延較正値に応じて前記試験信号を供給する前記較正グループの信号遅延を較正すること、
   を含む、請求項４に記載のタイミング較正方法。

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