JP2003057297A - 半導体集積回路試験装置及びその調整方法 - Google Patents

Abstract

(57)【要約】 【課題】 コンパレータの数を削減することで回路規模
を小さくすることができるとともに、消費電力の増大も
招かず、しかもコストを低減することができる半導体集
積回路試験装置及びその調整方法を提供する。 【解決手段】 半導体デバイスの入力端に試験信号（例
えば、アドレス）を供給するドライバ１１ａ，１１ｂ
と、半導体デバイスの入出力端に試験信号（例えば、デ
ータ）を供給するＩ／Ｏ用ドライバ１４ａ，１４ｂと、
半導体デバイスに試験信号を供給したときに得られる信
号を受信してパス・フェイルを判定するとともに、ドラ
イバ１１ａ，１１ｂ又はＩ／Ｏ用ドライバ１４ａ，１４
ｂから出力される試験信号のタイミングを測定するコン
パレータ１６ａ，１６ｂとを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
試験信号を印加したときに得られる信号に基づいて、半
導体集積回路の試験を行う半導体集積回路試験装置及び
その調整方法に関する。

【０００２】

【従来の技術】半導体集積回路試験装置（いわゆるＩＣ
テスタ）は被試験対象としての半導体デバイスに試験信
号を印加するためのドライバ、及び、試験信号を半導体
デバイスに印加したときに半導体デバイスから得られる
信号を受信するコンパレータを備える。半導体デバイス
に試験信号としてのパターンデータを印加して試験する
場合には、半導体デバイスが備える複数のピンに上記ド
ライバを介してパターンデータを同時に印加し、また、
複数のピンから出力される信号を上記コンパレータを介
して受信することが殆どである。

【０００３】一般的に、スキュー（skew）とは複数の伝
送系において同一の信号を伝送する際に、その信号間に
生ずる位相又は時間的な振幅の期待値からのずれをい
う。半導体集積回路試験装置においては、上記スキュー
として、パターンデータがドライバを通過する際にドラ
イバを形成する素子の特性誤差及び回路誤差により生ず
るドライバスキュー、及び、半導体デバイスから出力さ
れた信号がコンパレータを通過する際に生じるコンパレ
ータスキュー等がある。

【０００４】近年、半導体デバイスの動作速度は従来と
比較すると高速化しているため、かかる高速な半導体デ
バイスを試験するためにはドライバスキュー及びコンパ
レータスキューを高い精度で補正する必要がある。

【０００５】図４は、従来の半導体集積回路試験装置の
概略構成を示すブロック図である。図４において、５０
はテストヘッドであり、６０はテストヘッド５０上に載
置され、半導体デバイスを試験するときに、半導体デバ
イスがその上面に載置される測定ボードである。この測
定ボード６０は、テストヘッド５０上に配置されている
複数のテストピンと半導体デバイスのピン（電極）とを
接続するために用いられる。

【０００６】テストヘッド５０内には、ドライバ５１
ａ，５１ｂ、抵抗５２ａ，５２ｂ、スイッチ５３ａ〜５
３ｆ、ドライバ調整用コンパレータ５４ａ，５４ｂ、Ｉ
／Ｏ用ドライバ５５ａ，５５ｂ、抵抗５６ａ，５６ｂ、
コンパレータ５７ａ，５７ｂ、及び終端抵抗５８ａ，５
８ｂが設けられている。また、測定ボード６０内には同
軸ケーブル６１ａ〜６１ｆが設けられている。尚、図４
においては図示を省略しているが、ドライバ５１ａ，５
１ｂ、抵抗５２ａ，５２ｂ、スイッチ５３ａ〜５３ｆ、
ドライバ調整用コンパレータ５４ａ，５４ｂ、Ｉ／Ｏ用
ドライバ５５ａ，５５ｂ、抵抗５６ａ，５６ｂ、コンパ
レータ５７ａ，５７ｂ、及び終端抵抗５８ａ，５８ｂは
テストヘッド５０内に数十個〜数百個設けられており、
同様に同軸ケーブル６１ａ〜６１ｆは測定ボード６０内
に数十本〜数百本設けられている。

【０００７】ドライバ５１ａ，５１ｂは、図示しないパ
ターン発生装置に接続されており、パターン発生装置か
ら出力される試験信号を半導体デバイスに印加するもの
である。抵抗５２ａ，５２ｂはドライバ５１ａ，５１ｂ
の出力端にそれぞれ接続され、インピーダンスを整合す
るために設けられる。スイッチ５３ａ，５３ｄは、その
一端が抵抗５２ａ，５２ｂにそれぞれ接続され、同軸ケ
ーブル６１ａ，６１ｄとドライバ５１ａ，５１ｂ及びド
ライバ調整用コンパレータ５４ａ，５４ｂとを電気的に
接続したり、遮断するために設けられる。ドライバ調整
用コンパレータ５４ａ，５４ｂはドライバ５１ａ，５１
ｂのスキュー調整を行うためのものである。従来の半導
体集積回路試験装置では、ドライバ５１ａ，５１ｂ各々
に対してドライバ調整用コンパレータ５４ａ，５４ｂが
それぞれ設けられている。

【０００８】Ｉ／Ｏ用ドライバ５５ａ，５５ｂは、ドラ
イバ５１ａ，５１ｂと同様に図示しないパターン発生装
置に接続されており、パターン発生装置から出力される
試験信号を半導体デバイスに印加するものである。但
し、ドライバ５１ａ，５１ｂは半導体デバイスの信号入
力端に接続され、Ｉ／Ｏ用ドライバ５５ａ，５５ｂは半
導体デバイスの信号入出力端に接続される点が相違す
る。

【０００９】例えば、被試験対象としての半導体デバイ
スがメモリである場合には、ドライバ５１ａ，５１ｂは
アドレスを指定するアドレス信号を半導体デバイスに供
給するために用いられ、Ｉ／Ｏ用ドライバ５５ａ，５５
ｂは書き込むデータを半導体デバイスに供給するために
用いられる。抵抗５６ａ，５６ｂはＩ／Ｏ用ドライバ５
５ａ，５５ｂの出力端にそれぞれ接続され、インピーダ
ンスを整合するために設けられる。スイッチ５３ｂ，５
３ｅは、その一端が抵抗５６ａ，５６ｂにそれぞれ接続
され、同軸ケーブル６１ｂ，６１ｅとＩ／Ｏ用ドライバ
５５ａ，５５ｂとを電気的に接続したり、遮断するため
に設けられる。

【００１０】コンパレータ５７ａ，５７ｂは、Ｉ／Ｏ用
ドライバ５５ａ，５５ｂから半導体デバイスへ試験信号
が供給されたときに得られる信号を受信してパス又はフ
ェイル判定をするものである。このコンパレータ５７
ａ，５７ｂ各々はＩ／Ｏ用ドライバ５５ａ，５５ｂの各
々に対応して設けられる。終端抵抗５８ａ，５８ｂは、
インピーダンス整合をとるためのものである。また、ス
イッチ５３ｃ，５３ｆはその一端がコンパレータ５７
ａ，５７ｂの入力端にそれぞれ接続され、同軸ケーブル
６１ｃ，６１ｆとコンパレータ５７ａ，５７ｂとを電気
的に接続したり、遮断するために設けられる。

【００１１】上記構成における従来の半導体集積回路試
験装置のスキュー調整は、ドライバ調整用コンパレータ
５４ａ，５４ｂ及びコンパレータ５７ａ，５７ｂの調
整、ドライバ５１ａ，５１ｂの調整、及びＩ／Ｏ用ドラ
イバ５５ａ，５５ｂの調整の順で行われる。調整を開始
する前に、予め接続線７１ａ〜７１ｆを用いて同軸ケー
ブル６１ａ〜６１ｆの他端を相互に接続する。いま、図
４に示したように接続線７１ａ〜７１ｆの接続点をデバ
イス測定点７０とする。このデバイス測定点７０と同軸
ケーブル６１ａ〜６１ｆの他端との距離は特に制限され
ず、同軸ケーブル６１ａ〜６１ｆの他端を短絡していれ
ばよい。

【００１２】ドライバ調整用コンパレータ５４ａ，５４
ｂ及びコンパレータ５７ａ，５７ｂの調整は、例えばド
ライバ調整用コンパレータ５４ａ，５４ｂ、コンパレー
タ５７ａ，５７ｂの順で個別に行われる。いま、ドライ
バ調整用コンパレータ５４ａの調整を行う場合を例に挙
げて説明する。ドライバ調整用コンパレータ５４ａの調
整を行う場合には、まずスイッチ５３ａ〜５３ｆを全て
オン状態とし、ドライバ５１ａのみ所定のレベル信号を
出力させ、ドライバ５１ｂ及びＩ／Ｏ用ドライバ５５
ａ，５５ｂから試験信号を出力する。この時点において
ドライバ５１ｂ及びＩ／Ｏ用ドライバ５５ａ，５５ｂの
調整は行われていないため、各ドライバ５１ｂ及びＩ／
Ｏ用ドライバ５５ａ，５５ｂから出力される試験信号間
には多少の時間ズレが生じている。しかしながら、同軸
ケーブル６１ａ〜６１ｆの他端はデバイス測定点７０で
互いに接続（短絡）されているため、ドライバ調整用コ
ンパレータ５４ａ，５４ｂ及びコンパレータ５７ａ，５
７ｂのそれぞれには同一のタイミングで信号が入力され
る。

【００１３】そこで、ドライバ調整用コンパレータ５４
ａで、ある閾値を定めて、信号の電圧値が閾値を超える
時点に合わせて、ドライバ調整用コンパレータ５４ａを
調整する。同様に、ドライバ調整用コンパレータ５４ｂ
の調整を行う場合には、ドライバ５１ｂのみ所定のレベ
ル信号を出力させ、他のドライバからは試験信号を出力
する。更に、コンパレータ５７ａ，５７ｂの調整を行う
場合には、ドライバ５１ａ，５１ｂ及びＩ／Ｏ用ドライ
バ５５ａ，５５ｂから試験信号を出力する。

【００１４】ドライバ調整用コンパレータ５４ａ，５４
ｂ及びコンパレータ５７ａ，５７ｂの調整が終了する
と、次にドライバ５１ａ，５１ｂの調整が行われる。ド
ライバ５１ａ，５１ｂの調整は、例えばドライバ５１
ａ，５１ｂの順で個別に行われる。いま、ドライバ５１
ａの調整を行う場合を例に挙げて説明する。ドライバ５
１ａの調整を行う場合には、他のドライバ５１ｂ及びＩ
／Ｏ用ドライバ５５ａ，５５ｂからは所定のレベルの信
号が出力される状態に設定し、ドライバ５１ａのみから
試験信号を出力して得られる信号の波形をドライバ調整
用コンパレータ５４ａで測定する。

【００１５】ドライバ５１ａの調整は、測定される信号
の電圧値が予めドライバ調整用コンパレータ５４ａに設
定された閾値を越える時点と、ドライバ調整用コンパレ
ータ５４ａの調整時において閾値を定めて調整を行った
時点とが同じになるように調整する。ドライバ５１ａの
調整が終了した後でドライバ５１ｂについて同様の調整
を行うことによりドライバ５１ａ，５１ｂ間のタイミン
グ調整が行われる。このように、ドライバ５１ａ，５１
ｂ各々の調整は対応して設けられたドライバ調整用コン
パレータ５４ａ，５４ｂ各々を用いて個別に行われる。

【００１６】ドライバ５１ａ，５１ｂの調整が終了する
と、Ｉ／Ｏ用ドライバ５５ａ，５５ｂの調整が行われ
る。Ｉ／Ｏ用ドライバ５５ａ，５５ｂの調整は、図５に
示す状態に設定して行われる。図５は、従来の半導体集
積回路試験装置において、Ｉ／Ｏ用ドライバ５５ａ，５
５ｂの調整を行うときの状態を示すブロック図である。
Ｉ／Ｏ用ドライバ５５ａ，５５ｂの調整を行うときに
は、図５に示すように、接続線７１ｂ，７１ｃを用いて
同軸ケーブル６１ｂの他端と同軸ケーブル６１ｃの他端
とを接続（短絡）して新たなデバイス測定点７０ａを設
定するとともに、接続線７１ｅ，７１ｆを用いて同軸ケ
ーブル６１ｅの他端と同軸ケーブル６１ｆの他端とを接
続（短絡）して新たなデバイス測定点７０ｂを設定す
る。このように接続することで、Ｉ／Ｏ用ドライバ５５
ａとコンパレータ５７ａとが電気的に接続され、Ｉ／Ｏ
用ドライバ５５ｂとコンパレータ５７ｂとが電気的に接
続される。

【００１７】上記の設定を行った後、Ｉ／Ｏ用ドライバ
５５ａ，５５ｂの調整を行う場合には、Ｉ／Ｏ用ドライ
バ５５ａ，５５ｂ各々から試験信号を出力して得られる
信号の波形各々を、コンパレータ５７ａ，５７ｂでそれ
ぞれ測定する。そして、ドライバ５１ａ，５１ｂの調整
と同様に、測定される信号の電圧値が予めコンパレータ
５７ａ，５７ｂに設定された閾値を越える時点と、コン
パレータ５７ａ，５７ｂの調整時において閾値を定めて
調整を行った時点とが同じになるようにそれぞれ調整す
る。

【００１８】

【発明が解決しようとする課題】ところで、上述した従
来の半導体集積回路試験装置では、パス又はフェイル判
定をするコンパレータ５７ａ，５７ｂ以外に、各ドライ
バ５１ａ，５１ｂに対してドライバ５１ａ，５１ｂのス
キューを調整するためだけに用いられるドライバ調整用
コンパレータ５４ａ，５４ｂがそれぞれ対応して設けら
れている。このため、従来の半導体集積回路試験装置
は、回路規模が大規模化し、消費電力も増大し、更には
コストを上昇させる一因になっているという問題があっ
た。

【００１９】本発明は上記事情に鑑みてなされたもので
あり、コンパレータの数を削減することで回路規模を小
さくすることができるとともに、消費電力の増大も招か
ず、しかもコストを低減することができる半導体集積回
路試験装置及びその調整方法を提供することを目的とす
る。

【００２０】

【課題を解決するための手段】上記課題を解決するため
に、本発明の半導体集積回路試験装置は、被試験対象に
対して試験信号を供給する試験信号供給装置（１１ａ、
１１ｂ、１４ａ、１４ｂ）と、前記被試験対象に対して
前記試験信号を供給して得られる信号を受信し、当該信
号の妥当性を判定するとともに、前記試験信号供給装置
（１１ａ、１１ｂ、１４ａ、１４ｂ）が前記試験信号を
供給するタイミングを測定する信号受信装置（１６ａ、
１６ｂ）とを備えることを特徴としている。この発明に
よれば、被試験対象に試験信号を供給して得られる信号
を受信し、この信号の妥当性を判定するとともに、試験
信号供給装置が前記試験信号を供給するタイミングを測
定する信号受信装置を試験信号供給装置に対して設けて
おり、上記タイミングを測定するためだけの装置を試験
信号供給装置に備える必要がないため、回路規模を小さ
くすることができるとともに、消費電力の増大も招か
ず、しかもコストを低減することができる。また、本発
明の半導体集積回路試験装置は、前記信号受信装置（１
６ａ、１６ｂ）が、複数の前記試験信号供給装置（１１
ａ、１１ｂ、１４ａ、１４ｂ）に対して１つ設けられて
いることを特徴としている。また、本発明の半導体集積
回路試験装置は、前記複数の試験信号供給装置は、前記
被試験対象の入力端に対して試験信号を供給する第１供
給装置（１１ａ、１１ｂ）と、前記被試験対象の入出力
端に対して試験信号を供給する第２供給装置（１４ａ、
１４ｂ）とを含むことを特徴としている。上記課題を解
決するために、本発明の半導体集積回路試験装置の調整
方法は、被試験対象に対して試験信号を供給する複数の
試験信号供給装置（１１ａ、１４ａ、又は１１ｂ、１４
ｂ）の出力端と、当該試験対象に対して前記試験信号を
供給して得られる信号を受信し、当該信号の妥当性を判
定するとともに、前記試験信号供給装置（１１ａ、１１
ｂ、１４ａ、１４ｂ）が前記試験信号を供給するタイミ
ングを測定する１つの信号受信装置（１６ａ又は１６
ｂ）の入力端とを対にして接続する接続対形成工程（Ｓ
１６）と、前記試験信号供給装置（１１ａ、１１ｂ、１
４ａ、１４ｂ）の何れか１つから試験信号を出力した時
に、前記信号受信装置（１６ａ、１６ｂ）で測定される
信号のタイミングに応じて前記試験信号を出力した試験
信号供給装置（１１ａ、１１ｂ、１４ａ、１４ｂ）を調
整する調整工程（Ｓ２０、Ｓ２６）とを有することを特
徴としている。また、本発明の半導体集積回路試験装置
の調整方法は、前記複数の試験信号供給装置（１１ａ、
１１ｂ、１４ａ、１４ｂ）の出力端と前記信号受信装置
（１６ａ、１６ｂ）の入力端とが接続された対を複数接
続する接続工程（Ｓ１０）と、前記試験信号供給装置
（１１ａ、１１ｂ、１４ａ、１４ｂ）全てから試験信号
を出力した時に、前記信号受信装置（１６ａ、１６ｂ）
に入力される信号のタイミングを測定する測定工程（Ｓ
１２）と、前記測定工程（Ｓ１２）の測定結果に基づい
て、前記信号受信装置（１６ａ、１６ｂ）を調整する信
号受信装置調整工程（Ｓ１４）とを前記接続対形成工程
（Ｓ１６）の前に有することを特徴としている。更に、
本発明の半導体集積回路試験装置の調整方法は、前記調
整工程（Ｓ２０、Ｓ２６）が、測定された前記タイミン
グと、前記測定工程（Ｓ１２）で測定されたタイミング
とが一致するように前記試験信号供給装置（１１ａ、１
１ｂ、１４ａ、１４ｂ）を調整することを特徴としてい
る。

【００２１】

【発明の実施の形態】以下、図面を参照して本発明の一
実施形態による半導体集積回路試験装置及びその調整方
法について詳細に説明する。図１は、本発明の一実施形
態による半導体集積回路試験装置の概略構成を示すブロ
ック図である。図１において、１０はテストヘッドであ
り、２０はテストヘッド１０上に載置され、被試験対象
としての半導体デバイスを試験するときに、半導体デバ
イスがその上面に載置される測定ボードである。この測
定ボード２０は、テストヘッド１０上に配置されている
複数のテストピンと半導体デバイスのピン（電極）とを
接続するために用いられる。

【００２２】テストヘッド１０内には、ドライバ１１
ａ，１１ｂ、抵抗１２ａ，１２ｂ、スイッチ１３ａ〜１
３ｆ、Ｉ／Ｏ用ドライバ１４ａ，１４ｂ、抵抗１５ａ，
１５ｂ、コンパレータ１６ａ，１６ｂ、及び終端抵抗１
７ａ，１７ｂが設けられている。また、測定ボード２０
内には同軸ケーブル２１ａ〜２１ｆが設けられている。
尚、図１においては図示を省略しているが、ドライバ１
１ａ，１１ｂ、抵抗１２ａ，１２ｂ、スイッチ１３ａ〜
１３ｆ、Ｉ／Ｏ用ドライバ１４ａ，１４ｂ、抵抗１５
ａ，１５ｂ、コンパレータ１６ａ，１６ｂ、及び終端抵
抗１７ａ，１７ｂはテストヘッド１０内に数十個〜数百
個設けられており、同様に同軸ケーブル２１ａ〜２１ｆ
は測定ボード２０内に数十本〜数百本設けられている。

【００２３】ドライバ１１ａ，１１ｂは、図示しないパ
ターン発生装置に接続されており、パターン発生装置か
ら出力される試験信号を半導体デバイスに印加（供給）
するものである。抵抗１２ａ，１２ｂはドライバ１１
ａ，１１ｂの出力端にそれぞれ接続され、インピーダン
スを整合するために設けられる。スイッチ１３ａ，１３
ｄは、その一端が抵抗１２ａ，１２ｂにそれぞれ接続さ
れ、同軸ケーブル２１ａ，２１ｄとドライバ１１ａ，１
１ｂとを電気的に接続したり、遮断するために設けられ
る。

【００２４】Ｉ／Ｏ用ドライバ１４ａ，１４ｂは、ドラ
イバ１１ａ，１１ｂと同様に図示しないパターン発生装
置に接続されており、パターン発生装置から出力される
試験信号を半導体デバイスに印加するものである。但
し、ドライバ１１ａ，１１ｂは半導体デバイスの信号入
力端に接続され、Ｉ／Ｏ用ドライバ１４ａ，１４ｂは半
導体デバイスの信号入出力端に接続される点が相違す
る。

【００２５】例えば、被試験対象としての半導体デバイ
スがメモリである場合には、ドライバ１１ａ，１１ｂは
アドレスを指定するアドレス信号を半導体デバイスに供
給するために用いられ、Ｉ／Ｏ用ドライバ１４ａ，１４
ｂは書き込むデータを半導体デバイスに供給するために
用いられる。抵抗１５ａ，１５ｂはＩ／Ｏ用ドライバ１
４ａ，１４ｂの出力端にそれぞれ接続され、インピーダ
ンスを整合するために設けられる。

【００２６】スイッチ１３ｂ，１３ｅは、その一端が抵
抗１５ａ，１５ｂにそれぞれ接続され、同軸ケーブル２
１ｂ，２１ｅとＩ／Ｏ用ドライバ１４ａ，１４ｂとを電
気的に接続したり、遮断するために設けられる。上記ド
ライバ１１ａ，１１ｂは本発明にいう第１供給装置に相
当し、Ｉ／Ｏ用ドライバ１４ａ，１４ｂは第２供給装置
に相当する。ドライバ１１ａ，１１ｂ及びＩ／Ｏ用ドラ
イバ１４ａ，１４ｂを含む概念が本発明にいう試験信号
供給装置に相当する。

【００２７】コンパレータ１６ａ，１６ｂは、Ｉ／Ｏ用
ドライバ１４ａ，１４ｂから半導体デバイスへ試験信号
が供給されたときに得られる信号を受信してパス又はフ
ェイル（妥当性）の判定をするとともに、ドライバ１１
ａ，１１ｂ及びＩ／Ｏ用ドライバ１４ａ，１４ｂから試
験信号を出力したときに得られる信号を測定することに
より、いわばドライバ１１ａ，１１ｂ及びＩ／Ｏ用ドラ
イバ１４ａ，１４ｂの試験信号の供給タイミングを測定
する。尚、コンパレータ１６ａ，１６ｂは、本発明にい
う信号受信装置に相当する。

【００２８】図１に示した本実施形態の半導体集積回路
試験装置は、ドライバ１１ａ及びＩ／Ｏ用ドライバ１４
ａに対してコンパレータ１６ａが設けられており、ドラ
イバ１１ｂ及びＩ／Ｏ用ドライバ１４ｂに対してコンパ
レータ１６ｂが設けられている。終端抵抗１７ａ，１７
ｂは、インピーダンス整合をとるためのものである。ま
た、スイッチ１３ｃ，１３ｆはその一端がコンパレータ
１６ａ，１６ｂの入力端にそれぞれ接続され、同軸ケー
ブル２１ｃ，２１ｆとコンパレータ１６ａ，１６ｂとを
電気的に接続したり、遮断するために設けられる。

【００２９】次に、上記構成における本発明の一実施形
態による半導体集積回路試験装置の調整方法について説
明する。図２は、本発明の一実施形態による半導体集積
回路試験装置の調整方法の一例を示すフローチャートで
ある。本実施形態では、コンパレータ１６ａ，１６ｂの
調整、Ｉ／Ｏ用ドライバ１４ａ，１４ｂの調整、及びド
ライバ１１ａ，１１ｂの調整の順で調整が行われる場合
を例に挙げて説明する。

【００３０】コンパレータ１６ａ，１６ｂの調整を行う
前に、予めスイッチ１３ａ〜１３ｆを全てオン状態と
し、接続線３１ａ〜３１ｆを用いて図１に示したように
同軸ケーブル２１ａ〜２１ｆの他端を相互に接続するこ
とにより、デバイス測定点３０を設定するとともに、ド
ライバ１１ａ，１１ｂの出力端、Ｉ／Ｏ用ドライバ１４
ａ，１４ｂの出力端、及びコンパレータ１６ａ，１６ｂ
の入力端を全て電気的に接続する（工程Ｓ１０：接続工
程）。

【００３１】以上の設定が終了すると、ドライバ１１
ａ，１１ｂ及びＩ／Ｏ用ドライバ１４ａ，１４ｂの全て
から試験信号を出力する。この時点においてはドライバ
１１ａ，１１ｂ及びＩ／Ｏ用ドライバ１４ａ，１４ｂの
調整は行われていないため、各ドライバ１１ａ，１１ｂ
及びＩ／Ｏ用ドライバ１４ａ，１４ｂ各々から出力され
る試験信号間には多少の時間ズレが生じている。

【００３２】しかしながら、同軸ケーブル２１ａ〜２１
ｆの他端はデバイス測定点３０で互いに接続（短絡）さ
れているため、コンパレータ１６ａ，１６ｂのそれぞれ
には同一のタイミングで信号が入力される。コンパレー
タ１６ａ，１６ｂは入力する信号の電圧値が予め設定し
た閾値を越えるタイミングを測定する（工程Ｓ１２：測
定工程）。そして、測定したタイミングに基づいてコン
パレータ１６ａ，１６ｂ各々を調整することでコンパレ
ータ１６ａ，１６ｂ間のタイミング調整を行う（工程Ｓ
１４：信号受信装置調整工程）。

【００３３】コンパレータ１６ａ，１６ｂの調整が終了
すると、１つのドライバの出力端、１つのＩ／Ｏ用ドラ
イバの出力端、及び１つのコンパレータの入力端が接続
された対を形成する工程が行われる（工程Ｓ１６：接続
対形成工程）。図３は、工程Ｓ１６を経た後の、半導体
集積回路試験装置の状態を示すブロック図である。図３
に示すように、接続線３１ａ，３１ｂ，３１ｃを用いて
同軸ケーブル２１ａ，２１ｂ，２１ｃの他端を相互に接
続（短絡）して新たなデバイス測定点３０ａを設定する
とともに、接続線３１ｄ，３１ｅ，３１ｆを用いて同軸
ケーブル２１ｄ，２１ｅ，２１ｆの他端を相互に接続
（短絡）して新たなデバイス測定点３０ｂを設定する。
このように接続することで、ドライバ１１ａの出力端、
Ｉ／Ｏ用ドライバ１４ａの出力端、及びコンパレータ１
６ａの入力端が電気的に接続された対が形成されるとと
もに、ドライバ１１ｂの出力端、Ｉ／Ｏ用ドライバ１４
ｂの出力端、及びコンパレータ１６ｂの入力端が電気的
に接続された対が形成される。

【００３４】以上の設定を終えると、Ｉ／Ｏ用ドライバ
１４ａ，１４ｂの調整が行われる。Ｉ／Ｏ用ドライバ１
４ａ，１４ｂの調整を行うときは、各対内に設けられた
ドライバ１１ａ，１１ｂから固定された所定のレベルの
信号が出力される状態に設定し、Ｉ／Ｏ用ドライバ１４
ａ，１４ｂから試験信号を出力する。

【００３５】Ｉ／Ｏ用ドライバ１４ａから出力された試
験信号は抵抗１５ａ、スイッチ１３ｂ、同軸ケーブル２
１ｂ、接続線３１ｂ、デバイス測定点３０ａ、接続線３
１ｃ、同軸ケーブル２１ｃ、及びスイッチ１３ｃを順に
介してコンパレータ１６ａに入力する。同様に、Ｉ／Ｏ
用ドライバ１４ｂから出力された試験信号は抵抗１５
ｂ、スイッチ１３ｅ、同軸ケーブル２１ｅ、接続線３１
ｅ、デバイス測定点３０ｂ、接続線３１ｆ、同軸ケーブ
ル２１ｆ、及びスイッチ１３ｆを順に介してコンパレー
タ１６ｂに入力する。コンパレータ１６ａ，１６ｂは入
力される信号の電圧値が予め設定した閾値を越えるタイ
ミングを測定する（工程Ｓ１８）。

【００３６】そして、コンパレータ１６ａで測定された
タイミングに基づいてＩ／Ｏ用ドライバ１４ａを調整
し、コンパレータ１６ｂで測定されたタイミングに基づ
いてＩ／Ｏ用ドライバ１４ｂを調整する（工程Ｓ２０：
調整工程）。具体的には、入力される信号の電圧値が予
めコンパレータに設定された閾値を越える時点（工程Ｓ
１８で測定されたタイミング）と、コンパレータの調整
時において閾値を定めて調整を行った時点（工程Ｓ１２
で測定されたタイミング）とが同じになるようにＩ／Ｏ
用ドライバ１４ａ，１４ｂを調整する。

【００３７】以上の工程が終了すると、全てのＩ／Ｏ用
ドライバについて調整が完了したか否かが図示しない制
御装置で判断される（工程Ｓ２２）。この判断結果が
「ＮＯ」の場合には工程Ｓ１８に戻り、「ＹＥＳ」の場
合には工程Ｓ２４に進んでドライバ１１ａ，１１ｂの調
整が行われる。ドライバ１１ａ，１１ｂの調整を行うと
きは、工程Ｓ１８とは逆に、各対内に設けられたＩ／Ｏ
用ドライバ１４ａ，１４ｂから固定された所定のレベル
の信号が出力される状態に設定し、ドライバ１１ａ，１
１ｂから試験信号を出力する。

【００３８】ドライバ１１ａから出力された試験信号は
抵抗１２ａ、スイッチ１３ａ、同軸ケーブル２１ａ、接
続線３１ａ、デバイス測定点３０ａ、接続線３１ｃ、同
軸ケーブル２１ｃ、及びスイッチ１３ｃを順に介してコ
ンパレータ１６ａに入力する。同様に、ドライバ１１ｂ
から出力された試験信号は抵抗１２ｂ、スイッチ１３
ｄ、同軸ケーブル２１ｄ、接続線３１ｄ、デバイス測定
点３０ｂ、接続線３１ｆ、同軸ケーブル２１ｆ、及びス
イッチ１３ｆを順に介してコンパレータ１６ｂに入力す
る。コンパレータ１６ａ，１６ｂは入力される信号の電
圧値が予め設定した閾値を越えるタイミングを測定する
（工程Ｓ２４）。

【００３９】そして、コンパレータ１６ａで測定された
タイミングに基づいてドライバ１１ａを調整し、コンパ
レータ１６ｂで測定されたタイミングに基づいてドライ
バ１１ｂを調整する（工程Ｓ２６：調整工程）。具体的
には、入力される信号の電圧値が予めコンパレータに設
定された閾値を越える時点（工程Ｓ２４で測定されたタ
イミング）と、コンパレータの調整時において閾値を定
めて調整を行った時点（工程Ｓ１２で測定されたタイミ
ング）とが同じになるようにドライバ１１ａ，１１ｂを
調整する。以上の工程が終了すると、全てのドライバに
ついて調整が完了したか否かが図示しない制御装置で判
断される（工程Ｓ２８）。この判断結果が「ＮＯ」の場
合には工程Ｓ２４に戻り、「ＹＥＳ」の場合には一連の
工程が終了する。

【００４０】以上説明した実施形態の半導体集積回路試
験装置によれば、１つのドライバ及び１つのＩ／Ｏ用ド
ライバに対して１つのコンパレータが設けられ、ドライ
バの調整のために用いられる調整用コンパレータを省略
することができるため、回路規模を小さくすることがで
きるとともに、消費電力の増大も招かず、しかもコスト
を低減することができる。以上、本発明の一実施形態に
ついて説明したが、本発明は上記実施形態に制限されず
本発明の範囲内で自由に変更することができる。例え
ば、上記実施形態においては、図２に示したフローチャ
ートでＩ／Ｏ用ドライバ全ての調整を行った後で、全て
のドライバの調整を行っているが、工程Ｓ２２を省略す
るとともに、工程Ｓ２８においてＩ／Ｏ用ドライバ及び
ドライバ全てについて調整が完了したか否かを判断する
ことにより、全てのＩ／Ｏ用ドライバの調整が完了する
前にドライバの調整を開始するようにしても良い

【００４１】

【発明の効果】以上説明したように、本発明によれば、
被試験対象に試験信号を供給して得られる信号を受信
し、この信号の妥当性を判定するとともに、試験信号供
給装置が前記試験信号を供給するタイミングを測定する
信号受信装置を試験信号供給装置に対して設けており、
上記タイミングを測定するための専用の装置を試験信号
供給装置に備える必要がないため、回路規模を小さくす
ることができるとともに、消費電力の増大も招かず、し
かもコストを低減することができるという効果がある。

【図面の簡単な説明】

【図１】 本発明の一実施形態による半導体集積回路試
験装置の概略構成を示すブロック図である。

【図２】 本発明の一実施形態による半導体集積回路試
験装置の調整方法の一例を示すフローチャートである。

【図３】 工程Ｓ１６を経た後の、半導体集積回路試験
装置の状態を示すブロック図である。

【図４】 従来の半導体集積回路試験装置の概略構成を
示すブロック図である。

【図５】 従来の半導体集積回路試験装置において、Ｉ
／Ｏ用ドライバ５５ａ，５５ｂの調整を行うときの状態
を示すブロック図である。

【符号の説明】

１１ａ，１１ｂ ドライバ（試験信号供給装置、第１
供給装置） １４ａ，１４ｂ Ｉ／Ｏ用ドライバ（試験信号供給装
置、第２供給装置） １６ａ，１６ｂ コンパレータ（信号受信装置）

Claims (6)

【特許請求の範囲】
1. 【請求項１】 被試験対象に対して試験信号を供給する
   試験信号供給装置と、 前記被試験対象に対して前記試験信号を供給して得られ
   る信号を受信し、当該信号の妥当性を判定するととも
   に、前記試験信号供給装置が前記試験信号を供給するタ
   イミングを測定する信号受信装置とを備えることを特徴
   とする半導体集積回路試験装置。
2. 【請求項２】 前記信号受信装置は、複数の前記試験信
   号供給装置に対して１つ設けられていることを特徴とす
   る請求項１記載の半導体集積回路試験装置。
3. 【請求項３】 前記複数の試験信号供給装置は、前記被
   試験対象の入力端に対して試験信号を供給する第１供給
   装置と、 前記被試験対象の入出力端に対して試験信号を供給する
   第２供給装置とを含むことを特徴とする請求項２記載の
   半導体集積回路試験装置。
4. 【請求項４】 被試験対象に対して試験信号を供給する
   複数の試験信号供給装置の出力端と、当該試験対象に対
   して前記試験信号を供給して得られる信号を受信し、当
   該信号の妥当性を判定するとともに、前記試験信号供給
   装置が前記試験信号を供給するタイミングを測定する１
   つの信号受信装置の入力端とを対にして接続する接続対
   形成工程と、 前記試験信号供給装置の何れか１つから試験信号を出力
   した時に、前記信号受信装置で測定される信号のタイミ
   ングに応じて前記試験信号を出力した試験信号供給装置
   を調整する調整工程とを有することを特徴とする半導体
   集積回路試験装置の調整方法。
5. 【請求項５】 前記複数の試験信号供給装置の出力端と
   前記信号受信装置の入力端とが接続された対を複数接続
   する接続工程と、 前記試験信号供給装置全てから試験信号を出力した時
   に、前記信号受信装置に入力される信号のタイミングを
   測定する測定工程と、 前記測定工程の測定結果に基づいて、前記信号受信装置
   を調整する信号受信装置調整工程とを前記接続対形成工
   程の前に有することを特徴とする請求項４記載の半導体
   集積回路試験装置の調整方法。
6. 【請求項６】 前記調整工程は、測定された前記タイミ
   ングと、前記測定工程で測定されたタイミングとが一致
   するように前記試験信号供給装置を調整することを特徴
   とする請求項５記載の半導体集積回路試験装置の調整方
   法。