CN101329902A - 半导体存储器器件和用于操作半导体存储器器件的方法 - Google Patents

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Abstract

半导体存储器器件，包括：存储器阵列部件，配置来用作信息存储区域；和接口部件，配置来在外部存储器控制器和存储器阵列部件之间交互。存储器阵列部件和所述接口部件被密封在封装中。接口部件具有基于一对一关系与多个存储器类型对应的多个接口模块。该方法包括步骤：根据遵循正在连接的外部存储器控制器的规范的存储器类型选择多个接口模块之一；和响应于由外部存储器控制器发出的写入或读取请求，使所选择的接口模块存取存储器阵列部分，以进行写入或读取操作。

Description

半导体存储器器件和用于操作半导体存储器器件的方法
相关申请的交叉引用
本申请包含涉及于2007年6月21日向日本专利局提交的日本专利申请JP 2007-164195的主题，通过引用将其全部内容合并在此。
技术领域
本发明涉及半导体存储器器件以及用于操作半导体存储器器件的方法。
背景技术
结合本发明，引用日本专利公开No.2006-65533以及2004-318500。
现今，提供各种类型的半导体存储器器件来用作各种电子设备中的RAM芯片。这些存储器器件根据电路结构、操作和功能而不同。从结构和操作方面来说，存在两种主要的RAM类别：DRAM(动态随机存取存储器)和SRAM(静态随机存取存储器)。作为DRAM的变型，存在与外部提供的时钟信号同步地输出数据的SDRAM(同步动态随机存取存储器)。SDRAM还具有诸如SDR-SDRAM(单数据率SDRAM)、DDR-SDRAM(双数据率SDRAM)、DDR2-SDRAM、DDR2-SDRAM、......DDR(n)-SDRAM之类的子类型。
从结构方面来看，存在具有多个存取端口的、被称为DPRAM(双端口RAM)的变型。在功能性术语中，存在不需要寻址的、被称为FIFO(先进先出)型的变型。
根据主机电子设备需要什么来选择性使用上述存储器类型。为了描述的目的，在下面的描述中，SDR-SDRAM将被称为SDR、DDR-SDRAM被称为DDR、DDR2-SDRAM被称为DDR2、DDR3到DDR(n)-SDRAM被称为DDR3到DDR(n)，并且FIFO型被称为FIFO。
发明内容
考虑必要的功能、性能和成本因素确定在每个电子设备中集成的半导体存储器器件(半导体存储器IC芯片)的类型。显然设计或选择用于向给定类型的半导体存储器器件写入和从其读取数据的存储器控制器来以与所讨论的存储器类型兼容地方式执行存储器存取操作。
然而，根据情况，不会不变地稳定地供应所有类型的半导体存储器器件。近些年来，半导体存储器器件的类型已经迅速多样化，并且持续投入大量精力开发新型存储器。同时，需求降低的半导体存储器器件类型的生产经常被它们的制造商中断。因此，电子设备制造商可能面临如果它们的产品是否集成已经停止生产的半导体存储器器件类型的严重问题。
假设电子设备制造商制造集成SDR的产品并且供应变得不稳定。在这种情况下，设备制造商应该考虑采用代替SDR的另一种半导体存储器器件。如果确定采用DDR代替SDR，则用DDR替换SDR本身不发生；其需要修改用于存取新半导体存储器器件的存储器控制器的规范。在一些情况下，存储器控制器和外围电路需要一起被重新设计。在生产阶段效率的损失和成本的增加是明显的。
在设计新电子设备时，设备制造商需要通过预测在将来哪些类型的半导体存储器器件将继续可用来确保必要的半导体存储器器件的供应。存储器器件的可用性的预测可能强迫电子设备制造商采用其性能不必要地高的半导体存储器器件或进行将考虑存储器控制器的规范中将来可能的修改的电路设计。在这些条件下，可能会严重阻碍了提供合适和有效的电路设计的灵活程度。
已经根据以上情况做出本发明，并且提供可以被用作各种类型的存储器的半导体存储器器件。
在实现本发明时，以及根据其一个实施例，提供半导体存储器器件，包括存储器阵列部件，配置来用作信息存储区域；以及接口部件，配置来连接在外部存储器控制器和存储器阵列部件之间，存储器阵列部件和接口部件被密封在封装中。接口部件具有基于一对一关系与多个存储器类型对应的多个接口模块。
最好，当密封在封装中时，可以将存储器阵列部件和接口部件形成在单硅芯片上。
最好，当密封在封装中时，可以将存储器阵列部件和接口部件形成在分离的硅芯片上并相互连接。
最好，多个接口模块之一可以对应于包括SDR、DDR、DDR2到DDR(n)、SRAM、DPRAM和FIFO的多个存储器类型之一。
最好，接口部件可以包括输入/输出缓冲器部件，配置来向外部存储器控制器输出信号和从外部存储器控制器输入信号。输入/输出缓冲器部件可以允许外部存储器控制器和多个接口模块在它们之间交换信号。
最好，根据本发明实施例的半导体存储器器件还可以包括选择器，配置来选择连接到输入/输出缓冲器部件的多个接口模块之一。输入/输出缓冲器部件可以允许外部存储器控制器和选择器选择的多个接口模块之一在它们之间交换信号。
最好根据本发明实施例的半导体存储器器件包括以一一对应关系与多个接口模块对应的方式的输入/输出缓冲器部件的多个单元。当连接到输入/输出缓冲器部件的单元之一时，外部存储器控制器可以与对应于所连接的输入/输出缓冲器部件的单元的接口模块交换信号。
最好，接口部件可以包括时钟产生部件，配置来产生由用于处理的多个接口模块的每一个使用的时钟信号。
最好，接口部件可以包括模式解释部件，配置来解释输入模式指定信号作为与多个存储器类型之一对应的模式的指示。根据由模式解释部件解释的存储器类型特定模式，多个接口模块之一可以针对写入或读取操作存取存储器阵列部件。
根据本发明的另一实施例，提供用于操作半导体存储器器件的方法，该半导体存储器器件包括存储器阵列部件，配置来用作信息存储区域；以及接口部件，配置来在外部存储器控制器和存储器阵列部件之间交互，存储器阵列部件和接口部件被密封在封装中，接口部件具有基于一对一关系与多个存储器类型对应的多个接口模块，所述方法包括步骤：根据遵循正在连接的外部存储器控制器的规范存储器类型选择多个接口模块之一；和响应于由外部存储器控制器发出的写入或读取请求，使所选择的接口模块存取存储器阵列部分，以进行写入或读取操作。
如上所述，根据本发明实施例的半导体存储器器件是包括存储器阵列部件(说明性构造为DRAM或SRAM)的存储器IC芯片封装，以及与诸如SDR、DDR、DDR2、......DDR(n)、SRAM、DPRAM和FIFO之类的各种存储器类型对应的多个接口模块。
接口模块的每一个保持与对应的存储器类型的定时一致地，响应于来自外部存储器控制电路的存取请求，向存储器阵列部件写入数据并从存储器阵列部件读取数据。例如，SDR接口模块以如果从外部看来存储器阵列部件好像用作SDR存储器阵列的方式，向存储器阵列部件输入数据和从其输出数据。同样地，DDR接口模块以如果从外部看来存储器阵列部件好像用作DDR存储器阵列的方式向存储器阵列部件输出数据和从外部存储器阵列输入数据。
例如，DRAM和SRAM根据电路结构相互不同，但是如果合适的调节存取定时，则它们之一可以被布置来像其它存储器类型那样操作。这对于FIFO和DPRAM也是这样。当合适地操作每一个所配置的接口模块时，则存储器阵列部件可以被布置来作为SRAM或作为诸如SDR或DDR之类的DRAM的变型操作，而实际上存储器阵列部件具有DRAM结构。
也就是，根据本发明实施例的半导体存储器器件以其存储器类型可以根据激活的接口模块来改变的方式操作。由此，本发明的半导体存储器器件可以被布置来用作其类型根据外部连接的存储器控制电路的规范而变化的存储器。
通过使用根据本发明实施例的半导体存储器器件，可以有效地制造或设计电子设备，并且稳定这种设备的生产。例如，如果集成特定存储器类型的存储器的电子设备的制造商面对当前使用的存储器类型的不稳定供应时，该制造商可以用根据本发明实施例的、可以被布置来以与之前完全相同的方式操作的半导体存储器器件代替当前采用的存储器。这使得制造商可以持续生产电子设备而不改变存储器控制电路以及所包含的外围电路的设计。
在要设计新的电子设备的情况下，使用本发明的半导体存储器器件作为要在新设备中集成的存储器芯片承诺在设计阶段比之前更高的灵活程度和效率。此外，可以容易地解决存储器的规范中的将来可能的修改。
附图说明
结合附图，通过参照描述，本发明的这些和其它目标将变得显而易见，在附图中：
图1A、1B和1C是说明根据本发明实施例的半导体存储器器件的示意图；
图2是被实现为本发明的一个实施例的半导体存储器器件的方框图；
图3是说明实施例的半导体存储器器件如何操作的示意图；
图4A和4B是说明SDR的读取/写入周期定时的定时图；
图5A和5B是说明DDR的读取/写入周期定时的定时图；
图6A到6G是说明当实施例的SDR接口模块激活时有效的定时的示意图；
图7A到7I是说明当实施例的DDR接口模块激活时有效的定时的示意图；
图8是说明当实施例的PLL部件激活时有效的模式操作的示意图；
图9是说明当实施例的选择器激活时有效的模式操作的示意图；
图10是说明当实施例的输入/输出缓冲器激活时有效的模式操作的示意图；
图11是说明当实施例的输入/输出缓冲器激活时有效的模式操作的另一示意图；
图12是说明当实施例的输入/输出缓冲器激活时有效的模式操作的进一步示意图；
图13是说明当实施例的输入/输出缓冲器激活时有效的模式操作的再进一步示意图；
图14是说明当实施例的输入/输出缓冲器激活时有效的模式操作的再进一步示意图；
图15是被实现为本发明的第二实施例的半导体存储器器件的方框图；
图16是说明第二实施例的半导体存储器器件如何操作的示意图；
图17是被实现为本发明的第三实施例的半导体存储器器件的方框图；
具体实施方式
将在下面的标题下提供如何典型地实施本发明的描述：
1.半导体存储器器件的概要
2.半导体存储器器件的内部结构和操作
3.PLL部件的模式操作
4.选择器的模式操作
5.输入/输出缓冲器的模式操作
6.半导体存储器器件的其它实施例
1.半导体存储器器件的概要
图1A显示被实现为本发明一个实施例的存储器控制器100和半导体存储器器件1的概要。半导体存储器器件1通常被用作电子设备中的存储器IC。集成在电子设备中的存储器控制器100存取半导体存储器器件1来进行读取和写入操作。
根据其设计规范，存储器控制器100将半导体存储器器件1处理为特定类型的存储器。例如，如果存储器控制器100被设计来存取DDR，则当由存储器控制器100存取以进行数据输入和输出时，本发明的半导体存储器器件1用作DDR。也就是说，一旦半导体存储器器件1被安装在主机电子设备的电路配置上，并且电连接到存储器控制器100，则之后半导体存储器器件1用作DDR。
可以发生存储器控制器100被设计来在另一电子设备中存取SDR的情况。在这种情况下，当由存储器控制器100存取以进行数据输入和输出时，半导体存储器器件1用作SDR。也就是说，一旦半导体存储器器件1被安装在主机电子设备的电路配置上，并且电连接到存储器控制器100，则之后半导体存储器器件1用作SDR。
即使SDR的供应商已经停止生产该产品，在其上安装SDR的电子设备的制造商也将有用根据本发明实施例的半导体存储器器件1代替当前SDR的选择。然后，新安装的半导体存储器器件1将被布置来用作SDR。电子设备制造商可以继续制造该设备，而不修改存储器控制器100或其它部件。
在新电子设备的开发阶段，在设计存储器控制器100和外围电路时，本发明的半导体存储器器件1的使用向设备制造商提供比之前高得多的灵活程度。根据本发明实施例的半导体存储器器件1还允许设备制造商容易地处理用于在将来改变存储器类型的可能的需求。
半导体存储器器件1被形成为单一封装中的单片存储器IC。器件1在内部包括接口部件2和RAM阵列部件3。可以以DRAM或以SRAM结构实现RAM阵列部件3。接口部件2具有连接到存储器控制器100的输入/输出缓冲器以及与各种存储器类型对应的多个接口模块。也就是说，本实施例的半导体存储器器件1由具有与各个存储器类型对应的多个接口模块的接口部件2和被形成为信息存储区域的RAM阵列部件3构成，两个部件2和3被密封在封装中。
图1B和1C显示在封装内的可能的半导体存储器器件结构。图1B指示其中RAM阵列3和接口部件2形成在单一的硅芯片4上的示例。图1C描述其中当密封在封装中时，RAM阵列3和接口部件2形成在分离的硅芯片4a和4b上的示例，该部件2和3相互连接。
2.半导体存储器器件的内部结构和操作
图2显示半导体存储器1内的典型电路结构。如上所述，半导体存储器器件1包含接口部件2和存储器阵列部件3。存储器阵列部件3包括RAM阵列30和封套(wrapper)31。接口部件2包括多个接口模块21(21a到21h)、I/O缓冲器22、选择器23、PLL部件24和模式解释部件25。
以DRAM或SRAM结构将RAM阵列30示例性形成为信息存储区域。封套31允许在RAM阵列30和接口模块21(21a到21h)之间转换控制信号。按需要，RAM阵列30可以令其单元结构被设置得更灵活。封套31被希望来提供信号转换以与RAM阵列30的规范一致，由此示例性实现与DRAM或SRAM对应的通用接口。
在接口部件2中，I/O缓冲器22在半导体存储器器件1和外部装置(如，存储器控制器100)之间电对接。例如，I/O缓冲器22交换命令CMD、输入/输出数据DQ和数据选通信号(data strobe signal)DQS。I/O缓冲器22还输入通常来自存储器控制器100的系统时钟信号CLK，并且将输入的时钟信号转发到PLL部件24。
此外，I/O缓冲器22输入模式指定信号Md并且将输入信号提供给模式解释部件25。模式指定信号Md是指定半导体存储器器件1的操作模式(即，要操作的存储器的类型)的信号。典型地，模式指定信号Md可以是要由半导体存储器器件1的封装上形成的小型DIP开关设置的逻辑值信号。替代地，可以在该封装上形成用于模式设置的预定数量的针，并且可以以产生用作模式指定信号Md的逻辑值(如H/L/高阻抗的逻辑值)的方式连接针。作为另一选择，存储器控制器100可以将其模式指定信号Md提供给半导体存储器期间1
选择器23选择接口模块21(21a到21h之一)之一，并且允许所选择的模块与I/O缓冲器22连接。选择基于由模式解释部件25发出的模式信号。
提供接口模块21(21a到21h)来基于一一对应关系对应于不同的存储器类型。显示图2中的示例被提供了SDR-IF模块21a、DDR-IF模块21b、DDR2-IF模块21c、DDR3-IF模块21d、......、DDR(n)IF模块21e、SRAM-IF模块21f、DPRAM-IF模块21g和FIFO-IF模块21h。
按照存储器控制器100的请求，接口模块21a到12f的每一个允许半导体存储器器件1以合适定时的方式用作用于数据输入和输出的对应类型的存储器。例如，当从外部连接的存储器控制器100看来时，SDR-IF模块21a在读取和写入操作中使RAM阵列30用作SDR。当从外部存储器控制器100看来时，DDR-IF模块21b在读取和写入操作中使RAM阵列30用作DDR。
与存储器控制器100提供的系统时钟信号CLK一致，PLL部件24产生要由处理中的接口模块21(21a到21h)使用的各种时钟信号。
模式解释部件25解释输入模式指定信号Md的逻辑值来确定其中半导体存储器器件1被请求工作的模式。模式解释部件25处理来向相关部件提供指示模式的模式信号Smd。
在半导体存储器器件1中，I/O缓冲器22、选择器23、PLL部件24和接口模块21根据由模式解释部件25输出的模式信号操作。当示例性地从外部存储器控制器100看来时，这些部件组合来使半导体存储器器件1用作特定类型的存储器。
假设如图1A所示，该实施例的存储器控制器100和半导体存储器器件1被安装在电子设备的电路板上。在这种情况下，存储器控制器100执行适于DDR2的存储器控制处理。在该设置中，模式解释部件25被提供有指示存储器类型DDR2的模式指定信号Md。基于合适的DIP开关设置产生模式指定信号Md，或者由存储器控制器100提供。
在图3中显示如何提供模式指定信号Md。模式解释部件25输出指示DDR2模式的模式信号Smd。如下所述，I/O缓冲器22根据模式信号Smd将诸如电源电压和延迟特性之类的内部电特性改变为与DDR2兼容的特性。
给定模式信号Smd，选择器23选择与DDR2对应的DDR2-IF模块21c。在接收模式信号Smd时，PLL部件24产生要提供到DDR2-IF模块21c的时钟信号组，停止向其它接口模块(21a、21b、21d到21h)的时钟信号的提供。
在该状态下，当从存储器控制器100看来时，半导体存储器装置1好像用作DDR2。为了控制DDR2，存储器控制器100以适于DDR2的定时的方式输出命令CMD并且处理输入/输出数据DQ以及数据选通信号DQS。在这种情况下，DDR2-IF模块21c响应于来自存储器控制器100的命令CMD向RAM阵列30写入或从其读取数据。从存储器控制器100看来，以适于DDR2定时的方式执行读取和写入操作。这表示存储器控制器100存取半导体存储器器件1是没有问题的。
每个接口模块21a到21h被设计来使存储器控制器100以遵循对应的存储器类型的定时向半导体存储器器件1输入和从其输出数据。下面是分别对应于SDR和DDR的SDR-IF模块21a和DDR-IF模块21b的工作的描述。将参照图4A到5B描述SDR和DDR的读取和写入定时。
图4A和4B显示SDR-SDRAM的典型读取/写入周期定时。特别地，这些图图解当CAS等待时间(CAS latency，CL)是2，而脉冲长度(burst length，BL)是4时，有效的系统时钟信号CLK、命令和数据输入/输出DQ的定时。
使用SDRAM，每个控制信号被锁止在输入时钟信号CLK的前沿。与时钟CLK同步地输入和输出数据。由时间段T1、T2等表示时钟信号CLK的在前沿的定时。
在图4A的读取周期定时中，示例性地在时间T1锁止由主机(如诸如存储器控制器100之类的存储器控制装置)提供的读取命令。当CAS等待时间CL是2时，在读取命令被锁止两个时钟周期之后读取数据条目Q0、Q1、Q2和Q3，并且将其输出到主机。
在图4B的写周期定时中，示例性地在时间T1锁止由主机提供的写入命令。针对写入操作从时间T1锁止由主机提供的数据条目Q0、Q1、Q2和Q3。
图5A和5B显示DDR-SDRAM的典型读取和写入周期定时。这些图图解当CAS等待时间CL还是2，并且脉冲长度是4时有效的系统时钟信号CLK1和CLK2、命令、数据输入/输出DQ和数据选通信号DQS的定时。时钟信号CLK2与时钟信号CLK1成倒相关系。
像SDR-SDRAM那样，DDR-SDRAM使其命令在输入时钟信号CLK的前沿输入。DDR-SDRAM的数据输入/输出定时与SDR-SDRAM的数据输入/输出定时不同。
为了执行高速数据传送，DDR-SDRAM使用相互倒相的两个时钟信号CLK1和CLK2，以及数据选通信号DQS。数据选通信号DQS与时钟信号CLK1同步，同时数据输入/输出DQ与数据选通信号DQS的前和后沿同步。
在图5A的读取周期定时中，示例性地在时间T1，与时钟信号CLK1的前沿同步地处理命令。当CAS等待时间CL是2时，在时间T3两个时钟周期之后输出数据。在这种情况下，与数据选通信号DQS的前和后沿同步地输出数据条目Q0、Q1、Q2和Q3。
在图5B的写入周期定时中，在时间T1示例性地锁止由主机提供的写命令。与数据选通信号DQS的前和后沿同步地写入数据条目Q0、Q1、Q2和Q3。
DDR2、DDR3等基本上以与DDR相同的方式操作。它们之间的差异可以包括可选择的CAS等待时间和操作频率设置。
在诸如SDR和DDR之类的各种存储器类型之间存在处理定时方面的这样的差异。该实施例的半导体存储器器件1使用接口模块21说明这些差异，以便用作这些存储器类型中的任意一个。图6A到6G和图7A到7I显示当SDR-IF模块21a或DDR-IF模块21b在操作时有效的典型输入/输出操作定时。
图6A到7I图解当RAM阵列30具有在地址输入和数据读出之间的3nsec的存取时间tAC，并且经历为2的CAS等待时间CL时有效的定时的示例。
图6A到6G显示当存储器控制器100将半导体存储器器件1当作SDR并且向存储器发出读取请求时的定时示例。也就是，当半导体存储器器件1处于SDR模式，且SDR-IF模块21a操作时应用的这些定时。
图6A示例性地指示在100MHz频率上发生的基本时钟信号BF。该基本时钟信号BF与由存储器控制器100提供给半导体存储器装置1的系统时钟信号CLK同步、同相并且具有相同的频率。
图6B中显示的时钟信号2BF具有基本时钟信号BF的频率2倍的频率。在图6C中的时钟信号2BF+π与时钟信号2BF成倒相关系，并且关于后者被相移180度。
基于输入的系统时钟信号CLK由PLL部件24产生以上时钟信号BF、2BF和2BF+π。将这些信号作为一组时钟信号提供到SDR-IF模块21a以进行处理。
图6D显示由SDR-IF模块21a通过I/O缓冲器22向存储器控制器100输入和从其输出数据。图6E描述其中SDR-IF模块21a向RAM阵列30(封套31)发送地址的典型定时。图6F指示其中从RAM阵列30读取的数据被传送到SDR-IF模块21a的典型定时。图6G图解其中SDR-IF模块21a扩展读出数据，并将其移交到I/O缓冲器22的定时。
假设在时间T1锁止来自存储器控制器100的读取命令。这种情况下，SDR-IF模块21a解释命令并且识别所读出的地址。一旦5nsec过去，在时间T2，SDR-IF模块21a向RAM阵列30发送地址。
由于RAM阵列具有3nsec的存取时间tAC，所以3nsec后向SDR-IF模块21a传送读出数据。然后，SDR-IF模块21a扩展并输出读出数据Q0、Q1、Q2和Q3。一旦过去4.5nsec，并且从T3开始，在基本时钟信号BF的前沿开始扩展读出数据条目Q0、Q1、Q2和Q3。所扩展的数据条目经由I/O缓冲器22被输出到存储器控制器100。
以上述方式，由半导体存储器器件1执行可与具有CAS等待时间CL为2的SDR-SDRAM的操作相比的读出操作。换句话说，存储器控制器100正好通过将半导体存储器装置1当作SDR发出命令。通过SDR-IF模块21a的处理，半导体存储器器件1作为经历SDR的所要求的CAS等待时间的SDR来响应命令。
图6A到6G显示当RAM阵列30具有3nsec的存取时间tAC时有效的定时示例。如果存取时间tAC更长，则相应地加速SDR-IF模块21a的处理。例如，如果存取时间tAC是5nsec，并且如果所要求的CAS等待时间CL是2，则SDR-IF模块21a开始扩展并在2.5nsec之后输出读出数据。这使得可以从时间T3开始输出读出数据条目Q0、Q1、Q2和Q3。
作为另一示例，如果存取时间tAC是8nsec，并且所要求的CAS等待时间是2，则SDR-IF模块21a在读取命令在时间T1被锁止2.5nsec之后向RAM阵列30发送地址。在8nsec后传送的读出数据被扩展并且2nsec之后从T3开始输出。
图7A到7I显示当存储器控制器100将半导体存储器器件1当作DDR并且向存储器发出读取请求时的定时示例。也就是，当半导体存储器器件1处于DDR模式，且DDR-IF模块21b操作时应用的这些定时。
图7A指示的基本时钟信号BF示例性地在133MHz频率上发生，并且与由存储器控制器100提供给半导体存储器装置1的系统时钟信号CLK同步、同相并且具有相同的频率。图7B中显示的时钟信号2BF具有基本时钟信号BF的频率2倍的频率。在图7C中的时钟信号2BF+π与时钟信号2BF成倒相关系，并且关于后者被相移180度。
基于输入的系统时钟信号CLK由PLL部件24产生以上时钟信号BF、2BF和2BF+π。将这些信号作为一组时钟信号提供到DDR-IF模块21b以进行处理。
图7D显示由DDR-IF模块21b通过I/O缓冲器22向存储器控制器100输入和从其输出数据。图7E描述可以应用到DDR-IF模块21b的典型地址处理定时。图7F显示其中DDR-IF模块21b向RAM阵列30(封套31)发送地址的典型定时。图7G指示其中从RAM阵列30读取的数据被传送到DDR-IF模块21b的典型定时。图7H图解其中DDR-IF模块21b扩展读出数据的定时。图7I描述其中DDR-IF模块21b将所扩展的数据移交到I/O缓冲器22的定时。
假设在时间T1锁止来自存储器控制器100的读取命令。这种情况下，DDR-IF模块21b在3.76nsec的时间段期间执行地址处理，并且向RAM阵列30发出地址。
由于RAM阵列具有3nsec的存取时间tAC，所以3nsec后向DDR-IF模块21b传送读出数据。然后，0.76nsec之后，DDR-IF模块21b扩展(expand)读出数据Q0、Q1、Q2和Q3。一旦过去5.6nsec，并且从T3开始，在基本时钟信号BF的前沿和后沿将读出数据条目Q0、Q1、Q2和Q3经由I/O缓冲器22输出到存储器控制器100。
以上述方式，由半导体存储器器件1执行可与具有CAS等待时间CL为2的DDR-SDRAM的操作相比的读出操作。换句话说，存储器控制器100正好通过将半导体存储器装置1当作DDR发出命令。通过DDR-IF模块21b的处理，半导体存储器器件1作为经历DDR的所要求的CAS等待时间的DDR来响应命令。
图7A到7I显示当RAM阵列30具有3nsec的存取时间tAC时有效的定时示例。如果存取时间tAC更长，则还可以相应地加速DDR-IF模块21b的处理。
如上所述是当SDR-IF模块21a或DDR-IF模块21b操作时有效的典型读取操作定时。如果除上述模块之外的任何其它接口模块(如DDR2-IF模块21c等)操作，则半导体存储器器件1正好被布置来用作对应的存储器类型。
在使用图2的结构的情况下，半导体存储器器件1根据有效的存储器类型特定模式使其接口21之一处于操作状态。在这种状态下，当从存储器控制器看来时，半导体存储器器件1好像用作SDR、DDR、DDR2到DDR(n)、SRAM、DPRAM和FIFO之一。
3.PLL部件的模式操作
如上所述，当作为不同的存储器类型之一操作时，半导体存储器器件1使其自身的相关部件执行与来自模式解释部件25的模式信号Smd一致的处理。特别地，PLL部件、选择器23和I/O缓冲器22根据模式信号Smd操作，其可以被称为模式操作。将在下面论述这些部件的模式操作。
首先描述PLL部件24的模式操作。图8描述PLL部件24的典型内部结构。为了简化和说明的目的，将关于三个接口模块：SDR-IF模块21a、DDR-IF模块21b和DDR2-IF模块21c参照时钟输出块来论述PLL部件24的模式操作。
通过缓冲器放大器31将来自存储器控制器100的系统时钟信号CLK提供给时钟产生PLL电路32。时钟产生PLL电路32典型地被形成为包括相位比较器、环路过滤器(loop filter)、VCO(电压控制振荡器)和时钟加倍器(clockdoubler)的PLL(锁相环)电路。
时钟产生PLL电路32将系统时钟信号CLK与半时钟除法器(halfclockdivider)33的输出相比较，以便输出与系统时钟信号同步且具有系统时钟信号的2倍频率的时钟信号2BF。将时钟信号2BF提供给转换电路35。
时钟信号2BF被半时钟除法器33除，以具有与系统时钟信号CLK的频率相同的频率。被半时钟除法器33除的时钟信号2BF被反馈到时钟产生PLL电路32来作为相位比较时钟。所除的时钟信号2BF被进一步发送到转换电路37来作为与系统时钟信号CLK同相且具有与之相同的频率的基本时钟信号BF。
此外，时钟产生PLL电路32的时钟信号2BF被相移器34相移来变为相移时钟信号2BF+π。该时钟信号2BF+π被转发到转换电路36。
转换电路35、36和37均具有端子S、D1和D2。端子S连接到SDR-IF模块21a、端子D1连接到DDR-IF模块21b，而端子D2连接到DDR2-IF模块21c。
转换电路35、36和37均配有被馈送高电平电压Hi的固定电压端F。替代地，可以向固定电压端F馈送低电平电压。作为另一替代，固定电压端F可以被放置在高阻抗状态。
由于如上所述关于三个接口模块(21a、21b和21c)在图8中显示时钟输出块，所以转换电路35、36和37均配有三个输出端。在实践中，转换电路35、36和37均配有与其它接口模块(21d到21h)对应的输出端。这些端子的每一个可以被配置为可选择的。
从模式解释部分25馈送到PLL部件24的模式信号Smd被发送到转换电路35、36和37。响应于模式信号Smd，转换电路35、36和37相应地改变它们的连接设置。
例如，如果模式信号Smd指定SDR模式，则转换电路35、36和37均选择端子S作为输出端。未针对感兴趣的模式选择的输出端(即，端子D1、D2和其它输出端，未示出)连接到固定电压端F。
在以上状态下，如图8所示，从每个端子S向SDR-IF模块21a发送时钟信号2BF、2BF+π、和BF作为用于处理的一组时钟信号。例如，如果具有100MHz频率的系统时钟信号CLK来自存储器控制器100，则SDR-IF模块21a被馈送如图6A到6C所示的100MHz的基本时钟信号BF、双倍频率时钟信号2BF和倒相双倍频率时钟信号2BF+π。
给定用于处理的一组时钟信号，SDR-IF模块21a开始工作。同时，DDR-IF模块21b和DDR2-IF模块21c(以及其它接口模块21d到21h，未示出)被剥夺用于进行处理的其时钟信号，因此被切断。
如果模式信号Smd指定DDR模式，则转换电路35、36和37均选择端子D1作为输出端，并且使其它输出端(即，端子S、D2和其它输出端，未示出)连接到固定电压端F。这些连接设置允许每个端子D1向DDR-IF模块21b提供时钟信号2BF、2BF+π、和BF作为用于处理的一组时钟信号。例如，如果具有133MHz频率的系统时钟信号CLK来自存储器控制器100，则DDR-IF模块21b被馈送如图7A到7C所示的133MHz的基本时钟信号BF、双倍频率时钟信号2BF和倒相双倍频率时钟信号2BF+π。
一旦接收到用于处理的一组时钟信号，DDR-IF模块21b开始工作。同时，SDR-IF模块21a和DDR2-IF模块21c(以及其它接口模块21d到21h，未示出)被剥夺用于进行处理的其时钟信号，因此被关断。
如上所述，PLL部件24向接口模块21a到21h提供与模式信号Smd对应的时钟信号。模式信号Smd使一个可应用的接口模块开始工作，并且关断其它接口模块。
4.选择器的模式操作
将参照图9描述选择器23的模式操作。在图9中，与图8中相同，指示三个接口模块SDR-IF模块21a、DDR-IF模块21b和DDR2-IF模块21c以及它们相关的电路。
如上所述，在存储器控制器100和I/O缓冲器22之间交换命令CMD、输入/输出数据DQ和数据选通信号DQS。通过选择器23，以命令CMD、数据输入DQin、数据输出DQout、选通信号输入DQSin和选通信号DQSout形式传送这些信号。
更具体地，选择器23向接口模块21传送由存储器控制器100输入到I/O缓冲器22的命令CMD。如果命令CMD是写入命令，则存储器控制器100将写入数据输入到I/O缓冲器22。从I/O缓冲器22，选择器23将写入数据作为数据输入DQin传送到接口模块21。
如果命令CMD是读取命令，则存储器控制器100从RAM阵列30读取数据，选择器23将读出数据作为数据输出DQout传送到I/O缓冲器22。
如果模式是DDR到DDR(n)之一，则使用数据选通信号DQS。选择器23以两个信号的形式：选通信号输入DQSin和选通信号输出DQSout输入和输出数据选通信号DQS。
选择器23具有选择开关电路23a到23e，所述开关电路被提供来以便与上述信号对应。选择开关电路23a与命令CMD对应，并且具有与接口模块21对应的输出端S、D1和D2。选择开关电路23b对应于数据输入DQin，并且具有与接口模块21对应的输出端S、D1和D2。
选择开关电路23c对应于数据输出DQout，并且具有与接口模块21对应的输入端S、D1和D2。选择开关电路23d对应于选通信号输入DQSin，并且具有与接口模块21对应的输入端D1和D2。选择开关电路23e对应于选通信号输出DQSout，并且具有与接口模块21对应的输入端D1和D2。
图9描述关于三个接口模块(21a、21b和21c)的输入/输出块，使得未显示选择开关电路23a到23e具有与其它接口模块(21d到21h)对应的输入或输入端。然而，在实践中，选择开关电路23a到23e均被进一步提供了关于其它接口模块(21d到21h)的这样的输入或输入端。将这些端子中的每一个布置为可选的。
在选择器23中的选择开关电路23a到23e均选择与来自模式解释部件25的模式信号Smd对应的输入或输入端。例如，如果模式信号Smd指示SDR模块，则选择开关部件23a、23b和23c均选择端子S。由于SDR不使用数据选通信号DQS，因此选择开关电路23d和23e可以保持断开。这些连接设置允许在I/O缓冲器22和SDR-IF模块21a之间传送命令CMD、数据输入DQin和数据输出DQout。
如果模式信号Smd指示DDR模块，则选择开关部件23a到23e均选择端子D1。在这种情况下，如图9所示，在I/O缓冲器22和DDR-IF模块21b之间传送命令CMD、数据输入DQin、数据输出DQout、选通信号输入DQSin和选通信号输出DQSout。
如上所述，选择器23使其选择开关电路23a到23e设置反映有效的模式信号Smd的选择性连接。该连接允许在单一激活的接口模块和I/O缓冲器22之间传送信号，并且使能当前工作的接口模块和存储器控制器100之间的信号输入和输出。
5.输入/输出缓冲器的模式操作
I/O缓冲器22的模式操作包括将诸如缓冲器电源电压和延迟特性之类的内部电特性改变到与感兴趣的模式(即，要被实现的存储器类型)兼容的特性。缓冲器电源电压根据存储器类型变化；其对于SDR通常为3.3V或2.5V，对于DDR为2.5V、对于DDR2为1.8V，并且对于DDR3为1.5V。因此，本发明的半导体存储器器件1的I/O缓冲器22要求根据有效的模式改变电源电压。
图10到14显示用于改变电源电压和延迟特性的I/O缓冲器22的典型结构。在这些附图的每一个中，根据电源电压，显示在缓冲器的两种类型(类型A和类型B)之间进行转换。例如，在每一附图中由附图标记A指示的缓冲器放大器是类型A缓冲器，其电源电压是3.3V并且具有τ1的延迟特性；由附图标记B指示的缓冲器放大器是类型B缓冲器，其电源电压是2.5V并且具有τ2的延迟特性。
下面是改变类型A和类型B缓冲器的电特性的解释。在实践中，显然可以将缓冲器构造为解决要由半导体存储器器件1涉及的大量存储器类型。
在图10到14的每一个中，显示以三个流：输入流、输出流和双向流实现信号路径。在实践中，考虑这三个流之一来覆盖实际的信号路径。例如在每一附图中由输入流来覆盖用于命令CMD和数据输入DQin的信号路径。
应该注意的是，在图10到14的每一个中，内部逻辑30表示包括选择器23、PLL部件24和接口模块21(21a到21h)的块。
将在下面描述图10的示例。I/O缓冲器22的输入流包括类型A缓冲器44、类型B缓冲器48和开关41和53。I/O缓冲器22的输出流包括类型A缓冲器45、类型B缓冲器49和开关42和54。I/O缓冲器22的双向流包括类型A缓冲器46、类型A三态缓冲器47、类型B缓冲器50、类型B三态缓冲器51和开关43、55和56。模式指定信号Md经由缓冲器放大器52被发送到模式解释部件25。
从外部导入半导体存储器器件1的电源线由类型A缓冲器电源线70、类型B缓冲器电源线71、内部逻辑电源线72和模式缓冲器电源线73组成。
类型A缓冲器电源线70是示例性地向类型A缓冲器44、45、46、类型A三态缓冲器47和开关41、42和43供电的3.3V电源线。类型B缓冲器电源线71是典型地向类型B缓冲器48、49、50、类型B三态缓冲器51供电的2.5V电源线。
内部逻辑电源线72为了操作目的，将电源电压提供给内部逻辑30中的电路(即，接口模块21和PLL电路24)以及模式解释部件25。电源线72还将电源电压提供到用于切换操作的开关53、54、55和56。
同时，模式缓冲器电源线73将电源电压馈送到缓冲器放大器52用于操作目的。
在以上示例中，显示开关41、42和43被提供来自类型A缓冲器电源线70的电源电压。然而，本发明不限于此。开关41、42和43仅被提供了使它们执行它们的切换操作的电源电压。也就是，可以替代地向开关41、42和43提供来自某些其它电源线的电源电压。
开关41、42、43、53、54、55和56均被构造来在一方面与类型A对应的端子“a”和另一方面与类型B对应的端子“b”之间切换。给定来自模式解释部件25的模式切换Smd，开关41、42、43、53、54、55和56均在端子“a”和“b”之间切换。
例如，如果模式信号Smd指定对应于类型A的存储器类型，则开关41、42、43、53、54、55和56均选择端子“a”。所选择的开关设置使能类型A缓冲器44、45和46以及类型A三态缓冲器47来在I/O缓冲器22中工作，以输入和输出各种信号。换句话说，执行表示与类型A对应的存储器类型的I/O缓冲器操作。
如果模式信号Smd指定对应于类型B的存储器类型，则开关41、42、43、53、54、55和56均选择端子“b”。所选择的开关设置使能类型B缓冲器48、49和50以及类型B三态缓冲器51来在I/O缓冲器22中工作，以输入和输出各种信号。也就是，执行表示与类型B对应的存储器类型的I/O缓冲器操作。
在上面的示例中，两种电特性被论述为类型A和类型B。在实践中，根据要配置的接口模块21的数量和类型，可以根据电特性在更多种缓冲器类型之间执行切换。
例如可能需要根据电源电压和延迟特定的多种类型的缓冲器(类型C、类型D等)。在这种情况下，可以通过合适地设置开关41、42、43、53、54、55和56，并且还集成与类型A和类型B相同的缓冲器放大器，来适应这些缓冲器。
参照图11到14的、I/O缓冲器的其它结构的后续描述中，每个缓冲器结构应该被解释为还表示适应更多类型的电特性的扩展版本。
将通过参照图11描述I/O缓冲器22的另一典型结构。在图11中所示的附图标记中，在图10中已经使用的那些指代相同的对应部分，并且省略其描述以避免冗余。
图11的结构具有从外部导入半导体存储器器件1的三条电源线。这些线是缓冲器电源线74、模式缓冲器电源线73和内部逻辑电源线72。
缓冲器电源线74给开关41、42和43供电。电源线开关57改变类型A和类型B之间的连接。将模式信号Smd馈送到开关41、42、43、53、54、55和56以及电源线开关57。
根据当安装在主机电子设备的电路板上时半导体存储器器件1被布置来构成的存储器类型，将预定的电源电压馈送到缓冲器电源线74。例如，如果电子设备使用半导体存储器器件1作为SDR时，则通过电路板布线将缓冲器电源线74固定地连接到的3.3V电源线。如果电子设备采用半导体存储器器件1作为DDR时，则通过电路板布线将缓冲器电源线74固定地连接到的2.5V电源线。
如果模式信号Smd指定存储器类型对应于类型A，则开关41、42、43、53、54、55和56均选择端子“a”，并且电源电压开关57也选择端子“a”。在这种情况下，缓冲器电源线74用作3.3V电源线，向类型A缓冲器44、45和46以及类型A三态缓冲器47提供3.3V电压。在I/O缓冲器22中，类型A缓冲器44、45和46以及类型A三态缓冲器47操作来输入和输出各种信号，由此实现与类型A对应的存储器类型兼容的输入/输出缓冲器操作。
如果模式信号Smd指定存储器类型对应于类型B，则开关41、42、43、53、54、55和56均选择端子“b”，并且电源电压开关57也选择端子“b”。在这种情况下，缓冲器电源线74用作2.5V电源线，向类型B缓冲器48、49和50以及类型B三态缓冲器51提供2.5V电压。在I/O缓冲器22中，类型B缓冲器48、49和50以及类型B三态缓冲器51操作来输入和输出各种信号，由此实现与类型B对应的存储器类型兼容的输入/输出缓冲器操作。
现在将参照图12描述I/O缓冲器22的进一步典型结构。图12的结构具有作为从外部导入半导体存储器器件1的单独电源线的公共电源线76。在I/O缓冲器22中包括DC/DC转换器58。
DC/DC转换器58将公共电源线76上的电源电压转换为用于将电压提供给各个内部电源线所需的电压电平。具体地，DC/DC转换器58使用开关电源线75向开关41、42和43供电。
DC/DC转换器58然后通过使用类型A缓冲器电源线70将3.3V的电压提供给类型A缓冲器44、45和46以及类型A三态缓冲器47。
DC/DC转换器58还通过使用类型B缓冲器电源线71将2.5V的电压提供给类型B缓冲器48、49和50以及类型B三态缓冲器51。
此外，DC/DC转换器58使用模式缓冲器电源线73来供电缓冲器放大器52。DC/DC转换器58还通过使用内部逻辑电源线72将预定的电压提供给内部逻辑30、开关53、54、55和56以及模式解释部件25。
来自模式解释部件25的模式信号Smd被发送到开关41、42、43、53、54、55、56以及DC/DC转换器58。与模式信号Smd一致，DC/DC转换器58选择性地输出合适的电压到类型A缓冲器电源线70或到类型B缓冲器电源线71。
例如，如果模式信号Smd指定存储器类型对应于类型A，则开关41、42、43、53、54、55和56均选择端子“a”。给定模式信号Smd，DC/DC转换器58向类型A缓冲器电源线70提供3.3V的电压，同时供电开关电源线75、模式缓冲器电源线73和内部逻辑电源线72以进行操作。
在I/O缓冲器22中，类型A缓冲器44、45和46以及类型A三态缓冲器47然后操作来输入和输出各种信号。这使得可以实现与类型A对应的存储器类型兼容的输入/输出缓冲器操作。
如果模式信号Smd指定存储器类型对应于类型B，则开关41、42、43、53、54、55和56均选择端子“b”。给定模式信号Smd，DC/DC转换器58向类型B缓冲器电源线71提供2.5V的电压，同时供电开关电源线75、模式缓冲器电源线73和内部逻辑电源线72以进行操作。
然后，在I/O缓冲器22中，类型B缓冲器48、49和50以及类型B三态缓冲器51操作来输入和输出各种信号。这使得可以实现与类型B对应的存储器类型兼容的输入/输出缓冲器操作。
现在将通过参照图13描述I/O缓冲器22的进一步典型的结构。在图13的结构中，I/O缓冲器22不基于模式信号Smd经历任何内部转换。
I/O缓冲器22包括作为输入流的一部分的公共缓冲器81、作为输出流的一部分的公共缓冲器82和公共缓冲器83以及作为双向流的一部分的公共三态缓冲器84。公共缓冲器81、82和83以及公共三态缓冲器84均为适应所应用的电压的电压范围和延迟的缓冲器放大器。
存在从外部导入半导体存储器器件1的三条电源线，即，缓冲器电源线74、模式缓冲器电源线73、以及内部逻辑电源线72。缓冲器电源线74供电公共缓冲器81、82和83以及公共三态缓冲器84。内部逻辑电源线72供电内部逻辑30和模式解释部件25中的相关部件。模式缓冲器电源线73供电缓冲器放大器52。
根据当安装在主机电子设备的电路板上时半导体存储器器件1被布置来构成的存储器类型，将预定的电源电压馈送到缓冲器电源线74。例如，如果电子设备使用半导体存储器器件1作为SDR时，则通过电路板布线将缓冲器电源线74固定地连接到的3.3V电源线。如果电子设备采用半导体存储器器件1作为DDR时，则通过电路板布线将缓冲器电源线74固定地连接到的2.5V电源线。
在该设置中，I/O缓冲器22不需要基于来自模式解释部件25的模式信号Smd执行任何转换。由内部逻辑30中的选择器23和PLL部件24执行根据模式信号Smd的转换。
例如，如果半导体存储器器件1被处理为SDR，则缓冲器电源线74用于提供允许公共缓冲器81、82和83以及公共三种状态缓冲器84来操作的3.3V电压。如果半导体存储器器件1被利用为DDR，则缓冲器电源线74用于提供使能公共缓冲器81、82和83以及公共三种状态缓冲器84来操作的2.5V电压。
现在将参照图14描述I/O缓冲器22的再进一步的典型结构。像图13中的结构那样，该结构包括公共缓冲器81、82和83以及公共三态缓冲器84。公共电源线76被提供为从外部导入公共存储器器件1的电源线。DC/DC转换器85包含在I/O缓冲器22中。
DC/DC转换器85将公共电源线76上的电源电压转换为用于将电压提供给各个内部电源线所需的电压电平。具体地，DC/DC转换器85使用缓冲器电源线74向公共缓冲器81、82和83以及公共三态缓冲器84供电。
DC/DC转换器85还通过使用模式缓冲器电源线73供电缓冲器放大器52。DC/DC转换器85还通过使用内部逻辑电源线72向内部逻辑30和模式解释部件25供电。
在I/O缓冲器22中，来自模式解释部件25的模式信号Smd被发送到DC/DC转换器85。根据模式信号Smd，DC/DC转换器85改变提供给缓冲器电源线74的电压。
例如，如果模式信号Smd指定SDR模式，则DC/DC转换器85将3.3V电压提供给缓冲器电源线74，同时供电模式缓冲器电源线73和内部逻辑电源线72以进行操作。在I/O缓冲器22中，公共缓冲器81、82和83以及公共三态缓冲器84然后操作来执行与SDR兼容的输入/输出缓冲器操作。
如果模式信号Smd指定DDR模式，则DC/DC转换器85将2.5V电压提供给缓冲器电源线74，同时供电模式缓冲器电源线73和内部逻辑电源线72以进行操作。在I/O缓冲器22中，公共缓冲器81、82和83以及公共三态缓冲器84然后操作来执行与DDR兼容的输入/输出缓冲器操作。
当使用参照图10到14描述的结构实现I/O缓冲器22时，可以执行与可以采用的各种模式(即，存储器类型)兼容的输入/输出缓冲器操作。
6.半导体存储器器件的其它实施例
在图2中结构性地显示了被实践为本发明一个实施例的半导体存储器器件。然而，本发明不限于此，并且可以想到许多其它实施例。图15提供被实现为本发明的第二实施例的半导体存储器器件的方框图。在图15的附图标记中，在图2中已经使用的附图标记指代相同的对应部分，并且这里省略它们的描述以避免冗余。
图15中所示的结构是其中接口模块21a到21h均被提供专用I/O缓冲器的示例。具体地，SDR-IF模块21a配有I/O缓冲器22a；DDR-IF模块21b配有I/O缓冲器22b；DDR2-IF模块21c配有I/O缓冲器22c；DDR3-IF模块21d配有I/O缓冲器22d；DDR(n)-IF模块21e配有I/O缓冲器22e；SRAM-IF模块21f配有I/O缓冲器22f；DPRAM-IF模块21g配有I/O缓冲器22g；而FIFO-IF模块21h配有I/O缓冲器22h。
提供输入缓冲器22i来处理系统时钟信号CLK。系统时钟信号CLK通过输入缓冲器22i被馈送到PLL部件24。
提供输入缓冲器22j来处理模式指定信号Md。模式指定信号Md通过输入缓冲器22j被发送到模式解释部件25。
在第二实施例的上述结构中，布置I/O缓冲器22a到22h来具有可应用到对应的接口模块21a到21h的其自身的输入/输出信号流、缓冲器放大器和连接端。
例如，对应于SDR-IF模块21a的I/O缓冲器22a包括用于命令CMD的输入端和输入缓冲器、用于数据输入DQin的输入端和输入缓冲器和用于数据输出DQout的输出端和输出缓冲器。显然，在I/O缓冲器22a中的这些缓冲器具有与SDR兼容的电特性。
对应于DDR-IF模块21b的I/O缓冲器22b包括用于命令CMD的输入端和输入缓冲器、用于数据输入DQin的输入端和输入缓冲器、用于数据输出DQout的输出端和输出缓冲器、用于数据选通信号DQS的输入/输出端和输入/输出缓冲器。显然，在I/O缓冲器22b中的这些缓冲器具有与DDR兼容的电特性。
在第二实施例的以上结构中，根据当安装在主机电子设备的电路板上时半导体存储器器件1被布置来构成的存储器类型，从I/O缓冲器22a到22h中选择要与存储器控制器100连接的I/O缓冲器。例如，如果电子设备利用半导体存储器器件1作为DDR，则设计电路板布线来使I/O缓冲器22b的端子连接到存储器控制器。在该设置中，如图16所示，通过I/O缓冲器22b在存储器控制器100和DDR-IF模块21b之间交换各种信号。在这种情况下，不使用其它I/O缓冲器22a和22c到22h。
显然，根据设置来指定DDR模式的模式指定信号，模式解释部件25向PLL部件24提供表示DDR模式的模式信号Smd。反过来，PLL部件24将一组时钟信号提供给DDR-IF模块21b以进行处理，由此启动模块。同时，PLL部件24停止向其它接口模块21a和21c到21h发送时钟信号来保持其不激活。
根据上述设置，布置半导体存储器器件1来用作DDR。在该设置中，图2所示的选择器23变得不必要。
根据I/O缓冲器22a到22h的电压布置，通过使用模式信号Smd，示例性地向I/O缓冲器22馈送2.5V电压以进行缓冲器操作。替代地，如果公共电源线连接到I/O缓冲器22a到22h，则可以通过电路板设计布置电源线来连接2.5V电源线。
在图17中结构性概述本发明的第三实施例。在图17的附图标记中，已经在图15中使用的附图标记指代相同或对应的部分。图17中的结构是不具有模式指定信号Md的输入流，且没有模式解释部件25的示例，因此消除了基于模式信号Smd进行转换控制的需要。
像上述图15的结构那样，在图17的结构中，以分别与接口模块21a到21h对应的方式提供I/O缓冲器22a到22h。因此，根据半导体存储器器件1被布置来构成的存储器类型，选择合适的I/O缓冲器来连接端存储器控制器。
PLL部件24不基于模式信号Smd切换时钟供应。所有的接口模块21a到21h仅被连续提供必要的时钟信号。
已经使用半导体存储器器件1的特定实施例描述了本发明。已经显示本发明的半导体存储器器件来改善设计和制造集成了存储器器件的电子设备的效率，并且稳定这样的设备的制造。例如，如果集成了特定存储器类型的电子设备的制造商面临当前使用的存储器类型的不稳定供应，则制造商可以用可被布置来与之前完全相同的方式操作的半导体存储器器件1来替换当前采用的存储器。这使得制造商可以保持电子设备的生产，而不改变所涉及的存储器控制电路和外围电路。
在要设计新电子设备的情况下，使用半导体存储器器件1作为要集成在新设备允许在设计阶段比之前更高的灵活程度和效率。此外，可以由半导体存储器器件1容易地解决在存储器的规范中的可能的进一步修改的问题。
虽然上述描述包含多个特征，但是不应将这些理解为限制本发明的范围，应该将其理解为提供本发明的一些优选实施例的说明。可以进行修改和变型，而不背离所附权利要求的宗旨和范围。例如，可以安装最少两个接口。这允许半导体存储器用作指示两个存储器类型之一。
本领域技术人员应该理解，可以根据设计需求和其它因素进行各种修改、组合、子组合和改变，其落入所附权利要求或其等效物的范围内。

Claims (10)

1.一种半导体存储器器件，包括：
存储器阵列部件，配置来用作信息存储区域；和
接口部件，配置来连接在外部存储器控制器和所述存储器阵列部件之间，所述存储器阵列部件和所述接口部件被密封在封装中；
其中所述接口部件具有基于一对一关系与多个存储器类型对应的多个接口模块。
2.如权利要求1所述的半导体存储器器件，其中
当密封在所述封装中时，所述器阵列部件和所述部件形成在单硅芯片上。
3.如权利要求1所述的半导体存储器器件，其中
当密封在所述封装中时，将所述器阵列部件和所述部件形成在分离的硅芯片上并相互连接。
4.如权利要求1所述的半导体存储器器件，其中
所述多个接口模块之一对应于包括SDR、DDR、DDR2到DDR(n)、SRAM、DPRAM和FIFO的所述多个存储器类型之一。
5.如权利要求1所述的半导体存储器器件，其中
所述接口部件包括输入/输出缓冲器部件，配置来向所述存储器控制器输出和从所述外部存储器控制器输入信号；和
所述输入/输出缓冲器部件允许所述外部存储器控制器和所述多个接口模块在它们之间交换信号。
6.如权利要求5所述的半导体存储器器件，还包括：
选择器，配置来选择连接到所述输入/输出缓冲器部件的所述多个接口模块之一，
其中所述输入/输出缓冲器部件允许所述外部存储器控制器和所述选择器选择的所述多个接口模块之一在它们之间交换信号。
7.如权利要求5所述的半导体存储器器件，还包括
以基于一一对应关系与所述多个接口模块对应的方式的所述输入/输出缓冲器部件的多个单元，
其中当连接到所述输入/输出缓冲器部件的所述单元之一时，所述外部存储器控制器与对应于所述输入/输出缓冲器部件的所连接的单元的接口模块交换信号。
8.如权利要求1所述的半导体存储器器件，其中
所述接口部件包括时钟产生部件，配置来产生由用于处理的所述多个接口模块的每一个使用的时钟信号。
9.如权利要求1所述的半导体存储器器件，其中
所述接口部件包括模式解释部件，配置来解释输入模式指定信号作为与所述多个存储器类型之一对应的模式的指示；和
根据由所述模式解释部件解释的存储器类型特定模式，所述多个接口模块之一针对写入或读取操作存取所述存储器阵列部件。
10.一种用于操作半导体存储器器件的方法，该半导体存储器器件包括存储器阵列部件，配置来用作信息存储区域；以及接口部件，配置来连接在外部存储器控制器和所述存储器阵列部件之间，所述存储器阵列部件和所述接口部件被密封在封装中，所述接口部件具有基于一对一关系与所述多个存储器类型对应的多个接口模块，所述方法包括步骤：
根据遵循正在连接的所述外部存储器控制器的规范的存储器类型选择所述多个接口模块之一；和
响应于由所述外部存储器控制器发出的写入或读取请求，使所选择的接口模块存取所述存储器阵列部分，以进行写入或读取操作。
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