KR100843142B1 - 반도체 메모리 장치 및 이를 포함하는 메모리 시스템 - Google Patents

반도체 메모리 장치 및 이를 포함하는 메모리 시스템 Download PDF

Info

Publication number
KR100843142B1
KR100843142B1 KR1020060090739A KR20060090739A KR100843142B1 KR 100843142 B1 KR100843142 B1 KR 100843142B1 KR 1020060090739 A KR1020060090739 A KR 1020060090739A KR 20060090739 A KR20060090739 A KR 20060090739A KR 100843142 B1 KR100843142 B1 KR 100843142B1
Authority
KR
South Korea
Prior art keywords
signal
data
address
address signal
nth
Prior art date
Application number
KR1020060090739A
Other languages
English (en)
Other versions
KR20080025927A (ko
Inventor
이광진
조우영
김혜진
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060090739A priority Critical patent/KR100843142B1/ko
Priority to US11/850,128 priority patent/US7580295B2/en
Publication of KR20080025927A publication Critical patent/KR20080025927A/ko
Application granted granted Critical
Publication of KR100843142B1 publication Critical patent/KR100843142B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1045—Read-write mode select circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/109—Control signal input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

Landscapes

  • Dram (AREA)

Abstract

반도체 메모리 장치 및 메모리 시스템이 제공된다. 반도체 메모리 장치는 다수의 제1 메모리 셀을 포함하는 메모리 셀 어레이와, 제1 메모리 셀과 다른 제2 메모리 셀을 포함하는 반도체 메모리 장치의 동작에 적합한 제2 커맨드 신호, 제2 어드레스 신호 및 제2 데이터 신호를 입력받아, 제1 메모리 셀을 포함하는 반도체 메모리 장치의 동작에 적합한 제1 커맨드 신호, 제1 어드레스 신호 및 제1 데이터 신호로 변환하여 제공하는 인터페이스부 및 제1 커맨드 신호, 제1 어드레스 신호 및 제1 데이터 신호를 이용하여 메모리 셀 어레이에 데이터를 기입하거나, 메모리 셀 어레이로부터 데이터를 독출하는 기입/독출 회로부를 포함한다.
Figure R1020060090739
반도체 메모리 장치, 메모리 시스템, 인터페이스

Description

반도체 메모리 장치 및 이를 포함하는 메모리 시스템{Semiconductor memory device and memory system comprising the same}
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 3 내지 도 5는 도 2의 인터페이스부의 동작을 설명하기 위한 블록도이다.
도 6은 도 2의 반도체 메모리 장치의 구조를 설명하기 위한 블록도이다.
도 7은 도 6의 메모리 뱅크를 설명하기 위한 회로도이다.
도 8은 도 6의 반도체 메모리 장치의 기입 동작을 설명하기 위한 회로도이다.
도 9는 PRAM 셀의 상변화 물질을 상변화시키기 위한 컨디션을 설명하는 도면이다.
도 10은 도 6의 반도체 메모리 장치의 독출 동작을 설명하기 위한 회로도이다.
도 11은 본 발명의 다른 실시예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
(도면의 주요부분에 대한 부호의 설명)
1 : 메모리 시스템 20: 시스템 버스
31, 32, 33, 34: 컨트롤러
40_1, 40_2, 40_3, 40_4: 반도체 메모리 장치
100: 메모리 셀 어레이 101~116 : 상변화 메모리 셀
101a~116a: 가변 저항 소자 BLK0~BLK7 : 메모리 블록
GBL0~ GBLi: 글로벌 비트 라인 BL0~BLj: 로컬 비트 라인
YSEL0~YSELj: 컬럼 선택 트랜지스터
DCH0~ DCHj: 디스차지 트랜지스터
101b~116b: 억세스 소자 200: 인터페이스부
210: 모드 선택부 220: 어드레스-데이터 디먹싱부
230: 어드레스 버퍼부 240: 데이터 버퍼부
250: 커맨드 변환부 310: 로우 디코더
320: 컬럼 디코더 400: 기입/독출 회로부
610: 통신부 620: 표시부
630: 음성 처리부
본 발명은 반도체 메모리 장치 및 이를 포함하는 메모리 시스템에 관한 것으 로, 보다 상세하게는 동작 속도 및 신뢰성이 향상된 반도체 메모리 장치 및 이를 포함하는 메모리 시스템에 관한 것이다.
반도체 메모리 장치는 동적 랜덤 억세스 메모리(Dynamic Random Access Memory; 이하 'DRAM' 이라 함), 정적 랜덤 억세스 메모리(Static Random Access Memory; 이하 'SRAM' 이라 함) 등과 같은 휘발성 반도체 메모리 장치와, 노아형 플래쉬 메모리(NOR Flash), 낸드형 플래쉬 메모리(NAND Flash), 상변화 메모리(Phase change Random Access Memory, 이하 'PRAM' 이라 함) 등과 같은 비휘발성 반도체 메모리 장치로 구분된다.
메모리 시스템은 일반적으로 DRAM, SRAM, 플래쉬 메모리, PRAM 등의 반도체 메모리 장치를 하나 이상 포함한다.
그런데 DRAM은 셀 크기가 작아 집적도가 크다는 장점이 있지만, 일정한 주기로 리프레쉬(refresh) 동작으로 인해 소모 전력이 크다는 단점이 있다. SRAM은 동작 속도는 빠르지만 셀 크기가 커서 집적도가 낮다. 또한 DRAM, SRAM 모두 전원이 차단되면 저장된 데이터가 손실되어 신뢰성이 낮다는 단점이 있다. 플래쉬 메모리는 노아(NOR)형 플래쉬와 낸드(NAND)형 플래쉬로 나뉘는데, 이들 모두 전원이 차단되어도 저장된 데이터를 보존할 수 있다는 장점이 있으나, 동작 속도가 느리다는 단점이 있다.
본 발명이 이루고자 하는 기술적 과제는, 동작 속도 및 신뢰성이 향상된 반도체 메모리 장치를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 동작 속도 및 신뢰성이 향상된 메모리 시스템을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따른 상변화 메모리 장치는 다수의 제1 메모리 셀을 포함하는 메모리 셀 어레이와, 상기 제1 메모리 셀과 다른 제2 메모리 셀을 포함하는 반도체 메모리 장치의 동작에 적합한 제2 커맨드 신호, 제2 어드레스 신호 및 제2 데이터 신호를 입력받아, 상기 제1 메모리 셀을 포함하는 반도체 메모리 장치의 동작에 적합한 제1 커맨드 신호, 제1 어드레스 신호 및 제1 데이터 신호로 변환하여 제공하는 인터페이스부 및 상기 제1 커맨드 신호, 상기 제1 어드레스 신호 및 제1 데이터 신호를 이용하여 상기 메모리 셀 어레이에 데이터를 기입하거나, 상기 메모리 셀 어레이로부터 데이터를 독출하는 기입/독출 회로부를 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따른 제1 내지 제m 컨트롤러로, 상기 제n(단, 1≤n≤m) 컨트롤러는 다수의 제n 메모리 셀을 포함하는 반도체 메모리 장치의 동작에 적합한 제n 커맨드 신호, 제n 어드레스 신호 및 제n 데이터 신호를 제공하는 제1 내지 제m 컨트롤러 및 상기 제1 내지 제m 컨트롤러와 일대일로 대응되는 제1 내지 제m 반도체 장치로서, 상기 제n 반도체 장치는 상기 제n 커맨드 신호, 제n 어드레스 신호 및 제n 데이터 신호를 입력받아 동작하고, 상기 제n 반도체 장치는 상기 다수의 제n 메모리 셀과 다른 다수의 제k 메모리 셀을 포함하는 메모리 셀 어레이와, 상기 제n 커맨드 신호, 제n 어드레스 신호 및 제n 데이터 신호를 입력받아, 상기 제k 메모리 셀을 포함하는 반도체 메모리 장치의 동작에 적합한 제k 커맨드 신호, 제k 어드레스 신호 및 제k 데이터 신호로 변환하여 제공하는 인터페이스부와, 상기 제k 커맨드 신호, 상기 제k 어드레스 신호 및 제k 데이터 신호를 이용하여 상기 메모리 셀 어레이에 데이터를 기입하거나, 상기 메모리 셀 어레이로부터 데이터를 독출하는 기입/독출 회로부를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 본 명세서에서, 2개의 신호가 동일한 다수의 입출력 핀(pin)을 통해 순차적으로 입력되는 경우, 2개의 신호가 먹싱되어 입력된다고 기재한다. 또한 “및/또는”는 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
이하 도 1 및 도 2를 참조하여 본 발명의 일 실시예에 따른 반도체 메모리 장치와 본 발명의 일 실시예에 따른 메모리 시스템을 설명한다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 블록도이고, 도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다. 도 1에서는 메모리 시스템이 DRAM 컨트롤러, 먹스 노아형(MUX NOR type) FLASH 메모리(이하 '먹스 노아'라 함) 컨트롤러, 디먹스 노아(DEMUX NOR type) FLASH 메모리(이하 '디먹스 노아'라 함) 컨트롤러 및 SRAM 컨트롤러를 포함하는 경우를 예로 들어 도시하였으나, 이에 한정되지 않고, 이들 중 어느 하나만을 포함할 수 있으며, 낸드형(NAND type) FLASH 메모리 컨트롤러를 포함할 수 있다.
먼저 도 1을 참조하면, 메모리 시스템(1)은 중앙 처리 유닛(10), 시스템 버스(20), DRAM 컨트롤러(31), 먹스 노아 컨트롤러(32), 디먹스 노아 컨트롤러(33) 및 SRAM 컨트롤러(34)와, 각 컨트롤러들(31, 32. 33. 34)과 일대일로 대응되어 연결된 제1 내지 제4 반도체 메모리 장치(40_1, 40_2, 40_3, 40_4)들을 포함한다. 여기서, 먹스 노아는, 기입시 어드레스 신호와 데이터 신호가 동일한 입출력 핀들을 통하여 입력되는, 즉 어드레스 신호와 데이터 신호가 먹싱되어 입력되는 노아형 플래쉬 메모리를 의미하고, 디먹스 노아는 어드레스 신호와 데이터 신호가 서로 다른 입출력 핀들을 통하여 입력되는, 즉 어드레스 신호와 데이터 신호가 먹싱되지 않고 입력되는 노아형 플래쉬 메모리를 의미한다. 도 1의 메모리 시스템(1)은 개인용 커뮤니케이션 시스템(personal communication system), 휴대용 컴퓨터(portable computer), 개인 정보 관리기(PDA; Personal Data Assistance), MP3(MPEG audio player-3) 플레이어, 디지털 카메라(digital camera)일 수 있다.
구체적으로 설명하면, 중앙 처리 유닛(10)은 시스템 버스(20)를 통해 DRAM 컨트롤러(31), 먹스 노아형 FLASH(이하 '먹스 노아'라 함) 컨트롤러(32), 디먹스 노아형 FLASH(이하 '디먹스 노아'라 함) 컨트롤러(33) 및 SRAM 컨트롤러(34)를 제어하고, 신호 처리 및 각종 연산을 수행한다.
DRAM 컨트롤러(31)는 제1 반도체 메모리 장치(40_1)로 데이터를 기입하거나, 제1 반도체 메모리 장치(40_1)로부터 데이터를 독출하기 위해, 중앙 처리 유닛(10)의 제어하에 DRAM용 커맨드 신호(CMD_D), DRAM용 어드레스 신호(ADDR_D) 및/또는 DRAM용 데이터 신호(DATA_D)를 제1 반도체 메모리 장치(40_1)와 주고 받는다. 여기서 DRAM용 커맨드 신호(CMD_D), DRAM용 어드레스 신호(ADDR_D), DRAM용 데이터 신호(DATA_D)는 DRAM 메모리 셀을 포함하는 반도체 메모리 장치의 동작에 적합한 신호들이다. 예컨데, DRAM용 커맨드 신호(CMD_D)는 칩선택신호(CS), 로우 스트로브 신호(/RAS), 컬럼 스트로브 신호(/CAS), 라이트 인에이블 신호(/WE)를 포함하고, DRAM용 어드레스 신호(ADDR_D)는 로우 어드레스 신호와 컬럼 어드레스 신호가 먹싱된 신호일 수 있다.
먹스 노아 컨트롤러(32)는 제2 반도체 메모리 장치(40_2)로 데이터를 기입하거나, 제2 반도체 메모리 장치(40_2)로부터 데이터를 독출하기 위해, 중앙 처리 유닛(10)의 제어하에 먹스 노아용 커맨드 신호(CMD_MN), 먹스 노아용 어드레스 신호(ADDR_MN) 및/또는 먹스 노아용 데이터 신호(DATA_MN)를 제2 반도체 메모리 장치(40_2)와 주고 받는다. 여기서 먹스 노아용 커맨드 신호(CMD_MN), 먹스 노아용 어드레스 신호(ADDR_MN) 및 먹스 노아용 데이터 신호(DATA_MN)는 먹스 노아 메모리 셀을 포함하는 반도체 메모리 장치의 동작에 적합한 신호들이다. 예컨데, 먹스 노아용 커맨드 신호(CMD_MN)는 칩선택신호(CS), 라이트 인에이블 신호(/WE), 유효 어드레스 신호(/AVD) 등을 포함하고, 먹스 노아용 어드레스 신호(ADDR_MN) 및 먹스 노아용 데이터 신호(DATA_MN)는 먹싱된 신호일 수 있다.
디먹스 노아 컨트롤러(33)는 제3 반도체 메모리 장치(40_3)로 데이터를 기입하거나, 제3 반도체 메모리 장치(40_3)로부터 데이터를 독출하기 위해, 중앙 처리 유닛(10)의 제어하에 디먹스 노아용 커맨드 신호(CMD_DN), 디먹스 노아용 어드레스 신호(ADDR_DN) 및/또는 디먹스 노아용 데이터 신호(DATA_DN)를 제3 반도체 메모리 장치(40_3)와 주고 받는다. 여기서 디먹스 노아용 커맨드 신호(CMD_DN), 디먹스 노아용 어드레스 신호(ADDR_DN) 및 디먹스 노아용 데이터 신호(DATA_DN)는 먹스 노아 메모리 셀을 포함하는 반도체 메모리 장치의 동작에 적합한 신호들이다.
SRAM 컨트롤러(34)는 제4 반도체 메모리 장치(40_4)로 데이터를 기입하거나, 제4 반도체 메모리 장치(40_4)로부터 데이터를 독출하기 위해, 중앙 처리 유닛(10)의 제어하에 SRAM용 커맨드 신호(CMD_S), SRAM용 어드레스 신호(ADDR_S) 및/또는 SRAM용 데이터 신호(DATA_S)를 제2 반도체 메모리 장치(40_2)와 주고 받는다. 여기서 SRAM용 커맨드 신호(CMD_S), SRAM용 어드레스 신호(ADDR_S) 및 SRAM용 데이터 신호(DATA_S)는 SRAM 메모리 셀을 포함하는 반도체 메모리 장치의 동작에 적합한 신호들이다.
제1 내지 제4 반도체 메모리 장치(40_1, 40_2, 40_3, 40_4)는 DRAM 컨트롤러(31), 먹스 노아 컨트롤러(32), 디먹스 노아 컨트롤러(33) 및 SRAM 컨트롤러(34) 와 일대일로 대응되어 여러 신호들을 입력받아 동작한다. 여기서 제1 내지 제4 반도체 메모리 장치(40_1, 40_2, 40_3, 40_4)는 PRAM 메모리 셀을 포함하는 메모리 셀 어레이와, 인터페이스부 등을 포함한다. 인터페이스부는 통합된 인터페이스(unified interface) 기능을 갖고 있어서, DRAM용 신호들(CMD_D, ADDR_D, DATA_D), SRAM용 신호들(CMD_S, ADDR_S, DATA_S), 먹스 노아용 신호들(CMD_MN, ADDR_MN, DATA_MN) 또는 디먹스 노아용 신호들(CMD_DN, ADDR_DN, DATA_DN)을 PRAM 메모리 셀을 포함하는 반도체 메모리 장치의 동작에 적합한 PRAM용 신호들(CMD_P, ADDR_P, DATA_P)로 변환한다. 따라서 DRAM, SRAM 및 FLASH 메모리를 PRAM 셀을 포함하는 하나의 반도체 장치로 대체할 수 있으므로, 칩 개수를 줄일 수 있고, 제품 개발 비용을 줄일 수 있다.
도 1 및 도 2를 참조하여 구체적으로 설명하면, 반도체 메모리 장치는 메모리 셀 어레이(100), 인터페이스부(200), 로우 디코더(310), 컬럼 디코더(320) 및 기입/독출 회로부(400)를 포함한다.
메모리 셀 어레이(100)는 다수의 PRAM 셀을 포함한다. PRAM 셀은 상변화 물질을 구비하는데, 상변화 물질은 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질을 사용할 수 있다. 이 중에서 게르마늄(Ge), 안티모니(Sb), 텔루리움(Te)으로 이루어진 GeSbTe를 주로 이용할 수 있다. 메모리 셀 어레이(100)는 다수의 PRAM 셀을 포함하고 있어서, 휘발성 메모리 셀을 포함하는 경우에 비해, 반도체 메모리 장치(40)의 신뢰성이 향상될 수 있다. 이러한 메모리 셀 어레이(100)의 내부 구조는 도 6 및 도 7을 참조하여 후술한다.
인터페이스부(200)는, 다수의 입출력 핀(P0~P39)으로부터 제공된 DRAM용 신호들(CMD_D, ADDR_D, DATA_D), SRAM용 신호들(CMD_S, ADDR_S, DATA_S), 디먹스 노아용 신호들(CMD_DN, ADDR_DN, DATA_DN) 또는 먹스 노아용 신호들(CMD_MN, ADDR_MN, DATA_MN)을 PRAM용 커맨드 신호(CMD_P), PRAM용 어드레스 신호(ADDR_P) 및 PRAM용 데이터 신호(DATA_P)로 변환하여 제공한다.
예를 들어 설명하면, DRAM 컨트롤러(31)로부터 DRAM용 로우 어드레스 신호 및 DRAM용 컬럼 어드레스 신호가 먹싱된 DRAM용 어드레스 신호(ADDR_D)가 입력되면, 인터페이스부(200)는 DRAM용 어드레스 신호(ADDR_D)를 디먹싱하고, 디먹싱된 DRAM용 로우 어드레스 신호 및 DRAM용 컬럼 어드레스 신호를 버퍼링하여 PRAM용 로우 어드레스 신호(ADDR_P_X)와 PRAM용 컬럼 어드레스 신호(ADDR_P_Y)로 변환한다. 또는 먹스 노아 컨트롤러(32)로부터 먹스 노아용 어드레스 신호(ADDR_MN) 및 먹스 노아용 데이터 신호(DATA_MN)가 먹싱되어 입력되는 경우, 인터페이스부(200)는 먹스 노아용 어드레스 신호(ADDR_MN) 및 먹스 노아용 데이터 신호(DATA_MN)를 디먹싱하고, 디먹싱된 먹스 노아용 어드레스 신호(ADDR_MN) 및 먹스 노아용 데이터 신호(DATA_MN)를 각각 버퍼링하여 PRAM용 어드레스 신호(ADDR_P) 및 PRAM용 데이터 신호(DATA_P)로 변환한다. 또는 디먹스 노아 컨트롤러(33)와 SRAM 컨트롤러(34)로부터 각각 제공된 어드레스 신호들(ADDR_DN, ADDR_S)과 데이터 신호들(DATA_DN, DATA_S)이 입력되는 경우, 인터페이스부(200)는 어드레스 신호들(ADDR_DN, ADDR_S)과 데이터 신호들(DATA_DN , DATA_DN)을 각각 버퍼링하여 PRAM용 어드레스 신호(ADDR_P) 및 PRAM용 데이터 신호(DATA_P)로 변환한다.
이러한 인터페이스부(200)는 모드 선택부(210), 커맨드 변환부(250), 어드레스-데이터 디먹싱부(220), 어드레스 버퍼부(230) 및 데이터 버퍼부(240)를 포함할 수 있다.
모드 선택부(210)는 DRAM용 커맨드 신호(CMD_D), 먹스 노아용 커맨드 신호(CMD_MN), 디먹스 노아용 커맨드 신호(CMD_DN) 또는 SRAM용 커맨드 신호(CMD_S)에 대응하는 인터페이스 모드 신호(MODE_SEL)를 커맨드 변환부(250)에 제공한다. 예컨데, 모드 선택부(210)는, DRAM용 커맨드 신호(CMD_D)를 입력받은 경우, 00의 제1 인터페이스 모드 신호(MODE_SEL)를 제공하고, 먹스 노아용 커맨드 신호(CMD_MN)를 입력받은 경우, 01의 제2 인터페이스 모드 신호(MODE_SEL)를 제공하고, 디먹스 노아용 커맨드 신호(CMD_DN)를 입력받은 경우, 10의 제3 인터페이스 모드 신호(MODE_SEL)를 제공하고, 또는 SRAM용 커맨드 신호(CMD_S)를 입력받은 경우, 11의 제4 인터페이스 모드 신호(MODE_SEL)를 제공할 수 있다.
커맨드 변환부(250)는 제1 내지 제4 인터페이스 모드 신호(MODE_SEL)중 어느 하나의 신호를 입력받아 커맨드 신호들(CMD_D, CMD_MN, CMD_DN, CMD_S)를 변형하여 제1 내지 제3 제어 신호(ADDR_DATA_SEL, ADDR_CON, DATA_CON)를 포함하는 PRAM용 커맨드 신호(CMD_P)를 출력한다. 여기서 제1 제어 신호(ADDR_DATA_SEL)는 어드레스-데이터 디먹싱부(220)를 제어하고, 제2 제어 신호(DATA_CON)는 어드레스 버퍼 부(230)를 제어하고, 제3 제어 신호(ADDR_CON)는 데이터 버퍼부(240)를 제어한다. 또한 커맨드 변환부(250)는 다른 기능 블록, 예컨데 로우 디코더(310), 컬럼 디코더(320) 또는 기입/독출 회로부(400)를 제어하는 제어 신호들도 출력하나, 도면에 도시하지 않았다.
어드레스-데이터 디먹싱부(220)는 제1 제어 신호(ADDR_DATA_SEL)에 응답하여, 다수의 입출력 핀(P0-P39)들로부터 입력된 어드레스 신호들(ADDR_D, ADDR_MN, ADDR_DN, ADDR_S) 및 데이터 신호들(DATA_D, DATA_MN, DATA_DN, DATA_S)을 선택적으로 디먹싱한 후, 각각 어드레스 버퍼부(230) 및 데이터 버퍼부(240)로 전달한다.
어드레스 버퍼부(230)는 제2 제어 신호(ADDR_CON)에 응답하여, 어드레스-데이터 디먹싱부(220)로부터 제공된 어드레스 신호들(ADDR_D, ADDR_MN, ADDR_DN, ADDR_S)을 버퍼링 하여 PRAM용 어드레스 신호(ADDR_P)로 변환한다.
데이터 버퍼부(240)는 제3 제어 신호(DATA_CON)에 응답하여, 어드레스-데이터 디먹싱부(220)로부터 제공된 데이터 신호들(DATA_D, DATA_MN, DATA_DN, DATA_S)을 버퍼링 하여 PRAM용 데이터 신호(DATA_P)로 변환한다.
이러한 인터페이스부(200)와 컨트롤러와의 구체적인 동작은 도 3 내지 도 5를 참조하여 후술한다.
로우 디코더(310)와 컬럼 디코더(320)는, 인터페이스부(200)로부터 제공된 PRAM용 로우 어드레스 신호(ADDR_P_X) 및 PRAM용 컬럼 어드레스 신호(ADDR_P_Y)를 이용하여 메모리 셀 어레이(100) 내부의 PRAM 셀을 선택한다. 기입/독출 회로부(400)는, 선택된 PRAM 셀에 데이터를 기입하거나, 선택된 PRAM 셀로부터 데이터 를 독출한다. PRAM용 로우 어드레스 신호(ADDR_P_X), PRAM용 컬럼 어드레스 신호(ADDR_P_Y) 및 PRAM용 데이터 신호(DATA_P)를 이용하여 데이터를 기입하는 동작과 PRAM용 로우 어드레스 신호(ADDR_P_X), PRAM용 컬럼 어드레스 신호(ADDR_P_Y)를 이용하여 데이터를 독출하는 동작은 도 8 내지 10을 참조하여 후술한다.
이하 도 3 내지 도 5를 참조하여 인터페이스부의 동작을 상세히 설명한다.
도 3 내지 도 5는 도 2의 인터페이스부의 동작을 설명하기 위한 블록도이다.
먼저 도 3을 참조하여, DRAM 컨트롤러(31)와, 이와 연결된 인터페이스(200)와의 동작을 설명한다. 메모리 셀 어레이(도 2의 100 참조)가 256M 인 경우를 예로 들어 설명한다.
도 3을 참조하면, 먼저 인터페이스부(200)는 DRAM용 커맨드 신호(CMD_D), DRAM용 어드레스 신호(ADDR_D) 및 DRAM용 데이터 신호(DATA_D)를 PRAM용 커맨드 신호(CMD_P), PRAM용 어드레스 신호(ADDR_P) 및 PRAM용 데이터 신호(DATA_P)로 변환한다.
구체적으로 설명하면, 먼저 DRAM 컨트롤러(31)는 DRAM용 커맨드 신호(CMD_D), DRAM용 어드레스 신호(ADDR_D) 및 DRAM용 데이터 신호(DATA_D)를 제공한다.
모드 선택부(210)는 DRAM용 커맨드 신호(CMD_D)에 대응하는 00의 제1 인터페이스 모드 신호(MODE_SEL)를 커맨드 변환부(250)에 제공한다. 커맨드 변환부(250)는 제1 인터페이스 모드 신호(MODE_SEL)에 대응하는 제1 내지 제3 제어 신호(ADDR_DATA_SEL, ADDR_CON, DATA_CON)를 어드레스-데이터 디먹싱부(220), 어드레 스 버퍼부(230) 및 데이터 버퍼부(240)에 각각 제공한다. 또한 커맨드 변환부(250)는 다른 기능 블록의 동작을 제어하는 제어 신호를 출력할 수 있지만, 도면에 나타내지 않았다.
어드레스-데이터 디먹싱부(220)는 제1 제어 신호(ADDR_DATA_SEL)에 응답하여, DRAM용 어드레스 신호(ADDR_D) 및 DRAM용 데이터 신호(DATA_D)를 각각 어드레스 버퍼부(230) 및 데이터 버퍼부(240)에 각각 전달한다. 여기서, DRAM용 어드레스 신호(ADDR_D)는, DRAM용 로우 어드레스 신호(ADDR_D_X)와 DRAM용 컬럼 어드레스 신호(ADDR_D_Y)가 먹싱된 신호로서, 예컨데 12개의 입출력 핀(P0~P11)을 통하여 DRAM용 로우 어드레스 신호(ADDR_D_X) 및 DRAM용 컬럼 어드레스 신호(ADDR_D_Y)가 순차적으로 입력될 수 있다. DRAM용 데이터 신호(DATA_D)는 16개의 입출력 핀(P24~P39)을 통해 입력될 수 있다. DRAM용 어드레스 신호(ADDR_D) 및 DRAM용 데이터 신호(DATA_D)는 먹싱되지 않고 서로 다른 입출력 핀(P0~P11, P24~P39)으로 입력되므로, 어드레스-데이터 디먹싱부(220)는 DRAM용 어드레스 신호(ADDR_D) 및 DRAM용 데이터 신호(DATA_D)를 디먹싱하지 않고 어드레스 버퍼부(230) 및 데이터 버퍼부(240)에 각각 전달한다.
어드레스 버퍼부(230)는 제2 제어 신호(ADDR_CON)에 응답하여, 순차적으로 입력되는 DRAM용 로우 어드레스 신호(ADDR_D_X) 및 DRAM용 컬럼 어드레스 신호(ADDR_D_Y)를 디먹싱하고, 디먹싱된 DRAM용 로우 어드레스 신호(ADDR_D_X) 및 DRAM용 컬럼 어드레스 신호(ADDR_D_Y)를 각각 버퍼링하여 PRAM용 로우 어드레스 신호(ADDR_P_X) 및 PRAM용 컬럼 어드레스 신호(ADDR_P_Y)로 변환한다.
데이터 버퍼부(240)는 제3 제어 신호(DATA_CON)에 응답하여, DRAM용 데이터 신호(DATA_D)를 버퍼링하여 PRAM용 데이터 신호(DATA_P)로 변환한다.
다음으로, 도 4를 참조하여, 먹스 노아 컨트롤러와 연결된 인터페이스와의 동작을 설명한다.
도 4를 참조하면, 인터페이스부(200)는 먹스 노아용 커맨드 신호(CMD_MN), 먹스 노아용 어드레스 신호(ADDR_MN) 및 먹스 노아용 데이터 신호(DATA_MN)를 PRAM용 커맨드 신호(CMD_P), PRAM용 어드레스 신호(ADDR_P) 및 PRAM용 데이터 신호(DATA_P)로 변환한다.
먹스 노아 컨트롤러(32)는 먹스 노아용 커맨드 신호(CMD_MN), 먹스 노아용 어드레스 신호(ADDR_MN) 및 먹스 노아용 데이터 신호(DATA_MN)를 제공한다.
모드 선택부(210)는 먹스 노아용 커맨드 신호(CMD_MN)에 대응하는 01의 제2 인터페이스 모드 신호(MODE_SEL)를 커맨드 변환부(250)에 제공한다. 커맨드 변환부(250)는 제2 인터페이스 모드 신호(MODE_SEL)에 대응하는 제1 내지 제3 제어 신호(ADDR_DATA_SEL, ADDR_CON, DATA_CON)를 어드레스-데이터 디먹싱부(220), 어드레스 버퍼부(230) 및 데이터 버퍼부(240)에 각각 제공한다. 또한 커맨드 변환부(250)는 다른 기능 블록의 동작을 제어하는 제어 신호를 출력할 수 있지만, 도면에 나타내지 않았다.
어드레스-데이터 디먹싱부(220)는 제1 제어 신호(ADDR_DATA_SEL)에 응답하여, 먹스 노아용 어드레스 신호(ADDR_MN) 및 먹스 노아용 데이터 신호(DATA_MN)를 디먹싱하고, 디먹싱된 먹스 노아용 어드레스 신호(ADDR_MN) 및 먹스 노아용 데이터 신호(DATA_MN)를 각각 어드레스 버퍼부(230) 및 데이터 버퍼부(240)에 각각 전달한다. 여기서, 먹스 노아용 어드레스 신호(ADDR_MN)는, 예컨데 24개의 입출력 핀(P0~P23)을 통하여 입력될 수 있다. 먹스 노아용 데이터 신호(DATA_MN)는, 먹스 노아용 어드레스 신호(ADDR_MN)가 입력되는 24개의 입출력 핀(P0~P23) 중에서 16개의 입출력 핀(P8~P23)을 통하여 입력된다. 즉, 16개의 입출력 핀(P8~P23)을 통해 먹스 노아용 어드레스 신호(ADDR_MN)와 먹스 노아용 데이터 신호(DATA_MN)가 순차적으로 입력된다. 따라서, 어드레스-데이터 디먹싱부(220)는 순차적으로 입력되는 먹스 노아용 어드레스 신호(ADDR_MN)와 먹스 노아용 데이터 신호(DATA_MN)를 디먹싱한다.
어드레스 버퍼부(230)는 제2 제어 신호(ADDR_CON)에 응답하여, 디먹싱된 먹스 노아용 어드레스 신호(ADDR_MN)를 버퍼링하여 PRAM용 어드레스 신호(ADDR_P)로 변환한다.
데이터 버퍼부(240)는 제3 제어 신호(DATA_CON)에 응답하여, 디먹싱된 먹스 노아용 데이터 신호(DATA_MN)를 버퍼링하여 PRAM용 데이터 신호(DATA_P)로 변환한다.
도 5를 참조하여, 디먹스 노아 컨트롤러와 연결된 인터페이스와의 동작을 설명한다.
도 5를 참조하면, 인터페이스부(200)는 디먹스 노아용 커맨드 신호(CMD_DN), 디먹스 노아용 어드레스 신호(ADDR_DN) 및 디먹스 노아용 데이터 신호(DATA_DN)를 PRAM용 커맨드 신호(CMD_P), PRAM용 어드레스 신호(ADDR_P) 및 PRAM용 데이터 신 호(DATA_P)로 변환한다.
디먹스 노아 컨트롤러(33)는 디먹스 노아용 커맨드 신호(CMD_DN), 디먹스 노아용 어드레스 신호(ADDR_DN) 및 디먹스 노아용 데이터 신호(DATA_DN)를 제공한다.
모드 선택부(210)는 디먹스 노아용 커맨드 신호(CMD_DN)에 대응하는 10의 제3 인터페이스 모드 신호(MODE_SEL)를 커맨드 변환부(250)에 제공한다. 커맨드 변환부(250)는 제3 인터페이스 모드 신호(MODE_SEL)에 대응하는 제1 내지 제3 제어 신호(ADDR_DATA_SEL, ADDR_CON, DATA_CON)를 어드레스-데이터 디먹싱부(220), 어드레스 버퍼부(230) 및 데이터 버퍼부(240)에 각각 제공한다. 또한 커맨드 변환부(250)는 다른 기능 블록의 동작을 제어하는 제어 신호를 출력할 수 있지만, 도면에 나타내지 않았다.
어드레스-데이터 디먹싱부(220)는 제1 제어 신호(ADDR_DATA_SEL)에 응답하여, 디먹스 노아용 어드레스 신호(ADDR_DN) 및 디먹스 노아용 데이터 신호(DATA_DN)를 각각 어드레스 버퍼부(230) 및 데이터 버퍼부(240)에 각각 전달한다. 여기서, 디먹스 노아용 어드레스 신호(ADDR_DN)는, 예컨데 24개의 입출력 핀(P0~P23)을 통하여 입력될 수 있고, 디먹스 노아용 데이터 신호(DATA_DN)는, 예컨데 16개의 입출력 핀(P24~P39)을 통해 입력될 수 있다. 디먹스 노아용 어드레스 신호(ADDR_DN) 및 디먹스 노아용 데이터 신호(DATA_DN)는 먹싱되지 않고 서로 다른 입출력 핀(P0~P23, P24~P39)으로 입력되므로, 어드레스-데이터 디먹싱부(220)는 디먹스 노아용 어드레스 신호(ADDR_DN) 및 디먹스 노아용 데이터 신호(DATA_DN)를 디먹싱하지 않고 어드레스 버퍼부(230) 및 데이터 버퍼부(240)에 각각 전달한다.
어드레스 버퍼부(230)는 제2 제어 신호(ADDR_CON)에 응답하여, 디먹스 노아용 어드레스 신호(ADDR_MN)를 버퍼링하여 PRAM용 어드레스 신호(ADDR_P)로 변환하고, 데이터 버퍼부(240)는 제3 제어 신호(DATA_CON)에 응답하여, 디먹스 노아용 데이터 신호(DATA_DN)를 버퍼링하여 PRAM용 데이터 신호(DATA_P)로 변환한다.
SRAM 컨트롤러(도 1의 34 참조)와 연결된 인터페이스부의 동작은, 도 5에 도시된 디먹스 노아 컨트롤러(33)와 연결된 인터페이스부(200)의 동작과 동일하다. SRAM용 어드레스 신호는, 예컨데 24개의 입출력 핀(P0-P23)을 통해 입력되고, SRAM용 데이터 신호는, SRAM용 어드레스 신호가 입력되는 입출력 핀(P0~P23)과 다른 16개의 입출력 핀(P24~P39)을 통해 입력된다. 모드 선택부(210)는 SRAM용 커맨드 신호에 대응하는 11의 제4 인터페이스 모드 신호(MODE_SEL)를 커맨드 변환부(250)에 제공하면, 이에 대응하는 제1 내지 제3 제어 신호(ADDR_DATA_SEL, ADDR_CON, DATA_CON)를 입력받아, 어드레스-데이터 디먹싱부(220)는 SRAM용 어드레스 신호 및 SRAM용 데이터 신호를 어드레스 버퍼부(230) 및 데이터 버퍼부(240)에 각각 전달하고, 어드레스 버퍼부(230) 및 데이터 버퍼부(240)는 SRAM용 어드레스 신호 및 SRAM용 데이터 신호를 각각 버퍼링하여 PRAM용 어드레스 신호(ADDR_P) 및 PRAM용 데이터 신호(DATA_P)로 변환한다.
도시하지 않았지만, 낸드형 플래쉬(이하 '낸드'라 함) 컨트롤러와 연결된 인터페이스부도 이와 마찬가지의 매커니즘으로 동작할 수 있다.
즉, 낸드 컨트롤러는 낸드 메모리 셀을 포함하는 반도체 메모리 장치의 동작에 적합한 낸드용 커맨드 신호, 낸드용 어드레스 신호 및 낸드용 데이터 신호를 제 공한다. 여기서 인터페이스부는, 예컨데 8개의 입출력 핀을 통하여, 낸드용 커맨드 신호, 낸드용 어드레스 신호 및 낸드용 데이터 신호를 순차적으로 입력받는다. 따라서, 인터페이스부는 8개의 입출력 핀을 통해 입력되는 낸드용 커맨드 신호, 낸드용 어드레스 신호, 낸드용 데이터 신호를 디먹싱하고, 디먹싱된 낸드용 커맨드 신호, 낸드용 어드레스 신호, 낸드용 데이터 신호를 각각 PRAM용 커맨드 신호, PRAM용 어드레스 신호 및 PRAM용 데이터 신호로 변환할 수 있다.
이하 도 6 및 도 7을 참조하여 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구조에 대하여 설명한다.
도 6은 본 발명의 도 2의 반도체 메모리 장치의 구조를 설명하기 위한 블록도이고, 도 7은 도 6의 메모리 뱅크를 설명하기 위한 회로도이다.
먼저, 도 6을 참조하면, 반도체 메모리 장치(30)는 다수의 메모리 뱅크(100_1~100_16), 기입/독출 회로부(400_1~400_8), 주변 회로 영역(500)을 포함한다.
다수의 메모리 뱅크(100_1~100_16)는 각각 다수의 메모리 블록(BLK0~BLK7)으로 구성될 수 있고, 각 메모리 블록(BLK0~BLK7)은 매트릭스 형태로 배열된 다수의 PRAM 메모리 셀을 포함한다. 본 발명의 실시예들에서는, 메모리 블록이 8개씩 배치된 경우를 예로 들었으나, 이에 한정되는 것은 아니다.
또한, 도면에는 자세히 도시하지 않았으나, 메모리 뱅크(100_1~100_16)에 대응하여 기입/독출하려는 PRAM 메모리 셀의 행 및 열을 각각 지정하는 로우 디코더(도 2의 310 참조) 및 컬럼 디코더(도 2의 320 참조)가 배치된다.
기입/독출 회로부(400_1~400_8)는 2개의 메모리 뱅크(100_1~100_16)에 대응하여 배치되어, 대응하는 메모리 뱅크(100_1~100_16)에서의 기입 및 독출 동작을 한다. 본 발명의 실시예들에서는, 기입/독출 회로부(400_1~400_8)가 2개의 메모리 뱅크(10_1~10_16)에 대응되는 경우를 예로 들었으나, 이에 한정되는 것은 아니다. 즉, 기입/독출 회로부(400_1~400_8)는 1개 또는 4개의 메모리 뱅크 등에 대응하여 배치되어도 무방하다.
주변 회로 영역(500)에는 상기 로우 디코더(310), 컬럼 디코더(320), 기입/독출 회로부 등을 동작시키기 위한 다수의 로직 회로 블록과 전압 생성부 및 인터페이스부(200)가 배치된다.
도 7을 참조하면, 메모리 셀 어레이(100)는 다수의 메모리 블록(BLK0~ BLK7), 다수의 글로벌 비트 라인(GBL0~GBLi), 다수의 로컬 비트 라인(BL0~BLj), 컬럼 선택 트랜지스터(YSEL0~YSELj), 디스차지(discharge) 트랜지스터(DCH0~DCHj)를 포함한다.
메모리 뱅크(100_2)는 다수의 메모리 블록(BLK0~ BLK7)을 포함하고, 각 메모리 블록(BLK0~ BLK7)은 다수의 상변화 메모리 셀(101~116)을 포함한다. 다수의 PRAM 메모리 셀(101~116)은 워드 라인(WL0, WLl, WLm, WLp)과 비트 라인이 교차되는 영역에 위치하고, 특히, 비트 라인은 다수의 글로벌 비트 라인(GBL0~GBLi)과 다수의 로컬 비트 라인(BL0~BLj)을 이용한 계층적 비트 라인 구조를 가질 수 있다.
PRAM 메모리 셀(101~116)은 결정 상태 또는 비정질 상태에 따라 서로 다른 제1 및 제2 저항을 갖는 상변화 물질을 구비하는 가변 저항 소자(101a~116a)와, 가 변 저항 소자(101a~116a)에 흐르는 전류를 제어하는 억세스 소자(101b~116b)를 포함한다. 가변 저항 소자(101a~116a)는 로컬 비트 라인(BL0~BLj)과 억세스 소자(101b~116b) 사이에 연결되고, 억세스 소자(101b~116b)는 애노드(anode)는 가변 저항 소자(101a~116a)에 연결되고 캐소드(cathode)는 워드 라인(WL0, WLl, WLm, WLp)과 연결된 다이오드를 사용한다. 다만, 도 2에서와는 달리 실시 형태에 따라 가변 저항 소자(101a~116a)와 억세스 소자(101b~116b)의 위치는 바뀔 수 있다.
컬럼 선택 트랜지스터(YSEL0~YSELj)는 컬럼 선택 신호(YS0~YSj)에 응답하여 글로벌 비트 라인(GBL0~GBLi)과 로컬 비트 라인(BL0~BLj)을 선택적으로 연결한다. 여기서, 컬럼 선택 신호(YS0~ YSj)는 컬럼 디코더(도 2의 320 참조)로부터 제공될 수 있다.
디스차지 트랜지스터(DCH0~DCHj)는 기입 동작 또는 독출 동작 하기 전후에 로컬 비트 라인(BL0~BLj)의 전압을 디스차지한다. 디스차지 트랜지스터(DCH0~DCHj)는 로컬 비트 라인(BL0~BLj)과 접지 전압 사이에 형성되어, 컬럼 선택 신호의 상보 신호(YSB0~YSBj)에 응답하여 디스차지 하기 때문에, 컬럼 선택 트랜지스터(YSEL0~YSELj)가 턴오프되었을 때 턴온되게 된다.
이하 도 8 내지 도 10을 참조하여, 인터페이스부가 제공한 PRAM용 커맨드 신호, PRAM용 어드레스 신호 및/또는 PRAM용 데이터 신호를 이용하여, 상술한 메모리 셀 어레이에 데이터를 기입하거나, 메모리 셀 어레이로부터 데이터를 독출하는 동작을 상세히 설명한다.
먼저 도 8 및 도 9를 참조하여 반도체 메모리 장치의 기입 동작을 설명한다.
도 8은 본 발명의 도 6의 반도체 메모리 장치의 기입 동작을 설명하기 위한 회로도이고, 도 9는 PRAM 셀의 상변화 물질을 상변화시키기 위한 컨디션을 설명하는 도면이다. 도 8은 설명의 편의상, 다른 메모리 블록은 도시를 생략하고, 제8 메모리 블록(BLK7)의 PRAM 셀(109)을 위주로 도시한다.
도 8 및 도 9를 참조하면, PRAM용 로우 어드레스 신호(ADDR_P_X)를 입력받은 로우 디코더(310)에 의해 워드 라인(WLm)이 선택되고, PRAM용 컬럼 어드레스 신호(ADDR_P_Y)를 입력받은 컬럼 디코더(미도시)에 의해 로컬 비트 라인(BL0)이 선택되어, 기입될 PRAM 메모리 셀(109)이 선택된다. 특히, 억세스 소자(109b)로 다이오드를 사용할 경우에는 선택된 워드 라인(WLm)을 로우 레벨로 함으로써, 다이오드가 턴온될 수 있도록 한다.
PRAM 셀(109)에 데이터를 기입하는 방법은, 상변화 물질을 포함하는 가변 저항 소자(109a)에 기입 전류(I_WRITE)를 제공하여, 발생하는 주울(joule)열을 이용한다. 자세히 설명하면, 상변화 물질을 녹는점(melting temperature; Tm) 이상으로 가열한 후 빠르게 냉각시켜 논리 레벨 1의 비정질 상태로 하거나(도 9의 a 참조), 결정화 온도(crystallization; Tx) 이상 녹는점(Tm) 이하의 온도로 가열한 후 일정한 시간동안 그 온도를 유지한 후 냉각시켜 논리 레벨 0의 결정 상태가 되도록 한다(도 9의 b 참조).
기입 회로(410)는 펄스 선택 회로(412), 전류 제어 회로(414) 및 전류 구동 회로(416)를 포함한다. 펄스 선택 회로(412)는 선택된 PRAM 셀(109)에 논리 레벨 1 또는 논리 레벨 0을 기입하기 위한 리셋 펄스(P_RESET) 또는 셋 펄스(P_SET)를 전 류 제어 회로(314)로 선택적으로 전달한다. 자세히 설명하면, 데이터 버퍼부(240)로부터 제공된 PRAM용 데이터(DATA_P)의 논리 레벨에 따라 입력된 리셋 펄스(P_RESET) 또는 셋 펄스(P_SET)를 전달하고, 소정 시간 지연된 PRAM용 데이터(DATA)를 제공한다. 여기서 리셋 펄스(P_RESET) 또는 셋 펄스(P_SET)는 전류 펄스이고, 리셋 펄스(P_RESET)의 인에이블 구간이 셋 펄스(P_SET)의 인에이블 구간보다 짧다.
전류 제어 회로(414)는 리셋 펄스(P_RESET) 또는 셋 펄스(P_SET)의 인에이블 구간 동안 전류 구동 회로(416)로 공급될 전류의 양을 제어하는 기능을 한다. 자세히 설명하면, 일정한 전압 레벨의 바이어스 전압(DC_BIAS)을 인가받아, 전류 제어 회로(414)가 안정한 동작을 수행하도록 한다. 또한, 펄스 선택 회로(412)로부터 제공된 PRAM용 데이터(DATA_P)가 제1 레벨이면 리셋 펄스(P_RESET)의 인에이블 구간동안 제어 신호(CTR)를 제2 레벨로 출력하고, PRAM용 데이터(DATA_P)가 제2 레벨이면 셋 펄스(P_SET)의 인에이블 구간동안 제어 신호(CTR)를 제1 레벨로 출력한다.
전류 구동 회로(416)는 리셋 펄스(P_RESET) 또는 셋 펄스(P_SET)의 인에이블 구간동안 제어 신호(CTR)에 응답하여 기입 전류(I_WRITE)를 출력 노드(N1)를 통하여 선택된 상변화 메모리셀로 출력한다. 또한, 리셋 펄스(P_RESET) 또는 셋 펄스(P_SET)의 디스에이블 구간동안 출력 노드(N1)를 방전(discharge)시킨다.
기입 전류(I_WRITE)는 선택된 상변화 메모리 셀(109)의 가변 저항 소자(109a)에 제공되면, 발생하는 주울열로 인해 논리 레벨 1의 비정질 상태로 되거나, 논리 레벨 0의 결정 상태가 되어 PRAM용 데이터(DATA_P)가 상변화 메모리 셀(109)에 기입된다.
도 10을 참조하여 반도체 메모리 장치의 독출 동작을 설명한다. 도 7은 도 6의 반도체 메모리 장치의 독출 동작을 설명하기 위한 회로도이다. 도 7은 설명의 편의상, 다른 메모리 블록은 도시를 생략하고, 제8 메모리 블록(BLK7)의 상변화 메모리 셀(109)을 위주로 도시한다.
도 10을 참조하여, PRAM 셀에 기입된 데이터를 독출하는 방법을 설명하면 다음과 같다.
독출이 시작되기 전에는 우선 프리차지 트랜지스터(452)가 턴온되어, 센싱 노드(N2)를 전원 전압 레벨로 프리차지한다.
이어서, PRAM용 로우 어드레스 신호(ADDR_P_X)를 입력받은 로우 디코더(310)에 의해 워드 라인(WL0 또는 WLm)이 선택되고, PRAM용 컬럼 어드레스 신호(ADDR_P_Y)를 입력받은 컬럼 디코더(320)에 의해 로컬 비트 라인(BL0)이 선택되어, 기입될 PRAM 메모리 셀(109)이 선택된다. 독출 명령과 함께 독출 동작이 시작되면, 프라차지 트랜지스터(452)는 턴오프되어 프리차지 동작이 중지된다.
이와 동시에, 클램프 트랜지스터(454)의 게이트에 소정 전압 레벨의 클램프 제어 신호(CMP)가 인가되어 글로벌 비트 라인(GBL0)을 임계 전압(Vth) 이하의 소정 전압 레벨로 클램핑한다. 임계 전압(Vth) 이상의 전압이 인가되면, 선택된 상변화 메모리 셀(109)의 가변 저항 소자(109a)에 포함된 상변화 물질의 상이 변화하기 때문이다.
따라서, 클램핑된 전압 레벨에 의해 독출 전류(I_READ)가 선택된 상변화 메 모리 셀에 제공되고, 상변화 물질의 저항에 따라 관통 전류가 발생하게 된다.
관통 전류가 발생함에 따라, 센싱 노드(N2)의 전압 레벨도 변화하게 된다. 따라서, 센스 앰프(456)는 센싱 노드(N2)의 전압 레벨과 기준 전압(VREF)의 전압 레벨을 비교하여 상변화 메모리 셀(109)의 논리 레벨을 독출하게 된다.
이러한 반도체 메모리 장치는, 컨트롤러의 종류에 상관없이, 컨트롤러가 제공하는 신호들을 PRAM용 신호로 변환하는 통합된 인터페이스(unified interface) 기능을 갖는 인터페이스부를 통해, DRAM 컨트롤러, SRAM 컨트롤러, 디먹스 노아 컨트롤러, 먹스 노아 컨트롤러 또는 낸드 컨트롤러 등과 연결되어 기입 또는 독출 동작을 할 수 있으므로, 하나의 PRAM 장치로 다른 종류의 반도체 메모리 장치를 대체할 수 있고, 동작 속도 및 신뢰성이 향상될 수 있다.
도 11은 본 발명의 다른 실시예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
본 실시예에서는 휴대용 미디어 시스템(portable media system)으로 휴대 전화기를 예로 들었으나, 이에 제한되지 않는다.
도 11을 참조하면, 본 발명의 다른 실시예에 따른 메모리 시스템은(2)은 통신부(610), 제어부, 표시부(620), 음성 처리부(630) 등을 포함하고, 이전 실시예와 달리, 다수의 컨트롤러(31, 32, 33)에 대응하는 하나의 반도체 메모리 장치(41)를 포함한다.
통신부(610)는, 예를 들어 기지국으로 음성 및 영상 데이터를 송신하거나 기지국으로부터 음성 및 영상 데이터를 수신한다. 여기서 통신부(610)는 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), NADC(North 20 American Digital Cellular), TDMA(Time Division Multiple Access), ETDMA(Extended TDMA), 3세대 WCDMA(Wideband CDMA), CDMA-2000 등의 프로토콜(protocol)을 이용하여 음성 및 영상 데이터를 송신 또는 수신할 수 있다.
중앙 처리 유닛(10)은 음성 및 영상 데이터 통신, 사용자 입력, 화면 표시 음성 및 영상의 출력 등을 제어한다. 중앙 처리 유닛(10)은 시스템 버스(20)를 통해 컨트롤러들(31, 32, 33)과, 각 컨트롤러들(31, 32, 33)과 연결된 하나의 반도체 메모리 장치(41), 통신부(610), 표시부(620) 및 음성 처리부(630)를 제어한다. 여기서 반도체 메모리 장치(41)는 PRAM 셀을 포함하는 메모리 셀 어레이와, 상술한 인터페이스부, 기입 및 독출을 위한 기입/독출 회로부 등을 포함한다.
본 실시예에 따른 메모리 시스템(1)의 반도체 메모리 장치(41)는 통합된 인터페이스부를 포함하여, 다수의 컨트롤러들(31, 32, 33)로부터 커맨드 신호, 어드레스 신호 및 데이터 신호를 제공받아 동작한다. 도시하지 않았지만, 반도체 메모리 장치(41)의 메모리 셀 어레이는 제1 내지 제n 메모리 영역으로 구분되어, 제1 내지 제n 메모리 영역이 제1 내지 제n 컨트롤러와 일대일로 대응하여 동작할 수 있다.
표시부(620)는 중앙 처리 유닛(10)의 제어 하에 각종 영상을 표시한다.
반도체 메모리 장치(41)가 통합된 인터페이스 기능을 갖으므로, 휴대용 미디어 시스템(portable media system)의 동작 속도와 신뢰성이 향상된다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명 이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 반도체 메모리 장치 및 이를 포함하는 메모리 시스템에 따르면 다음과 같은 효과가 하나 혹은 그 이상 있다.
첫째, SRAM, DRAM 또는 FLASH 메모리 등을 PRAM 메모리로 대체하여 반도체 메모리 장치 및 이를 포함하는 메모리 시스템의 동작 속도 및 신뢰성을 향상시킬 수 있다.
둘째, SRAM, DRAM 또는 FLASH 메모리 등을 하나의 칩으로 대체 가능하여, 제품 개발 비용을 줄일 수 있다.

Claims (16)

  1. 다수의 제1 메모리 셀을 포함하는 메모리 셀 어레이;
    상기 제1 메모리 셀과 다른 제2 메모리 셀을 포함하는 반도체 메모리 장치를 동작시키기 위한 제2 커맨드 신호, 제2 어드레스 신호 및 제2 데이터 신호를 외부의 메모리 컨트롤러로부터 입력받아, 상기 제1 메모리 셀을 포함하는 반도체 메모리 장치의 동작를 동작시키기 위한 제1 커맨드 신호, 제1 어드레스 신호 및 제1 데이터 신호로 변환하여 제공하는 인터페이스부; 및
    상기 제1 커맨드 신호, 상기 제1 어드레스 신호 및 상기 제1 데이터 신호를 이용하여 상기 메모리 셀 어레이에 데이터를 기입하거나, 상기 메모리 셀 어레이로부터 데이터를 독출하는 기입/독출 회로부를 포함하는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 제2 어드레스 신호 및 상기 제2 데이터 신호가 먹싱되어 입력되는 경우, 상기 인터페이스부는, 상기 제2 어드레스 신호 및 상기 제2 데이터 신호를 디먹싱하고 디먹싱된 상기 제2 어드레스 신호 및 상기 제2 데이터 신호를 버퍼링하여 상기 제1 어드레스 신호 및 상기 제1 데이터 신호로 변환하는 반도체 메모리 장치.
  3. 제 1항에 있어서,
    상기 제2 어드레스 신호와 상기 제2 데이터 신호가 먹싱되지 않고 입력되는 경우, 상기 인터페이스부는, 상기 제2 어드레스 신호 및 상기 제2 데이터 신호를 각각 버퍼링하여 상기 제1 어드레스 신호 및 상기 제1 데이터 신호로 변환하는 반도체 메모리 장치.
  4. 제 1항에 있어서,
    제2 로우 어드레스 신호 및 제2 컬럼 어드레스 신호가 먹싱된 상기 제2 어드레스 신호가 입력되는 경우, 상기 인터페이스부는, 상기 제2 어드레스 신호를 디먹싱하고 디먹싱된 상기 제2 로우 어드레스 신호와 상기 제2 컬럼 어드레스 신호를 버퍼링하여 제1 로우 어드레스 신호와 제1 컬럼 어드레스 신호로 구분되는 상기 제1 어드레스 신호로 변환하는 반도체 메모리 장치.
  5. 제 1항에 있어서, 상기 인터페이스부는,
    상기 제2 커맨드 신호에 대응하는 인터페이스 모드 신호를 제공하는 모드 선택부와,
    상기 인터페이스 모드 신호에 대응하여, 상기 제2 커맨드 신호를 제1 내지 제3 제어 신호를 포함하는 상기 제1 커맨드 신호로 변환하는 커맨드 변환부와,
    상기 제1 제어 신호에 응답하여, 선택적으로 상기 제2 어드레스 신호 및 제2 데이터 신호를 디먹싱하는 어드레스-데이터 디먹싱부와,
    상기 제2 제어 신호에 응답하여, 상기 제2 어드레스 신호를 버퍼링하여 제1 어드레스 신호로 변환하는 어드레스 버퍼부와,
    상기 제3 제어 신호에 응답하여, 상기 제2 데이터 신호를 버퍼링하여 제1 데이터 신호로 변환하는 데이터 버퍼부를 포함하는 반도체 메모리 장치.
  6. 제 1항에 있어서,
    상기 제1 메모리 셀은 상변화 메모리(PRAM) 셀이고, 상기 제2 메모리 셀은 동적 랜덤 억세스 메모리(DRAM) 셀, 정적 랜덤 억세스 메모리(SRAM) 셀, 플래쉬(FLASH) 메모리 셀 중 어느 하나인 반도체 메모리 장치.
  7. 제1 내지 제m 컨트롤러로, 상기 제n(단, 1≤n≤m) 컨트롤러는 다수의 제n 메모리 셀을 포함하는 반도체 메모리 장치를 동작시키기 위한 제n 커맨드 신호, 제n 어드레스 신호 및 제n 데이터 신호를 제공하는 제1 내지 제m 컨트롤러; 및
    상기 제1 내지 제m 컨트롤러와 일대일로 대응되는 제1 내지 제m 반도체 장치로서, 상기 제n 반도체 장치는 상기 제n 커맨드 신호, 제n 어드레스 신호 및 제n 데이터 신호를 상기 제n 컨트롤러로부터 입력받아 동작하고, 상기 제n 반도체 장치는,
    상기 다수의 제n 메모리 셀과 다른 다수의 제k 메모리 셀을 포함하는 메모리 셀 어레이와,
    상기 제n 커맨드 신호, 제n 어드레스 신호 및 제n 데이터 신호를 상기 제n 컨트롤러로부터 입력받아, 상기 제k 메모리 셀을 포함하는 반도체 메모리 장치를 동작시키기 위한 제k 커맨드 신호, 제k 어드레스 신호 및 제k 데이터 신호로 변환하여 제공하는 인터페이스부와,
    상기 제k 커맨드 신호, 상기 제k 어드레스 신호 및 제k 데이터 신호를 이용하여 상기 메모리 셀 어레이에 데이터를 기입하거나, 상기 메모리 셀 어레이로부터 데이터를 독출하는 기입/독출 회로부를 포함하는 메모리 시스템.
  8. 제 7항에 있어서,
    상기 제n 어드레스 신호 및 상기 제n 데이터 신호가 먹싱되어 입력되는 경우, 상기 인터페이스부는, 상기 제n 어드레스 신호 및 상기 제n 데이터 신호를 디먹싱하고 디먹싱된 상기 제n 어드레스 신호 및 상기 제n 데이터 신호를 버퍼링하여 상기 제k 어드레스 신호 및 상기 제k 데이터 신호로 변환하는 메모리 시스템.
  9. 제 7항에 있어서,
    상기 제n 어드레스 신호와 제n 데이터 신호가 먹싱되지 않고 입력되는 경우, 상기 인터페이스부는, 상기 제n 어드레스 신호 및 제n 데이터 신호를 각각 버퍼링하여 상기 제k 어드레스 신호 및 상기 제k 데이터 신호로 변환하는 메모리 시스템.
  10. 제 7항에 있어서,
    제n 로우 어드레스 신호 및 제n 컬럼 어드레스 신호가 먹싱된 상기 제n 어드레스 신호가 입력되는 경우, 상기 인터페이스부는, 상기 제n 어드레스 신호를 디먹싱하고 디먹싱된 상기 제n 로우 어드레스 신호와 상기 제n 컬럼 어드레스 신호를 버퍼링하여 제k 로우 어드레스 신호와 제k 컬럼 어드레스 신호로 구분되는 상기 제 k 어드레스 신호로 변환하는 메모리 시스템.
  11. 제 7항에 있어서,
    상기 제k 메모리 셀은 상변화 메모리(PRAM) 셀이고, 상기 제n 메모리 셀은 동적 랜덤 억세스 메모리(DRAM) 셀, 정적 랜덤 억세스 메모리(SRAM) 셀, 플래쉬(FLASH) 메모리 셀 중 어느 하나인 메모리 시스템.
  12. 제 7항에 있어서, 상기 인터페이스부는,
    상기 제n 커맨드 신호에 대응하는 인터페이스 모드 신호를 제공하는 모드 선택부와,
    상기 인터페이스 모드 신호에 대응하여, 제n 커맨드 신호를 제1 내지 제3 제어 신호를 포함하는 상기 제k 커맨드 신호로 변환하는 커맨드 변환부와,
    상기 제1 제어 신호에 응답하여, 선택적으로 상기 제n 어드레스 신호 및 제n 데이터 신호를 디먹싱하는 어드레스-데이터 디먹싱부와,
    상기 제2 제어 신호에 응답하여, 상기 제n 어드레스 신호를 버퍼링 하여 상기 제k 어드레스 신호로 변환하는 어드레스 버퍼부와,
    상기 제3 제어 신호에 응답하여, 상기 제n 데이터 신호를 버퍼링하여 상기 제k 데이터 신호로 변환하는 데이터 버퍼부를 포함하는 메모리 시스템.
  13. 제 12항에 있어서,
    상기 제n 컨트롤러가 DRAM 메모리 셀을 포함하는 메모리 장치를 동작시키기 위한 상기 제n 커맨드 신호를 제공하는 경우,
    상기 모드 선택부는 상기 제n 커맨드 신호에 대응하는 제1 인터페이스 모드 신호를 제공하고,
    상기 커맨드 변환부는 상기 제1 인터페이스 모드 신호에 대응하는 상기 제1 내지 제3 제어 신호를 출력하고,
    상기 어드레스-데이터 디먹싱부는 상기 제1 제어 신호에 응답하여 제n 어드레스 신호와 제n 데이터 신호를 각각 상기 어드레스 버퍼부와 상기 데이터 버퍼부로 전달하고,
    상기 어드레스 버퍼부는, 상기 제2 제어 신호에 응답하여 제n 로우 어드레스 신호와 제n 컬럼 어드레스 신호가 먹싱된 상기 제n 어드레스 신호를 디먹싱하고 디먹싱된 상기 제n 로우 어드레스 신호와 상기 제n 컬럼 어드레스 신호를 버퍼링하여 제k 로우 어드레스 신호와 제k 컬럼 어드레스 신호로 구분되는 상기 제k 어드레스 신호로 변환하고,
    상기 데이터 버퍼부는 상기 제3 제어 신호에 응답하여 상기 제n 데이터 신호를 버퍼링하여 상기 제k 데이터 신호로 변환하는 메모리 시스템.
  14. 제 12항에 있어서,
    상기 제n 컨트롤러가 먹스 노아형 플래쉬 메모리 셀을 포함하는 메모리 장치를 동작시키기 위한 상기 제n 커맨드 신호를 제공하는 경우,
    상기 모드 선택부는 상기 제n 커맨드 신호에 대응하는 제2 인터페이스 모드 신호를 제공하고,
    상기 커맨드 변환부는 상기 제2 인터페이스 모드 신호에 대응하는 상기 제1 내지 제3 제어 신호를 출력하고,
    상기 어드레스-데이터 디먹싱부는 상기 제1 제어 신호에 응답하여 상기 제n 어드레스 신호와 상기 제n 데이터 신호를 디먹싱하여 제공하고,
    상기 어드레스 버퍼부 및 상기 데이터 버퍼부는 각각 상기 제2 및 제3 제어 신호에 응답하여 디먹싱된 상기 제n 어드레스 신호와 상기 제n 데이터 신호를 버퍼링하여 상기 제k 어드레스 신호와 상기 제k 데이터 신호로 변환하는 메모리 시스템.
  15. 제 12항에 있어서,
    상기 제n 컨트롤러가 디먹스 노아형 플래쉬 메모리 셀을 포함하는 메모리 장치를 동작시키기 위한 상기 제n 커맨드 신호를 제공하는 경우,
    상기 모드 선택부는 상기 제n 커맨드 신호에 대응하는 제3 인터페이스 모드 신호를 제공하고,
    상기 커맨드 변환부는 상기 제3 인터페이스 모드 신호에 대응하는 상기 제1 내지 제3 제어 신호를 출력하고,
    상기 어드레스-데이터 디먹싱부는 상기 제1 제어 신호에 응답하여 상기 제n 어드레스 신호와 상기 제n 데이터 신호를 각각 상기 어드레스 버퍼부와 상기 데이터 버퍼부로 전달하고,
    상기 어드레스 버퍼부 및 상기 데이터 버퍼부는 각각 상기 제2 및 제3 제어 신호에 응답하여 상기 제n 어드레스 신호와 상기 제n 데이터 신호를 버퍼링하여 상기 제k 어드레스 신호와 상기 제k 데이터 신호로 변환하는 메모리 시스템.
  16. 제 12항에 있어서,
    상기 제n 컨트롤러가 SRAM 메모리 셀을 포함하는 메모리 장치를 동작시키기 위한 상기 제n 커맨드 신호를 제공하는 경우,
    상기 모드 선택부는 상기 제n 커맨드 신호에 대응하는 제4 인터페이스 모드 신호를 제공하고,
    상기 커맨드 변환부는 상기 제4 인터페이스 모드 신호에 대응하는 상기 제1 내지 제3 제어 신호를 출력하고,
    상기 어드레스-데이터 디먹싱부는 상기 제1 제어 신호에 응답하여 상기 제n 어드레스 신호와 상기 제n 데이터 신호를 각각 상기 어드레스 버퍼부와 상기 데이터 버퍼부로 전달하고,
    상기 어드레스 버퍼부 및 상기 데이터 버퍼부는 각각 상기 제2 및 제3 제어 신호에 응답하여 상기 제n 어드레스 신호와 상기 제n 데이터 신호를 버퍼링하여 상기 제k 어드레스 신호와 상기 제k 데이터 신호로 변환하는 메모리 시스템.
KR1020060090739A 2006-09-19 2006-09-19 반도체 메모리 장치 및 이를 포함하는 메모리 시스템 KR100843142B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020060090739A KR100843142B1 (ko) 2006-09-19 2006-09-19 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
US11/850,128 US7580295B2 (en) 2006-09-19 2007-09-05 Semiconductor memory device and memory system including semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060090739A KR100843142B1 (ko) 2006-09-19 2006-09-19 반도체 메모리 장치 및 이를 포함하는 메모리 시스템

Publications (2)

Publication Number Publication Date
KR20080025927A KR20080025927A (ko) 2008-03-24
KR100843142B1 true KR100843142B1 (ko) 2008-07-02

Family

ID=39188399

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060090739A KR100843142B1 (ko) 2006-09-19 2006-09-19 반도체 메모리 장치 및 이를 포함하는 메모리 시스템

Country Status (2)

Country Link
US (1) US7580295B2 (ko)
KR (1) KR100843142B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101062742B1 (ko) 2009-02-05 2011-09-06 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 테스트 방법
US8850102B2 (en) * 2007-08-23 2014-09-30 Nokia Corporation Flash memory with small data programming capability

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7512032B2 (en) * 2006-03-28 2009-03-31 Andrea Martinelli Electronic device comprising non volatile memory cells with optimized programming and corresponding programming method
JP4561782B2 (ja) * 2007-06-21 2010-10-13 ソニー株式会社 半導体メモリ装置、半導体メモリ装置の動作方法
US7876639B2 (en) * 2008-10-27 2011-01-25 Micron Technology, Inc. Memory devices having redundant arrays for repair
US8719486B2 (en) 2009-06-24 2014-05-06 Micron Technology, Inc. Pinning content in nonvolatile memory

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930020465A (ko) * 1992-03-31 1993-10-19 배순훈 Eeprom 자동인터페이스 제어회로
JPH10283256A (ja) 1997-04-07 1998-10-23 Nec Corp メモリバス接続方式
KR20010035775A (ko) * 1999-10-02 2001-05-07 윤종용 Ｄｒａｍ 구성을 자동 검출하는 장치 및 방법
JP2004213337A (ja) * 2002-12-27 2004-07-29 Nec Computertechno Ltd 半導体記憶装置及び実装型半導体装置
JP2006059046A (ja) 2004-08-19 2006-03-02 Nec Computertechno Ltd メモリの制御方式およびメモリ制御回路

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5856989A (en) * 1996-08-13 1999-01-05 Hewlett-Packard Company Method and apparatus for parity block generation
JP2004102508A (ja) * 2002-09-06 2004-04-02 Renesas Technology Corp 半導体記憶装置
KR100506062B1 (ko) * 2002-12-18 2005-08-05 주식회사 하이닉스반도체 복합형 메모리 장치
KR100750273B1 (ko) * 2003-01-27 2007-08-17 마츠시타 덴끼 산교 가부시키가이샤 메모리 제어장치
KR100546322B1 (ko) 2003-03-27 2006-01-26 삼성전자주식회사 비휘발성 메모리와 휘발성 메모리로 선택적으로 동작할 수있는 상 변화 메모리 장치 및 상 변화 메모리 장치의 동작방법
KR100520228B1 (ko) 2004-02-04 2005-10-11 삼성전자주식회사 상변화 메모리 장치 및 그에 따른 데이터 라이팅 방법
KR100909965B1 (ko) * 2007-05-23 2009-07-29 삼성전자주식회사 버스를 공유하는 휘발성 메모리 및 불휘발성 메모리를구비하는 반도체 메모리 시스템 및 불휘발성 메모리의 동작제어 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930020465A (ko) * 1992-03-31 1993-10-19 배순훈 Eeprom 자동인터페이스 제어회로
JPH10283256A (ja) 1997-04-07 1998-10-23 Nec Corp メモリバス接続方式
KR20010035775A (ko) * 1999-10-02 2001-05-07 윤종용 Ｄｒａｍ 구성을 자동 검출하는 장치 및 방법
JP2004213337A (ja) * 2002-12-27 2004-07-29 Nec Computertechno Ltd 半導体記憶装置及び実装型半導体装置
JP2006059046A (ja) 2004-08-19 2006-03-02 Nec Computertechno Ltd メモリの制御方式およびメモリ制御回路

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8850102B2 (en) * 2007-08-23 2014-09-30 Nokia Corporation Flash memory with small data programming capability
KR101062742B1 (ko) 2009-02-05 2011-09-06 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 테스트 방법
US8274852B2 (en) 2009-02-05 2012-09-25 Hynix Semiconductor Inc. Semiconductor memory apparatus and method of testing the same

Also Published As

Publication number Publication date
KR20080025927A (ko) 2008-03-24
US20080068897A1 (en) 2008-03-20
US7580295B2 (en) 2009-08-25

Similar Documents

Publication Publication Date Title
US7570511B2 (en) Semiconductor memory device having a three-dimensional cell array structure
CN1921013B (zh) 相位变化随机访问存储装置
US8139432B2 (en) Variable resistance memory device and system thereof
US7548446B2 (en) Phase change memory device and associated wordline driving circuit
US8363474B2 (en) Variable resistance memory device
US8243508B2 (en) Resistive memory devices using assymetrical bitline charging and discharging
US8422328B2 (en) Semiconductor device, semiconductor system including the same, and voltage supply method of semiconductor device
US8184468B2 (en) Nonvolatile memory devices using variable resistive elements
US7835199B2 (en) Nonvolatile memory using resistance material
US20110261613A1 (en) Phase change memory array blocks with alternate selection
KR100843142B1 (ko) 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
US8174878B2 (en) Nonvolatile memory, memory system, and method of driving
US9224441B2 (en) Nonvolatile memory device using variable resistive element and memory system having the same
US8085575B2 (en) Nonvolatile memory device and method of driving the same
US8194447B2 (en) Non-volatile memory device using variable resistance element with an improved write performance
US7317655B2 (en) Memory cell array biasing method and a semiconductor memory device
KR20100022788A (ko) 저항체를 이용한 비휘발성 메모리 장치
US8036057B2 (en) Semiconductor memory device and control method thereof
US7852666B2 (en) Nonvolatile memory using resistance material
KR100604935B1 (ko) 코어 면적을 감소시킨 반도체 메모리 장치
US8964488B2 (en) Non-volatile memory device using variable resistance element with an improved write performance
US20180197593A1 (en) Nonvolatile memory device and operating method of the same
US6944041B1 (en) Circuit for accessing a chalcogenide memory array
KR20100022784A (ko) 저항체를 이용한 비휘발성 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130531

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140530

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20150601

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20160531

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20190530

Year of fee payment: 12