JP4561782B2 - 半導体メモリ装置、半導体メモリ装置の動作方法 - Google Patents
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Description
本発明は、半導体メモリ装置とその動作方法に関する。
各種電子機器でＲＡＭチップとして利用される半導体メモリ装置としては、現在、回路構成、動作機能などが異なるものとして多様なメモリタイプが知られている。
回路構成的及び動作的には大きく分けてＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static Random Access Memory）が知られている。またＤＲＡＭの一種であり、外部から供給されるクロックに同期してデータを出力するＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）としては、ＳＤＲ−ＳＤＲＡＭ（Single Data Rate SDRAM）、ＤＤＲ−ＳＤＲＡＭ（Double Data Rate SDRAM）、ＤＤＲ２−ＳＤＲＡＭ、ＤＤＲ３−ＳＤＲＡＭ・・・ＤＤＲ（ｎ）−ＳＤＲＡＭなどが知られている。
また構造的にみれば複数のアクセスポートを備えるＤＰＲＡＭ（Dual Port RAM）も存在し、さらに機能的にみればアドレス指定を必要としないＦＩＦＯ（First in First out）タイプのＲＡＭも存在する。
これら各種のメモリタイプは、電子機器内での必要性に応じて使い分けられる。
なお、本明細書では説明上、ＳＤＲ−ＳＤＲＡＭを「ＳＤＲ」、ＤＤＲ−ＳＤＲＡＭを「ＤＤＲ」、ＤＤＲ２−ＳＤＲＡＭを「ＤＤＲ２」、ＤＤＲ３−ＳＤＲＡＭ・・・ＤＤＲ（ｎ）−ＳＤＲＡＭを「ＤＤＲ３」・・・「ＤＤＲ（ｎ）」、ＦＩＦＯタイプを「ＦＩＦＯ」と呼ぶこととする。
回路構成的及び動作的には大きく分けてＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static Random Access Memory）が知られている。またＤＲＡＭの一種であり、外部から供給されるクロックに同期してデータを出力するＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）としては、ＳＤＲ−ＳＤＲＡＭ（Single Data Rate SDRAM）、ＤＤＲ−ＳＤＲＡＭ（Double Data Rate SDRAM）、ＤＤＲ２−ＳＤＲＡＭ、ＤＤＲ３−ＳＤＲＡＭ・・・ＤＤＲ（ｎ）−ＳＤＲＡＭなどが知られている。
また構造的にみれば複数のアクセスポートを備えるＤＰＲＡＭ（Dual Port RAM）も存在し、さらに機能的にみればアドレス指定を必要としないＦＩＦＯ（First in First out）タイプのＲＡＭも存在する。
これら各種のメモリタイプは、電子機器内での必要性に応じて使い分けられる。
なお、本明細書では説明上、ＳＤＲ−ＳＤＲＡＭを「ＳＤＲ」、ＤＤＲ−ＳＤＲＡＭを「ＤＤＲ」、ＤＤＲ２−ＳＤＲＡＭを「ＤＤＲ２」、ＤＤＲ３−ＳＤＲＡＭ・・・ＤＤＲ（ｎ）−ＳＤＲＡＭを「ＤＤＲ３」・・・「ＤＤＲ（ｎ）」、ＦＩＦＯタイプを「ＦＩＦＯ」と呼ぶこととする。
各種電子機器では、その設計上、必要とされる機能、性能、或いはコスト等を参酌して、搭載する半導体メモリ装置（半導体メモリＩＣチップ）のメモリタイプを決定する。そして、或るメモリタイプの半導体メモリ装置を搭載する場合、そのメモリチップに対して情報の書込／読出を行うメモリコントローラ（メモリ制御装置）は、当然ながら、メモリタイプに応じたメモリアクセス動作を行うものとして設計或いは選定される。
ところが各種事情により、次のような問題が生ずることが多い。
各種の半導体メモリ装置は、全てが常に安定供給されるとは限らない。特に近年では技術革新や市場の要求などに応じて、半導体メモリ装置の多様化が急速に広がり、しかも新たなタイプの開発が積極的に行われている。逆に、需要の低下したタイプの半導体メモリ装置は、メモリメーカにおいて製造中止とされることも頻繁にある。
或るタイプの半導体メモリ装置を電子機器に組み込んで製品化する機器メーカーにとっては、採用しているメモリタイプの半導体メモリ装置の製造中止は、大きな問題となる。
各種の半導体メモリ装置は、全てが常に安定供給されるとは限らない。特に近年では技術革新や市場の要求などに応じて、半導体メモリ装置の多様化が急速に広がり、しかも新たなタイプの開発が積極的に行われている。逆に、需要の低下したタイプの半導体メモリ装置は、メモリメーカにおいて製造中止とされることも頻繁にある。
或るタイプの半導体メモリ装置を電子機器に組み込んで製品化する機器メーカーにとっては、採用しているメモリタイプの半導体メモリ装置の製造中止は、大きな問題となる。
例えば機器メーカーがＳＤＲを採用して或る機器を製造しているとする。仮にＳＤＲの供給が不安定になったとすると、機器メーカーはＳＤＲに代わる半導体メモリ装置を当該機器に搭載することを検討しなければならない。そこで例えばＳＤＲに代えてＤＤＲを搭載することとする。するとこの場合、単に半導体メモリ装置としてのチップをＳＤＲからＤＤＲに変更するだけではなく、その半導体メモリ装置にアクセスを行うメモリコントローラの仕様変更が必要になる。場合によっては、メモリコントローラや周辺回路を再設計しなければならないなど、製造上、効率やコストなどの点で多大な負担が生ずることもある。
また、新たな電子機器の設計を行う際にも、将来的な半導体メモリ装置の供給状況を見越さなければならないが、そのために必要以上に処理能力の高い半導体メモリ装置の採用を余儀なくされたり、或いはメモリコントローラの仕様変更等を予め想定して回路設計を行わなければならないなどから、適切かつ効率的な設計のための自由度が阻害されることもある。
本発明ではこれらの問題に鑑みて、各種のメモリタイプのメモリとして使用できる半導体メモリ装置を実現することを目的とする。
本発明の半導体メモリ装置は、情報記憶領域として形成されるメモリアレイ部と、外部のメモリ制御装置と上記メモリアレイ部との間のインターフェースを行うインターフェース部とが、パッケージ内に封入されて設けられている。そして上記インターフェース部は、複数のメモリタイプにそれぞれ対応した複数のインターフェースモジュールを有している。
また上記メモリアレイ部と、上記インターフェース部とは、１つのシリコンダイ上に形成された状態でパッケージ内に封入されている。
或いは上記メモリアレイ部と、上記インターフェース部とは、それぞれ個別のシリコンダイ上に形成され、結線された状態でパッケージ内に封入されている。
また上記複数のインターフェースモジュールのうちの１つは、上記メモリタイプとしてのＳＤＲ、ＤＤＲ、ＤＤＲ２〜ＤＤＲ（ｎ）、ＳＲＡＭ、ＤＰＲＡＭ、ＦＩＦＯのいずれかに対応するインターフェースモジュールである。
また上記メモリアレイ部と、上記インターフェース部とは、１つのシリコンダイ上に形成された状態でパッケージ内に封入されている。
或いは上記メモリアレイ部と、上記インターフェース部とは、それぞれ個別のシリコンダイ上に形成され、結線された状態でパッケージ内に封入されている。
また上記複数のインターフェースモジュールのうちの１つは、上記メモリタイプとしてのＳＤＲ、ＤＤＲ、ＤＤＲ２〜ＤＤＲ（ｎ）、ＳＲＡＭ、ＤＰＲＡＭ、ＦＩＦＯのいずれかに対応するインターフェースモジュールである。
また上記インターフェース部には、外部のメモリ制御装置に対しての信号の入出力を行う入出力バッファ部が設けられ、上記入出力バッファ部を介して、上記外部のメモリ制御装置と、上記複数のインターフェースモジュールの間の信号伝送が行われる。
この場合、上記複数のインターフェースモジュールのうちで上記入出力バッファ部と接続する１つのインターフェースモジュールを選択するセレクタを有し、上記入出力バッファ部を介して、上記外部のメモリ制御装置と、上記セレクタで選択されたインターフェースモジュールの間で、信号伝送が行われる。
或いはこの場合、上記入出力バッファ部は、上記複数のインターフェースモジュールのそれぞれに対応して複数設けられ、上記外部のメモリ制御装置が、或る１つの上記入出力バッファ部と接続されることで、その入出力バッファ部が対応するインターフェースモジュールと、上記外部のメモリ制御装置との間で信号伝送が行われる。
この場合、上記複数のインターフェースモジュールのうちで上記入出力バッファ部と接続する１つのインターフェースモジュールを選択するセレクタを有し、上記入出力バッファ部を介して、上記外部のメモリ制御装置と、上記セレクタで選択されたインターフェースモジュールの間で、信号伝送が行われる。
或いはこの場合、上記入出力バッファ部は、上記複数のインターフェースモジュールのそれぞれに対応して複数設けられ、上記外部のメモリ制御装置が、或る１つの上記入出力バッファ部と接続されることで、その入出力バッファ部が対応するインターフェースモジュールと、上記外部のメモリ制御装置との間で信号伝送が行われる。
また上記インターフェース部には、外部のメモリ制御装置から供給されるシステムクロックに基づいて、上記複数のインターフェースモジュールのうち上記セレクタで選択されたインターフェースモジュールが用いる複数の処理クロックを生成し、当該インターフェースモジュールの上記複数の処理クロックごとの出力用接続端子と接続して該処理クロックを供給するとともに、上記セレクタで選択されない他のインターフェースモジュールの複数の処理クロックごとの出力用接続端子を固定電圧端子と接続するように接続状態を切り換えるクロック生成部が設けられ、上記クロック生成部は、上記セレクタで選択されない他のインターフェースモジュールの複数の処理クロックごとの出力用接続端子を固定電圧端子と接続するように接続状態を切り換え、上記インターフェース部には、入力されるモード指定信号から、上記メモリタイプの別を示すモードの解釈を行うモード解釈部が設けられ、上記モード解釈部で解釈されたメモリタイプのモードに応じて、上記複数のインターフェースモジュールのうちの１つが、上記メモリアレイ部に対する書込又は読出のアクセス処理を実行するように形成されている。
本発明の半導体メモリ装置の動作方法は、情報記憶領域として形成されるメモリアレイ部と、外部のメモリ制御装置と上記メモリアレイ部との間のインターフェースを行うインターフェース部とが、パッケージ内に封入されて設けられているとともに、上記インターフェース部は、複数のメモリタイプにそれぞれ対応した複数のインターフェースモジュールを有している半導体メモリ装置の動作方法として、接続される外部のメモリ制御装置の仕様に合致するメモリタイプに応じて、上記複数のインターフェースモジュールのうちの１つが選択され、選択されたインターフェースモジュールが、上記外部のメモリ制御装置からの書込又は読出の要求に応じて、上記メモリアレイ部に対して書込又は読出のアクセス処理を実行する。
このような本発明は、半導体メモリ装置としてのメモリＩＣチップのパッケージ内に、例えばＤＲＡＭ又はＳＲＡＭとしての構造のメモリアレイ部が設けられていることに加え、例えばＳＤＲ、ＤＤＲ、ＤＤＲ２・・・ＤＤＲ（ｎ）、ＳＲＡＭ、ＤＰＲＡＭ、ＦＩＦＯ等の各種のメモリタイプに応じた複数のインターフェースモジュールも設けられている。
各インターフェースモジュールは、それぞれ外部のメモリ制御回路からのアクセス要求に応じて、対応するメモリタイプに合致するタイミングでデータ書込／読出を行う。例えばＳＤＲ用のインターフェースモジュールは、メモリアレイ部に対する書込／読出を、外部からはＳＤＲメモリアレイと見られるようにする入出力を行う。またＤＤＲ用のインターフェースモジュールは、メモリアレイ部に対する書込／読出を、外部からはＤＤＲメモリアレイと見られるようにする入出力を行う。
例えばＤＲＡＭ，ＳＲＡＭは回路構造は異なるが、アクセス動作を工夫することで、外部から見れば異なるタイプのメモリと同様に働かせることができる。ＦＩＦＯ、ＤＰＲＡＭも同様である。従って各インターフェースモジュールの動作によって、例えばメモリアレイ部が実際にはＤＲＡＭで構成されていても、これをＳＲＡＭとして動作させたり、或いはＳＤＲ、ＤＤＲなどのＤＲＡＭの各タイプの状態で動作させることができる。
つまり本発明の半導体メモリ装置は、動作するインターフェースモジュールによってメモリタイプが変化するような動作を行う。従って外部のメモリ制御回路の仕様等に応じたメモリタイプのメモリとして機能させることができる。
各インターフェースモジュールは、それぞれ外部のメモリ制御回路からのアクセス要求に応じて、対応するメモリタイプに合致するタイミングでデータ書込／読出を行う。例えばＳＤＲ用のインターフェースモジュールは、メモリアレイ部に対する書込／読出を、外部からはＳＤＲメモリアレイと見られるようにする入出力を行う。またＤＤＲ用のインターフェースモジュールは、メモリアレイ部に対する書込／読出を、外部からはＤＤＲメモリアレイと見られるようにする入出力を行う。
例えばＤＲＡＭ，ＳＲＡＭは回路構造は異なるが、アクセス動作を工夫することで、外部から見れば異なるタイプのメモリと同様に働かせることができる。ＦＩＦＯ、ＤＰＲＡＭも同様である。従って各インターフェースモジュールの動作によって、例えばメモリアレイ部が実際にはＤＲＡＭで構成されていても、これをＳＲＡＭとして動作させたり、或いはＳＤＲ、ＤＤＲなどのＤＲＡＭの各タイプの状態で動作させることができる。
つまり本発明の半導体メモリ装置は、動作するインターフェースモジュールによってメモリタイプが変化するような動作を行う。従って外部のメモリ制御回路の仕様等に応じたメモリタイプのメモリとして機能させることができる。
本発明によれば、半導体メモリ装置を用いて機器製造や設計の効率化や、製造の安定化を実現できる。
例えば或るメモリタイプのメモリを搭載している電子機器において、そのメモリタイプのメモリの供給が不安定になった場合、そのメモリを本発明の半導体メモリ装置に置き換え、それまでのメモリと同様の動作を実行させることで、メモリ制御回路や周辺回路の設計変更なしに、引き続き機器製造を継続できる。
また、新規に電子機器の設計を行う場合には、搭載するメモリチップとして本発明の半導体メモリ装置を採用することで、自由度の高い設計や効率的な設計が可能となり、また将来メモリ自体の仕様変更を行いたい場合にも容易に対応できることになる。
例えば或るメモリタイプのメモリを搭載している電子機器において、そのメモリタイプのメモリの供給が不安定になった場合、そのメモリを本発明の半導体メモリ装置に置き換え、それまでのメモリと同様の動作を実行させることで、メモリ制御回路や周辺回路の設計変更なしに、引き続き機器製造を継続できる。
また、新規に電子機器の設計を行う場合には、搭載するメモリチップとして本発明の半導体メモリ装置を採用することで、自由度の高い設計や効率的な設計が可能となり、また将来メモリ自体の仕様変更を行いたい場合にも容易に対応できることになる。
以下、本発明の実施の形態を、次の順序で説明する。
［１．半導体メモリ装置の概要］
［２．半導体メモリ装置の内部構成及び動作］
［３．ＰＬＬ部のモード動作］
［４．セレクタのモード動作］
［５．ＩＯバッファのモード動作］
［６．半導体メモリ装置の他の構成例］
［１．半導体メモリ装置の概要］
［２．半導体メモリ装置の内部構成及び動作］
［３．ＰＬＬ部のモード動作］
［４．セレクタのモード動作］
［５．ＩＯバッファのモード動作］
［６．半導体メモリ装置の他の構成例］
［１．半導体メモリ装置の概要］
図１（ａ）は、メモリコントローラ１００と、本実施の形態の半導体メモリ装置１とを示している。半導体メモリ装置１は、或る電子機器内においてメモリＩＣとして使用されるものであり、その電子機器内に搭載されたメモリコントローラ１００によって書込／読出のためにアクセスされる。
図１（ａ）は、メモリコントローラ１００と、本実施の形態の半導体メモリ装置１とを示している。半導体メモリ装置１は、或る電子機器内においてメモリＩＣとして使用されるものであり、その電子機器内に搭載されたメモリコントローラ１００によって書込／読出のためにアクセスされる。
メモリコントローラ１００は、その設計仕様に応じて、半導体メモリ装置１を特定のメモリタイプのメモリとして扱う。例えば或る電子機器において、メモリコントローラ１００が、ＤＤＲを対象としたアクセス処理を行うように設計されている場合、本例の半導体メモリ装置１は、ＤＤＲと同様の入出力をメモリコントローラ１００に対して行う。つまりその電子機器の回路上にマウントされ、メモリコントローラ１００と電気的に接続された後は、本例の半導体メモリ装置１は、ＤＤＲとして機能する。
また、他の或る電子機器において、メモリコントローラ１００が、ＳＤＲを対象としたアクセス処理を行うように設計されている場合、本例の半導体メモリ装置１は、ＳＤＲと同様の入出力をメモリコントローラ１００に対して行う。つまりその電子機器の回路上にマウントされ、メモリコントローラ１００と電気的に接続された後は、本例の半導体メモリ装置１は、ＳＤＲとして機能する。
また、他の或る電子機器において、メモリコントローラ１００が、ＳＤＲを対象としたアクセス処理を行うように設計されている場合、本例の半導体メモリ装置１は、ＳＤＲと同様の入出力をメモリコントローラ１００に対して行う。つまりその電子機器の回路上にマウントされ、メモリコントローラ１００と電気的に接続された後は、本例の半導体メモリ装置１は、ＳＤＲとして機能する。
このため、例えばそれまでＳＤＲをマウントした電子機器を製造していた場合において、ＳＤＲの供給元でＳＤＲの製造が中止されたような事態となったとしても、その後は、ＳＤＲに代えて本例の半導体メモリ装置１をマウントし、半導体メモリ装置１にＳＤＲとして動作させることで、その電子機器の製造を、メモリコントローラ１００等の変更なしに継続することができる。
また、新規に開発する電子機器において、本例の半導体メモリ装置１を採用すれば、メモリコントローラ１００や周辺回路の設計の自由度が向上し、さらに将来的なメモリタイプの変更の必要性が生じても、容易に対応できる。
また、新規に開発する電子機器において、本例の半導体メモリ装置１を採用すれば、メモリコントローラ１００や周辺回路の設計の自由度が向上し、さらに将来的なメモリタイプの変更の必要性が生じても、容易に対応できる。
半導体メモリ装置１は、１パッケージにモノリシック化されたメモリＩＣとされるが、内部にインターフェース部２とメモリアレイ部３が形成されている。
メモリアレイ部３は、ＤＲＡＭ或いはＳＲＡＭとしての構造で形成される。
インターフェース部２は、メモリコントローラ１００に対する入出力バッファや、各種のメモリタイプに応じた複数のインターフェースモジュール等を有する。
即ち本例の半導体メモリ装置１は、複数のメモリタイプにそれぞれ対応した複数のインターフェースモジュールを有するインターフェース部２と、情報記憶領域として形成されるメモリアレイ部３とが、パッケージ内に封入されて設けられている。
メモリアレイ部３は、ＤＲＡＭ或いはＳＲＡＭとしての構造で形成される。
インターフェース部２は、メモリコントローラ１００に対する入出力バッファや、各種のメモリタイプに応じた複数のインターフェースモジュール等を有する。
即ち本例の半導体メモリ装置１は、複数のメモリタイプにそれぞれ対応した複数のインターフェースモジュールを有するインターフェース部２と、情報記憶領域として形成されるメモリアレイ部３とが、パッケージ内に封入されて設けられている。
パッケージ内の構造としては、図１（ｂ）（ｃ）に示す例が考えられる。
図１（ｂ）は、メモリアレイ部３とインターフェース部２が、１つのシリコンダイ４上に形成された状態でパッケージ内に封入されている例である。
一方、図１（ｃ）は、メモリアレイ部３とインターフェース部２が、それぞれ個別のシリコンダイ４ａ，４ｂ上に形成され、メモリアレイ部３とインターフェース部２の間が結線された状態でパッケージ内に封入されている例である。
図１（ｂ）は、メモリアレイ部３とインターフェース部２が、１つのシリコンダイ４上に形成された状態でパッケージ内に封入されている例である。
一方、図１（ｃ）は、メモリアレイ部３とインターフェース部２が、それぞれ個別のシリコンダイ４ａ，４ｂ上に形成され、メモリアレイ部３とインターフェース部２の間が結線された状態でパッケージ内に封入されている例である。
［２．半導体メモリ装置の内部構成及び動作］
半導体メモリ装置１の内部の回路構成を図２に示す。
上述のように半導体メモリ装置１にはインターフェース部２とメモリアレイ部３が設けられる。メモリアレイ部３は、ＲＡＭアレイ３０とラッパー（Wrapper）３１を有する。
またインターフェース部２は、複数のインターフェースモジュール２１（２１ａ、２１ｂ・・・２１ｈ）と、ＩＯバッファ２２と、セレクタ２３と、ＰＬＬ部２４と、モード解釈部２５を有する。
半導体メモリ装置１の内部の回路構成を図２に示す。
上述のように半導体メモリ装置１にはインターフェース部２とメモリアレイ部３が設けられる。メモリアレイ部３は、ＲＡＭアレイ３０とラッパー（Wrapper）３１を有する。
またインターフェース部２は、複数のインターフェースモジュール２１（２１ａ、２１ｂ・・・２１ｈ）と、ＩＯバッファ２２と、セレクタ２３と、ＰＬＬ部２４と、モード解釈部２５を有する。
ＲＡＭアレイ３０は、例えばＤＲＡＭ又はＳＲＡＭによる情報記憶領域として形成される。
ラッパー３１は、ＲＡＭアレイ３０と、インターフェースモジュール２１（２１ａ〜２１ｈ）の間の制御信号変換を行う。ＲＡＭアレイ３０は、そのセル構造などは各種都合に応じて自由な設計が可能であるが、ラッパー３１は、ＲＡＭアレイ３０の仕様に応じて信号変換を行って、例えばＤＲＡＭ又はＳＲＡＭとしての一般的なインターフェースを実現するために設けられるものである。
ラッパー３１は、ＲＡＭアレイ３０と、インターフェースモジュール２１（２１ａ〜２１ｈ）の間の制御信号変換を行う。ＲＡＭアレイ３０は、そのセル構造などは各種都合に応じて自由な設計が可能であるが、ラッパー３１は、ＲＡＭアレイ３０の仕様に応じて信号変換を行って、例えばＤＲＡＭ又はＳＲＡＭとしての一般的なインターフェースを実現するために設けられるものである。
インターフェース部２において、ＩＯバッファ２２は、この半導体メモリ装置１と外部デバイス（例えばメモリコントローラ１００）の電気的なインターフェースを行う。
ＩＯバッファ２２は、例えばメモリコントローラ１００との間では、コマンドＣＭＤ、入出力データＤＱ、データストローブ信号ＤＱＳのやりとりを行う。
またＩＯバッファ２２は、例えばメモリコントローラ１００から供給されるシステムクロックＣＬＫを入力し、ＰＬＬ部２４に供給する。
またＩＯバッファ２２はモード指定信号Ｍｄを入力し、モード解釈部２５に供給する。モード指定信号Ｍｄは、半導体メモリ装置１の動作モード（動作させるメモリタイプの別）を指示する信号であるが、例えば半導体メモリ装置１のパッケージ上に形成された小型のディップスイッチ（ＤＩＰスイッチ）などで設定される論理値の信号とされればよい。或いはパッケージにモード設定用の所定数のピンを形成し、その各ピンの接続状態による論理値（例えばＨ／Ｌ／ハイインピーダンスによる論理値）をモード指定信号Ｍｄとしてもよい。さらには、メモリコントローラ１００がモード指定信号Ｍｄを半導体メモリ装置１に供給する構成とすることも考えられる。
ＩＯバッファ２２は、例えばメモリコントローラ１００との間では、コマンドＣＭＤ、入出力データＤＱ、データストローブ信号ＤＱＳのやりとりを行う。
またＩＯバッファ２２は、例えばメモリコントローラ１００から供給されるシステムクロックＣＬＫを入力し、ＰＬＬ部２４に供給する。
またＩＯバッファ２２はモード指定信号Ｍｄを入力し、モード解釈部２５に供給する。モード指定信号Ｍｄは、半導体メモリ装置１の動作モード（動作させるメモリタイプの別）を指示する信号であるが、例えば半導体メモリ装置１のパッケージ上に形成された小型のディップスイッチ（ＤＩＰスイッチ）などで設定される論理値の信号とされればよい。或いはパッケージにモード設定用の所定数のピンを形成し、その各ピンの接続状態による論理値（例えばＨ／Ｌ／ハイインピーダンスによる論理値）をモード指定信号Ｍｄとしてもよい。さらには、メモリコントローラ１００がモード指定信号Ｍｄを半導体メモリ装置１に供給する構成とすることも考えられる。
セレクタ２３は、各種インターフェースモジュール２１（２１ａ〜２１ｈ）のうちの１つを選択してＩＯバッファ２２と接続する。選択はモード解釈部２５からのモード信号Ｓｍｄに基づく。
各種インターフェースモジュール２１（２１ａ〜２１ｈ）として、それぞれ異なるメモリタイプのインターフェースモジュールが設けられる。例えばこの図２の例ではＳＤＲ−ＩＦモジュール２１ａ、ＤＤＲ−ＩＦモジュール２１ｂ、ＤＤＲ２−ＩＦモジュール２１ｃ、ＤＤＲ３−ＩＦモジュール２１ｄ、・・・ＤＤＲ（ｎ）−ＩＦモジュール２１ｅ、ＳＲＡＭ−ＩＦモジュール２１ｆ、ＤＰＲＡＭ−ＩＦモジュール２１ｇ、ＦＩＦＯ−ＩＦモジュール２１ｈが設けられている。
各インターフェースモジュール２１ａ〜２１ｆは、この半導体メモリ装置１が、それぞれ対応するメモリタイプのメモリとして動作するように、メモリコントローラ１００に要求されるタイミングでの入出力を行う。
例えばＳＤＲ−ＩＦモジュール２１ａは、ＲＡＭアレイ３０に対する書込／読出アクセス動作が、外部のメモリコントローラ１００から見てＳＤＲとして動作するように処理を行う。またＤＤＲ−ＩＦモジュール２１ｂは、ＲＡＭアレイ３０に対する書込／読出アクセス動作が、外部のメモリコントローラ１００から見てＤＤＲとして動作するように処理を行う。
各インターフェースモジュール２１ａ〜２１ｆは、この半導体メモリ装置１が、それぞれ対応するメモリタイプのメモリとして動作するように、メモリコントローラ１００に要求されるタイミングでの入出力を行う。
例えばＳＤＲ−ＩＦモジュール２１ａは、ＲＡＭアレイ３０に対する書込／読出アクセス動作が、外部のメモリコントローラ１００から見てＳＤＲとして動作するように処理を行う。またＤＤＲ−ＩＦモジュール２１ｂは、ＲＡＭアレイ３０に対する書込／読出アクセス動作が、外部のメモリコントローラ１００から見てＤＤＲとして動作するように処理を行う。
ＰＬＬ部２４は、例えばメモリコントローラ１００から供給されるシステムクロックＣＬＫに基づいて、各種インターフェースモジュール２１（２１ａ〜２１ｈ）で使用する各種の処理クロックＣＫを生成し、インターフェースモジュール２１に出力する。
モード解釈部２５は、入力されるモード指定信号Ｍｄとしての論理値の解釈を行い、半導体メモリ装置１の動作として要求されるモードを判別する。そしてそのモードを示すモード信号Ｓｍｄを各部に供給する。
この半導体メモリ装置１では、ＩＯバッファ２２、セレクタ２３、ＰＬＬ部２４、及びインターフェースモジュール２１は、モード解釈部２５から出力されるモード信号Ｓｍｄに従って所要の動作を行うことで、例えば外部のメモリコントローラ１００から見て、特定のメモリタイプのメモリとして機能する。
仮に、或る電子機器の回路基板に、図１（ａ）のようにメモリコントローラ１００と、本例の半導体メモリ装置１がマウントされる場合に、メモリコントローラ１００は、ＤＤＲ２を対象としたメモリ制御処理を行うものとされているとする。
その場合、ディップスイッチの設定、もしくはメモリコントローラ１００からの信号として、ＤＤＲ２というメモリタイプのモードを示すモード指定信号Ｍｄが、モード解釈部２５に入力される。
この場合を図３に示す。モード解釈部２５はＤＤＲ２モードを示すモード信号Ｓｍｄを出力する。
後述するが、ＩＯバッファ２２は、モード信号Ｓｍｄに応じて、内部の電気特性、例えば電源電圧や遅延特性を、ＤＤＲ２に対応する状態に切り換える。
またセレクタ２３は、モード信号Ｓｍｄに応じて、ＤＤＲ２に対応するＤＤＲ２−ＩＦモジュール２１ｃを選択する状態となる。
ＰＬＬ部２４は、モード信号Ｓｍｄに応じて、ＤＤＲ２−ＩＦモジュール２１ｃに対する処理クロック群を生成し、ＤＤＲ２−ＩＦモジュール２１ｃに供給する。また、他のインターフェースモジュール（２１ａ，２１ｂ、２１ｄ〜２１ｈ）に対する処理クロックの供給を停止する。
すると、この半導体メモリ装置１は、メモリコントローラ１００から見て、ＤＤＲ２として動作することになる。つまり、メモリコントローラ１００は、ＤＤＲ２に対する制御としてコマンドＣＭＤを出力し、また入出力データＤＱ、データストローブ信号ＤＱＳをＤＤＲ２のタイミングで扱う。この場合に、ＤＤＲ２−ＩＦモジュール２１ｃは、メモリコントローラ１００からのコマンドＣＭに応じてＲＡＭアレイ３０に対する書込／読出を行うが、メモリコントローラ１００に対しては、ＤＤＲ２としてのタイミングで入出力を行うことで、メモリコントローラ１００にとって支障の無いアクセス動作が実現されることになる。
仮に、或る電子機器の回路基板に、図１（ａ）のようにメモリコントローラ１００と、本例の半導体メモリ装置１がマウントされる場合に、メモリコントローラ１００は、ＤＤＲ２を対象としたメモリ制御処理を行うものとされているとする。
その場合、ディップスイッチの設定、もしくはメモリコントローラ１００からの信号として、ＤＤＲ２というメモリタイプのモードを示すモード指定信号Ｍｄが、モード解釈部２５に入力される。
この場合を図３に示す。モード解釈部２５はＤＤＲ２モードを示すモード信号Ｓｍｄを出力する。
後述するが、ＩＯバッファ２２は、モード信号Ｓｍｄに応じて、内部の電気特性、例えば電源電圧や遅延特性を、ＤＤＲ２に対応する状態に切り換える。
またセレクタ２３は、モード信号Ｓｍｄに応じて、ＤＤＲ２に対応するＤＤＲ２−ＩＦモジュール２１ｃを選択する状態となる。
ＰＬＬ部２４は、モード信号Ｓｍｄに応じて、ＤＤＲ２−ＩＦモジュール２１ｃに対する処理クロック群を生成し、ＤＤＲ２−ＩＦモジュール２１ｃに供給する。また、他のインターフェースモジュール（２１ａ，２１ｂ、２１ｄ〜２１ｈ）に対する処理クロックの供給を停止する。
すると、この半導体メモリ装置１は、メモリコントローラ１００から見て、ＤＤＲ２として動作することになる。つまり、メモリコントローラ１００は、ＤＤＲ２に対する制御としてコマンドＣＭＤを出力し、また入出力データＤＱ、データストローブ信号ＤＱＳをＤＤＲ２のタイミングで扱う。この場合に、ＤＤＲ２−ＩＦモジュール２１ｃは、メモリコントローラ１００からのコマンドＣＭに応じてＲＡＭアレイ３０に対する書込／読出を行うが、メモリコントローラ１００に対しては、ＤＤＲ２としてのタイミングで入出力を行うことで、メモリコントローラ１００にとって支障の無いアクセス動作が実現されることになる。
各インターフェースモジュール（２１ａ〜２１ｈ）は、それぞれ対応するメモリタイプの動作タイミングでの入出力をメモリコントローラ１００に対して実現するものであるが、ここで、ＳＤＲに対応するＳＤＲ−ＩＦモジュール２１ａと、ＤＤＲに対応するＤＤＲ−ＩＦモジュール２１ｂの動作を例に挙げて説明する。
まず、図４，図５でＳＤＲ，ＤＤＲのリード／ライト処理のタイミングを述べる。
まず、図４，図５でＳＤＲ，ＤＤＲのリード／ライト処理のタイミングを述べる。
図４（ａ）（ｂ）は通常のＳＤＲ−ＳＤＲＡＭのリードサイクルタイミングとライトサイクルタイミングの一例を示している。特にこれは、キャスレイテンシ（Cas Latency）ＣＬ＝２、バースト長（Burst Length）＝４とした場合における、システムクロックＣＬＫ、コマンド、データ入出力ＤＱのタイミング例を示している。
ＳＤＲＡＭは、入力されるクロックＣＬＫの立ち上がりエッジで各制御信号をラッチし、またクロックＣＬＫに同期してデータの入出力を行う。クロックＣＬＫの立ち上がりエッジのタイミングをＴ１、Ｔ２・・・で示している。
図４（ａ）のリードサイクルタイミングとしては、ホスト側（例えばメモリコントローラ１００に相当するメモリ制御デバイス）から供給されるリードコマンドを例えばタイミングＴ１でラッチする。キャスレイテンシＣＬ＝２の場合、２クロック後のタイミングＴ３以降において、リードコマンドに応じて読み出したデータＱ０，Ｑ１，Ｑ２，Ｑ３を、ホスト側に出力することになる。
また図４（ｂ）のライトサイクルタイミングとしては、ホスト側から供給されるライトコマンドを例えばタイミングＴ１でラッチする。また、ホスト側から供給されるデータＱ０，Ｑ１，Ｑ２，Ｑ３を、タイミングＴ１以降ラッチして、書込処理することになる。
ＳＤＲＡＭは、入力されるクロックＣＬＫの立ち上がりエッジで各制御信号をラッチし、またクロックＣＬＫに同期してデータの入出力を行う。クロックＣＬＫの立ち上がりエッジのタイミングをＴ１、Ｔ２・・・で示している。
図４（ａ）のリードサイクルタイミングとしては、ホスト側（例えばメモリコントローラ１００に相当するメモリ制御デバイス）から供給されるリードコマンドを例えばタイミングＴ１でラッチする。キャスレイテンシＣＬ＝２の場合、２クロック後のタイミングＴ３以降において、リードコマンドに応じて読み出したデータＱ０，Ｑ１，Ｑ２，Ｑ３を、ホスト側に出力することになる。
また図４（ｂ）のライトサイクルタイミングとしては、ホスト側から供給されるライトコマンドを例えばタイミングＴ１でラッチする。また、ホスト側から供給されるデータＱ０，Ｑ１，Ｑ２，Ｑ３を、タイミングＴ１以降ラッチして、書込処理することになる。
一方、図５（ａ）（ｂ）はＤＤＲ−ＳＤＲＡＭのリードサイクルタイミングとライトサイクルタイミングの一例を示している。これも、キャスレイテンシＣＬ＝２、バースト長＝４とした場合とし、システムクロックＣＬＫ１，ＣＬＫ２、コマンド、データ入出力ＤＱ、データストローブ信号ＤＱＳのタイミング例を示している。クロックＣＬＫ２は、クロックＣＬＫ１の位相反転クロックである。
ＤＤＲ−ＳＤＲＡＭは、ＳＤＲ−ＳＤＲＡＭと同様に、入力されるクロックＣＬＫの立ち上がりエッジでコマンドを入力して制御するが、データ入出力のタイミングがＳＤＲ−ＳＤＲＡＭと異なる。
ＤＤＲ−ＳＤＲＡＭでは、高速データ転送を実現するために、位相反転させた２つのクロックＣＬＫ１，ＣＬＫ２と、データストローブ信号ＤＱＳを用いる。データストローブ信号ＤＱＳはクロックＣＬＫ１に同期し、データ入出力ＤＱは、データストローブ信号ＤＱＳの立ち上がりと立ち下がりの両エッジに同期することになる。
図５（ａ）のリードサイクルタイミングでは、例えばタイミングＴ１としてクロックＣＬＫ１の立ち上がりに同期してコマンド処理を行う。キャスレイテンシＣＬ＝２の場合、２クロック後のタイミングＴ３から読出データを出力するが、この場合、データストローブ信号ＤＱＳの両エッジに同期して、データＱ０，Ｑ１，Ｑ２，Ｑ３が出力される。
また図５（ｂ）のライトサイクルタイミングでは、ホスト側から供給されるライトコマンドを例えばタイミングＴ１でラッチする。また、データストローブ信号ＤＱＳの両エッジに同期して、データＱ０，Ｑ１，Ｑ２，Ｑ３の書込処理が行われる。
ＤＤＲ−ＳＤＲＡＭは、ＳＤＲ−ＳＤＲＡＭと同様に、入力されるクロックＣＬＫの立ち上がりエッジでコマンドを入力して制御するが、データ入出力のタイミングがＳＤＲ−ＳＤＲＡＭと異なる。
ＤＤＲ−ＳＤＲＡＭでは、高速データ転送を実現するために、位相反転させた２つのクロックＣＬＫ１，ＣＬＫ２と、データストローブ信号ＤＱＳを用いる。データストローブ信号ＤＱＳはクロックＣＬＫ１に同期し、データ入出力ＤＱは、データストローブ信号ＤＱＳの立ち上がりと立ち下がりの両エッジに同期することになる。
図５（ａ）のリードサイクルタイミングでは、例えばタイミングＴ１としてクロックＣＬＫ１の立ち上がりに同期してコマンド処理を行う。キャスレイテンシＣＬ＝２の場合、２クロック後のタイミングＴ３から読出データを出力するが、この場合、データストローブ信号ＤＱＳの両エッジに同期して、データＱ０，Ｑ１，Ｑ２，Ｑ３が出力される。
また図５（ｂ）のライトサイクルタイミングでは、ホスト側から供給されるライトコマンドを例えばタイミングＴ１でラッチする。また、データストローブ信号ＤＱＳの両エッジに同期して、データＱ０，Ｑ１，Ｑ２，Ｑ３の書込処理が行われる。
なお、ＤＤＲ２，ＤＤＲ３・・・は基本的にはＤＤＲと同様の動作であり、選択できるキャスレイテンシＣＬと、動作周波数が異なるものである。
例えばＳＤＲ、ＤＤＲといったメモリタイプの違いによって、このような処理タイミングの相違が存在する。
そして本例の半導体メモリ装置１では、このような違いを吸収して、各種メモリタイプとして動作すべく、各インターフェースモジュール２１が機能する。
ＳＤＲ−ＩＦモジュール２１ａが機能する場合の入出力動作タイミングと、ＤＤＲ−ＩＦモジュール２１ｂが機能する場合の入出力動作タイミングを図６，図７に示す。
そして本例の半導体メモリ装置１では、このような違いを吸収して、各種メモリタイプとして動作すべく、各インターフェースモジュール２１が機能する。
ＳＤＲ−ＩＦモジュール２１ａが機能する場合の入出力動作タイミングと、ＤＤＲ−ＩＦモジュール２１ｂが機能する場合の入出力動作タイミングを図６，図７に示す。
図６，図７は、ＲＡＭアレイ３０が、アドレス入力からデータ読出出力までのアクセスタイムｔＡＣ＝３ｎｓｅｃという性能とされている場合を例に挙げている。またキャスレイテンシＣＬ＝２が求められる場合を示している。
図６は、例えばメモリコントローラ１００が半導体メモリ装置１をＳＤＲとみなして読出要求を行った場合のタイミングを示している。即ち半導体メモリ装置１がＳＤＲモードとされてＳＤＲ−ＩＦモジュール２１ａが機能する場合である。
図６（ａ）は基本クロックＢＦであり、例えば１００ＭＨｚとされる。この基本クロックＢＦは、メモリコントローラ１００が半導体メモリ装置１に供給するシステムクロックＣＬＫに同期した同位相かつ同周波数のクロックである。
また図６（ｂ）のクロック２ＢＦは、基本クロックＢＦの２倍の周波数のクロックであり、また図６（ｃ）のクロック２ＢＦ＋πは、クロック２ＢＦを１８０°位相シフトした反転クロックである。
これらのクロックＢＦ、２ＢＦ、２ＢＦ＋πは、入力されるシステムクロックＣＬＫに基づいてＰＬＬ部２４が生成し、ＳＤＲ−ＩＦモジュール２１ａに対して処理クロック群として供給するものである。
また図６（ｂ）のクロック２ＢＦは、基本クロックＢＦの２倍の周波数のクロックであり、また図６（ｃ）のクロック２ＢＦ＋πは、クロック２ＢＦを１８０°位相シフトした反転クロックである。
これらのクロックＢＦ、２ＢＦ、２ＢＦ＋πは、入力されるシステムクロックＣＬＫに基づいてＰＬＬ部２４が生成し、ＳＤＲ−ＩＦモジュール２１ａに対して処理クロック群として供給するものである。
図６（ｄ）は、ＳＤＲ−ＩＦモジュール２１ａがＩＯバッファ２２を介して行うメモリコントローラ１００に対する入出力を示している。
図６（ｅ）は、ＳＤＲ−ＩＦモジュール２１ａがＲＡＭアレイ３０（ラッパー３１）に対してアドレスを発行するタイミングを示している。
図６（ｆ）は、ＲＡＭアレイ３０からの読出データがＳＤＲ−ＩＦモジュール２１ａに転送されてくるタイミングを示している。
図６（ｇ）は、ＳＤＲ−ＩＦモジュール２１ａが、読出データを展開してＩＯバッファ２２に受け渡すタイミングを示している。
図６（ｅ）は、ＳＤＲ−ＩＦモジュール２１ａがＲＡＭアレイ３０（ラッパー３１）に対してアドレスを発行するタイミングを示している。
図６（ｆ）は、ＲＡＭアレイ３０からの読出データがＳＤＲ−ＩＦモジュール２１ａに転送されてくるタイミングを示している。
図６（ｇ）は、ＳＤＲ−ＩＦモジュール２１ａが、読出データを展開してＩＯバッファ２２に受け渡すタイミングを示している。
例えばタイミングＴ１において、メモリコントローラ１００からのリードコマンドが取り込まれたとする。この場合、ＳＤＲ−ＩＦモジュール２１ａは、コマンド解釈や読出アドレスの認識処理を行い、５ｎｓｅｃ後のタイミングＴ２において、ＲＡＭアレイ３０に対するアドレス発行を行う。
ＲＡＭアレイ３０はアクセスタイムｔＡＣ＝３ｎｓｅｃであるため、３ｎｓｅｃ後に読出データがＳＤＲ−ＩＦモジュール２１ａに転送されてくる。するとＳＤＲ−ＩＦモジュール２１ａは、読出データＱ０，Ｑ１，Ｑ２，Ｑ３を展開して出力する。この場合、４．５ｎｓｅｃ後のタイミングＴ３以降、基準クロックＢＦの立ち上がりタイミングで各読出データＱ０，Ｑ１，Ｑ２，Ｑ３を展開し、ＩＯバッファ２２を介してメモリコントローラ１００に出力する。
このような動作により、キャスレイテンシＣＬ＝２としてのＳＤＲ−ＳＤＲＡＭと同等の読出動作が、半導体メモリ装置１によって実現される。換言すれば、メモリコントローラ１００は、半導体メモリ装置１をＳＤＲとみなしてコマンド発行を行えばよく、一方、半導体メモリ装置１はＳＤＲ−ＩＦモジュール２１ａの処理により、コマンドに応じてＳＤＲとしての動作を要求されるキャスレイテンシで行う。
ＲＡＭアレイ３０はアクセスタイムｔＡＣ＝３ｎｓｅｃであるため、３ｎｓｅｃ後に読出データがＳＤＲ−ＩＦモジュール２１ａに転送されてくる。するとＳＤＲ−ＩＦモジュール２１ａは、読出データＱ０，Ｑ１，Ｑ２，Ｑ３を展開して出力する。この場合、４．５ｎｓｅｃ後のタイミングＴ３以降、基準クロックＢＦの立ち上がりタイミングで各読出データＱ０，Ｑ１，Ｑ２，Ｑ３を展開し、ＩＯバッファ２２を介してメモリコントローラ１００に出力する。
このような動作により、キャスレイテンシＣＬ＝２としてのＳＤＲ−ＳＤＲＡＭと同等の読出動作が、半導体メモリ装置１によって実現される。換言すれば、メモリコントローラ１００は、半導体メモリ装置１をＳＤＲとみなしてコマンド発行を行えばよく、一方、半導体メモリ装置１はＳＤＲ−ＩＦモジュール２１ａの処理により、コマンドに応じてＳＤＲとしての動作を要求されるキャスレイテンシで行う。
なお、この図６はＲＡＭアレイ３０のアクセスタイムｔＡＣ＝３ｎｓｅｃとした場合の例であるが、アクセスタイムｔＡＣが遅い場合は、ＳＤＲ−ＩＦモジュール２１ａにおける処理を高速化して対応する。例えばアクセスタイムｔＡＣ＝５ｎｓｅｃであって、キャスレイテンシＣＬ＝２が要求されるのであれば、ＳＤＲ−ＩＦモジュール２１ａは読出データの展開出力を２．５ｎｓｅｃ後から行うことで、タイミングＴ３からの読出データＱ０，Ｑ１，Ｑ２，Ｑ３の出力が可能となる。
また例えばアクセスタイムｔＡＣ＝８ｎｓｅｃであって、キャスレイテンシＣＬ＝２が要求されるのであれば、ＳＤＲ−ＩＦモジュール２１ａは、タイミングＴ１のリードコマンドのラッチから２．５ｎｓｅｃ後にＲＡＭアレイ３０に対してアドレス発行を行う。そして８ｎｓｅｃ後に転送されてくる読出データの展開出力を、２ｎｓｅｃ後のタイミングＴ３からの実行するようにすればよい。
また例えばアクセスタイムｔＡＣ＝８ｎｓｅｃであって、キャスレイテンシＣＬ＝２が要求されるのであれば、ＳＤＲ−ＩＦモジュール２１ａは、タイミングＴ１のリードコマンドのラッチから２．５ｎｓｅｃ後にＲＡＭアレイ３０に対してアドレス発行を行う。そして８ｎｓｅｃ後に転送されてくる読出データの展開出力を、２ｎｓｅｃ後のタイミングＴ３からの実行するようにすればよい。
次に図７は、メモリコントローラ１００が半導体メモリ装置１をＤＤＲとみなして読出要求を行った場合のタイミングを示している。即ち半導体メモリ装置１がＤＤＲモードとされてＤＤＲ−ＩＦモジュール２１ｂが機能する場合である。
図７（ａ）の基本クロックＢＦは、メモリコントローラ１００が半導体メモリ装置１に供給するシステムクロックＣＬＫと同位相で同周波数のクロックであり、例えば１３３ＭＨｚとされる。また図７（ｂ）のクロック２ＢＦは、基本クロックＢＦの２倍の周波数のクロックであり、図７（ｃ）のクロック２ＢＦ＋πは、クロック２ＢＦを１８０°位相シフトした反転クロックである。
これらのクロックＢＦ、２ＢＦ、２ＢＦ＋πは、入力されるシステムクロックＣＬＫに基づいてＰＬＬ部２４が生成し、ＤＤＲ−ＩＦモジュール２１ｂに対して処理クロック群として供給するものである。
これらのクロックＢＦ、２ＢＦ、２ＢＦ＋πは、入力されるシステムクロックＣＬＫに基づいてＰＬＬ部２４が生成し、ＤＤＲ−ＩＦモジュール２１ｂに対して処理クロック群として供給するものである。
図７（ｄ）は、ＤＤＲ−ＩＦモジュール２１ｂがＩＯバッファ２２を介して行うメモリコントローラ１００に対する入出力を示している。
図７（ｅ）は、ＤＤＲ−ＩＦモジュール２１ｂのアドレス処理タイミングを示している。
図７（ｆ）は、ＤＤＲ−ＩＦモジュール２１ｂがＲＡＭアレイ３０（ラッパー３１）に対してアドレスを発行するタイミングを示している。
図７（ｇ）は、ＲＡＭアレイ３０からの読出データがＤＤＲ−ＩＦモジュール２１ａに転送されてくるタイミングを示している。
図７（ｈ）は、ＤＤＲ−ＩＦモジュール２１ｂが、読出データの展開処理のタイミングを示している。
図７（ｉ）は、ＤＤＲ−ＩＦモジュール２１ｂが、展開した読出データをＩＯバッファ２２に受け渡すタイミングを示している。
図７（ｅ）は、ＤＤＲ−ＩＦモジュール２１ｂのアドレス処理タイミングを示している。
図７（ｆ）は、ＤＤＲ−ＩＦモジュール２１ｂがＲＡＭアレイ３０（ラッパー３１）に対してアドレスを発行するタイミングを示している。
図７（ｇ）は、ＲＡＭアレイ３０からの読出データがＤＤＲ−ＩＦモジュール２１ａに転送されてくるタイミングを示している。
図７（ｈ）は、ＤＤＲ−ＩＦモジュール２１ｂが、読出データの展開処理のタイミングを示している。
図７（ｉ）は、ＤＤＲ−ＩＦモジュール２１ｂが、展開した読出データをＩＯバッファ２２に受け渡すタイミングを示している。
例えばタイミングＴ１において、メモリコントローラ１００からのリードコマンドが入力されたとする。ＤＤＲ−ＩＦモジュール２１ｂは、アドレス処理を３．７６ｎｓｅｃの間に行ってＲＡＭアレイ３０に対するアドレス発行を行う。
ＲＡＭアレイ３０はアクセスタイムｔＡＣ＝３ｎｓｅｃであるため、３ｎｓｅｃ後に読出データがＤＤＲ−ＩＦモジュール２１ｂに転送されてくる。するとＤＤＲ−ＩＦモジュール２１ｂは、０．７６ｎｓｅｃ後から読出データＱ０，Ｑ１，Ｑ２，Ｑ３を展開し、これを５．６ｎｓｅｃ後のタイミングＴ３以降、基準クロックＢＦの立ち上がり及び立ち下がりの両エッジのタイミングで各読出データＱ０，Ｑ１，Ｑ２，Ｑ３を、ＩＯバッファ２２を介してメモリコントローラ１００に出力する。
このような動作により、キャスレイテンシＣＬ＝２としてのＤＤＲ−ＳＤＲＡＭと同等の読出動作が、半導体メモリ装置１によって実現される。換言すれば、メモリコントローラ１００は、半導体メモリ装置１をＤＤＲとみなしてコマンド発行を行えばよく、一方、半導体メモリ装置１はＤＤＲ−ＩＦモジュール２１ｂの処理により、コマンドに応じてＤＤＲとしての動作を要求されるキャスレイテンシで行う。
ＲＡＭアレイ３０はアクセスタイムｔＡＣ＝３ｎｓｅｃであるため、３ｎｓｅｃ後に読出データがＤＤＲ−ＩＦモジュール２１ｂに転送されてくる。するとＤＤＲ−ＩＦモジュール２１ｂは、０．７６ｎｓｅｃ後から読出データＱ０，Ｑ１，Ｑ２，Ｑ３を展開し、これを５．６ｎｓｅｃ後のタイミングＴ３以降、基準クロックＢＦの立ち上がり及び立ち下がりの両エッジのタイミングで各読出データＱ０，Ｑ１，Ｑ２，Ｑ３を、ＩＯバッファ２２を介してメモリコントローラ１００に出力する。
このような動作により、キャスレイテンシＣＬ＝２としてのＤＤＲ−ＳＤＲＡＭと同等の読出動作が、半導体メモリ装置１によって実現される。換言すれば、メモリコントローラ１００は、半導体メモリ装置１をＤＤＲとみなしてコマンド発行を行えばよく、一方、半導体メモリ装置１はＤＤＲ−ＩＦモジュール２１ｂの処理により、コマンドに応じてＤＤＲとしての動作を要求されるキャスレイテンシで行う。
なお、この図７はＲＡＭアレイ３０のアクセスタイムｔＡＣ＝３ｎｓｅｃとした場合の例であるが、この場合も、アクセスタイムｔＡＣが遅い場合は、ＤＤＲ−ＩＦモジュール２１ｂにおける処理を高速化して対応すればよい。
以上では、ＳＤＲ−ＩＦモジュール２１ａ、ＤＤＲ−ＩＦモジュール２１ｂが機能する場合の読出動作タイミングを示したが、ＤＤＲ２−ＩＦモジュール２１ｃ等の他のインターフェースモジュールが機能する場合も、それぞれ対応するメモリタイプに応じた動作が実現されるようにすればよい。
そして図２の構成の場合、メモリタイプに応じたモードにより、１つのインターフェースモジュール２１が機能する状態となることで、半導体メモリ装置１は、メモリコントローラ１００から見て、ＳＤＲ、ＤＤＲ、ＤＤＲ２〜ＤＤＲ（ｎ）、ＳＲＡＭ、ＤＰＲＡＭ、ＦＩＦＯのいずれかとして動作することができる。
そして図２の構成の場合、メモリタイプに応じたモードにより、１つのインターフェースモジュール２１が機能する状態となることで、半導体メモリ装置１は、メモリコントローラ１００から見て、ＳＤＲ、ＤＤＲ、ＤＤＲ２〜ＤＤＲ（ｎ）、ＳＲＡＭ、ＤＰＲＡＭ、ＦＩＦＯのいずれかとして動作することができる。
［３．ＰＬＬ部のモード動作］
ところで、半導体メモリ装置１が各種のメモリタイプとして動作するにあたっては、上述のようにモード解釈部２５からのモード信号Ｓｍｄに応じて、各部がモードに応じた処理を行うことになる。特には、ＰＬＬ部２４、セレクタ２３、ＩＯバッファ２２が、モード信号Ｓｍｄに対応した動作を行う。このモード動作について説明していく。
ところで、半導体メモリ装置１が各種のメモリタイプとして動作するにあたっては、上述のようにモード解釈部２５からのモード信号Ｓｍｄに応じて、各部がモードに応じた処理を行うことになる。特には、ＰＬＬ部２４、セレクタ２３、ＩＯバッファ２２が、モード信号Ｓｍｄに対応した動作を行う。このモード動作について説明していく。
まず、ここではＰＬＬ部２４のモード動作を述べる。
図８は、ＰＬＬ部２４の内部構成例を示している。なお、図示及び説明の簡略化のため、ここではクロック出力系として、ＳＤＲ−ＩＦモジュール２１ａ、ＤＤＲ−ＩＦモジュール２１ｂ、ＤＤＲ２−ＩＦモジュール２１ｃの３つのインターフェースモジュールに対応する部分のみを参照して、ＰＬＬ部２４のモード動作について説明していく。
図８は、ＰＬＬ部２４の内部構成例を示している。なお、図示及び説明の簡略化のため、ここではクロック出力系として、ＳＤＲ−ＩＦモジュール２１ａ、ＤＤＲ−ＩＦモジュール２１ｂ、ＤＤＲ２−ＩＦモジュール２１ｃの３つのインターフェースモジュールに対応する部分のみを参照して、ＰＬＬ部２４のモード動作について説明していく。
メモリコントローラ１００から供給されるシステムクロックＣＬＫは、バッファアンプ３１を介してクロック生成用ＰＬＬ回路３２に供給される。クロック生成用ＰＬＬ回路３２は、例えば位相比較器、ループフィルタ、ＶＣＯ（電圧制御発振器）、２逓倍器を備えたＰＬＬ（Phase Locked Loop）回路として形成される。
クロック生成用ＰＬＬ回路３２は、システムクロックＣＬＫと、１／２分周器３３の出力の位相比較を行いながら、システムクロックＣＬＫに同期した、２倍の周波数のクロック２ＢＦを出力する。このクロック２ＢＦは切換回路３５に供給される。
また、クロック２ＢＦは、１／２分周器３３により分周されて、システムクロックＣＬＫと同周波数とされた後、位相比較用のクロックとしてクロック生成用ＰＬＬ回路３２にフィードバックされるとともに、この１／２分周器３３により分周されたクロックが、システムクロックＣＬＫと同位相で同周波数の基準クロックＢＦとして切換回路３７に供給される。
さらに、クロック生成用ＰＬＬ回路３２から出力されるクロック２ＢＦは、フェイズシフタ３４で移相処理が行われ、位相反転されたクロック２ＢＦ＋πが生成される。このクロック２ＢＦ＋πは切換回路３６に供給される。
クロック生成用ＰＬＬ回路３２は、システムクロックＣＬＫと、１／２分周器３３の出力の位相比較を行いながら、システムクロックＣＬＫに同期した、２倍の周波数のクロック２ＢＦを出力する。このクロック２ＢＦは切換回路３５に供給される。
また、クロック２ＢＦは、１／２分周器３３により分周されて、システムクロックＣＬＫと同周波数とされた後、位相比較用のクロックとしてクロック生成用ＰＬＬ回路３２にフィードバックされるとともに、この１／２分周器３３により分周されたクロックが、システムクロックＣＬＫと同位相で同周波数の基準クロックＢＦとして切換回路３７に供給される。
さらに、クロック生成用ＰＬＬ回路３２から出力されるクロック２ＢＦは、フェイズシフタ３４で移相処理が行われ、位相反転されたクロック２ＢＦ＋πが生成される。このクロック２ＢＦ＋πは切換回路３６に供給される。
切換回路３５，３６，３７は出力端子として、それぞれＳ端子、Ｄ１端子、Ｄ２端子を備える。
Ｓ端子はＳＤＲ−ＩＦモジュール２１ａに接続される端子である。
Ｄ１端子はＤＤＲ−ＩＦモジュール２１ｂに接続される端子である。
Ｄ２端子はＤＤＲ２−ＩＦモジュール２１ｃに接続される端子である。
また、切換回路３５，３６，３７には、それぞれＨレベル電圧Ｈｉが供給される固定電圧端子Ｆが用意されている。なお、この固定電圧端子Ｆは、Ｌレベル電圧とされてもよい。或いはハイインピーダンス状態とされてもよい。
Ｓ端子はＳＤＲ−ＩＦモジュール２１ａに接続される端子である。
Ｄ１端子はＤＤＲ−ＩＦモジュール２１ｂに接続される端子である。
Ｄ２端子はＤＤＲ２−ＩＦモジュール２１ｃに接続される端子である。
また、切換回路３５，３６，３７には、それぞれＨレベル電圧Ｈｉが供給される固定電圧端子Ｆが用意されている。なお、この固定電圧端子Ｆは、Ｌレベル電圧とされてもよい。或いはハイインピーダンス状態とされてもよい。
なお上述のようにこの図８では、３つのインターフェースモジュール（２１ａ，２１ｂ，２１ｃ）に対するクロック出力系のみを示しているため、切換回路３５，３６，３７は３つの出力端子としているが、実際にはこの切換回路３５，３６，３７には、他のインターフェースモジュール（２１ｄ〜２１ｈ）に対する出力端子も形成され、選択可能とされている。
このようなＰＬＬ部２４に対して、モード解釈部２５からのモード信号Ｓｍｄは、切換回路３５，３６，３７に供給される。切換回路３５，３６，３７は、モード信号Ｓｍｄに応じて、接続状態を切り換える。
例えばモード信号ＳｍｄがＳＤＲモードを示す信号であった場合、切換回路３５，３６，３７は、出力端子としてそれぞれＳ端子を選択する。モードで選択されない出力端子（Ｄ１端子、Ｄ２端子及び図示しない他の出力端子）は、固定電圧端子Ｆに接続される。
この状態を図８で示しているが、これによって、クロック２ＢＦ、２ＢＦ＋π、ＢＦが、それぞれＳＤＲ−ＩＦモジュール２１ａ用の処理クロック群として、各Ｓ端子からＳＤＲ−ＩＦモジュール２１ａに供給されることになる。例えば１００ＭＨｚのシステムクロックＣＬＫがメモリコントローラ１００から供給される場合、図６に示した１００ＭＨｚの基準クロックＢＦと、２倍周波数のクロック２ＢＦ、２ＢＦ＋πがＳＤＲ−ＩＦモジュール２１ａに供給される。
そして処理クロック群が供給されることで、ＳＤＲ−ＩＦモジュール２１ａが機能する。一方、ＤＤＲ−ＩＦモジュール２１ｂ、ＤＤＲ２−ＩＦモジュール２１ｃ（及び図示しない他のインターフェースモジュール２１ｄ〜２１ｈ）は、処理クロックが供給されない状態となり、動作機能はオフとなる。
この状態を図８で示しているが、これによって、クロック２ＢＦ、２ＢＦ＋π、ＢＦが、それぞれＳＤＲ−ＩＦモジュール２１ａ用の処理クロック群として、各Ｓ端子からＳＤＲ−ＩＦモジュール２１ａに供給されることになる。例えば１００ＭＨｚのシステムクロックＣＬＫがメモリコントローラ１００から供給される場合、図６に示した１００ＭＨｚの基準クロックＢＦと、２倍周波数のクロック２ＢＦ、２ＢＦ＋πがＳＤＲ−ＩＦモジュール２１ａに供給される。
そして処理クロック群が供給されることで、ＳＤＲ−ＩＦモジュール２１ａが機能する。一方、ＤＤＲ−ＩＦモジュール２１ｂ、ＤＤＲ２−ＩＦモジュール２１ｃ（及び図示しない他のインターフェースモジュール２１ｄ〜２１ｈ）は、処理クロックが供給されない状態となり、動作機能はオフとなる。
また例えば、モード信号ＳｍｄがＤＤＲモードを示す信号であった場合、切換回路３５，３６，３７は、出力端子としてそれぞれＤ１端子を選択し、他の出力端子（Ｓ端子、Ｄ２端子及び図示しない他の出力端子）は、固定電圧端子Ｆに接続される。これによって、クロック２ＢＦ、２ＢＦ＋π、ＢＦが、それぞれＤＤＲ−ＩＦモジュール２１ｂ用の処理クロック群として、各Ｄ１端子からＤＤＲ−ＩＦモジュール２１ｂに供給される。例えば１３３ＭＨｚのシステムクロックＣＬＫがメモリコントローラ１００から供給される場合、図７に示した１３３ＭＨｚの基準クロックＢＦと、２倍周波数のクロック２ＢＦ、２ＢＦ＋πがＤＤＲ−ＩＦモジュール２１ｂに供給される。
そして処理クロック群が供給されることで、ＤＤＲ−ＩＦモジュール２１ｂが機能し、一方、ＳＤＲ−ＩＦモジュール２１ａ、ＤＤＲ２−ＩＦモジュール２１ｃ（及び図示しない他のインターフェースモジュール２１ｄ〜２１ｈ）は、処理クロックが供給されず動作機能はオフとなる。
そして処理クロック群が供給されることで、ＤＤＲ−ＩＦモジュール２１ｂが機能し、一方、ＳＤＲ−ＩＦモジュール２１ａ、ＤＤＲ２−ＩＦモジュール２１ｃ（及び図示しない他のインターフェースモジュール２１ｄ〜２１ｈ）は、処理クロックが供給されず動作機能はオフとなる。
例えば以上のように、ＰＬＬ部２４がインターフェースモジュール２１ａ〜２１ｈに対して、モード信号Ｓｍｄに応じたクロック供給を行うようにすることで、必要な１つのインターフェースモジュールが機能し、他のインターフェースモジュールは動作オフ状態となる。
［４．セレクタのモード動作］
セレクタ２３のモード動作を図９で説明する。図９においては、上記図８の場合と同様に、インターフェースモジュールとしてＳＤＲ−ＩＦモジュール２１ａ、ＤＤＲ−ＩＦモジュール２１ｂ、ＤＤＲ２−ＩＦモジュール２１ｃの３つのインターフェースモジュールに対応する部分のみを示している。
セレクタ２３のモード動作を図９で説明する。図９においては、上記図８の場合と同様に、インターフェースモジュールとしてＳＤＲ−ＩＦモジュール２１ａ、ＤＤＲ−ＩＦモジュール２１ｂ、ＤＤＲ２−ＩＦモジュール２１ｃの３つのインターフェースモジュールに対応する部分のみを示している。
上述したようにメモリコントローラ１００とＩＯバッファ２２の間は、コマンドＣＭＤ、入出力データＤＱ、データストローブ信号ＤＱＳの入出力を行うが、セレクタ２２におけるこれらの信号の転送としては、コマンドＣＭＤ、データ入力ＤＱｉｎ、データ出力ＤＱｏｕｔ、ストローブ信号入力ＤＱＳｉｎ、ストローブ信号出力ＤＱＳｏｕｔの転送を行うことになる。
即ち、セレクタ２２は、メモリコントローラ１００からＩＯバッファ２２に入力されるコマンドＣＭＤを、インターフェースモジュール２１に転送する。
またコマンドＣＭＤが書込コマンドである場合、メモリコントローラ１００から書込データがＩＯバッファ２２に入力されるが、セレクタ２３は、この書込データをデータ入力ＤＱｉｎとしてインターフェースモジュール２１に転送する。
またコマンドＣＭＤが読出コマンドであった場合、インターフェースモジュール２１によってＲＡＭアレイ３０からデータが読み出されるが、セレクタ２３は、この読出データをデータ出力ＤＱｏｕｔとしてＩＯバッファ２２に転送する。
また、モードがＤＤＲ〜ＤＤＲ（ｎ）の場合、データストローブ信号ＤＱＳが用いられるが、セレクタ２３は、このデータストローブ信号ＤＱＳの入力、出力をストローブ信号入力ＤＱＳｉｎ、ストローブ信号出力ＤＱＳｏｕｔとして転送する。
即ち、セレクタ２２は、メモリコントローラ１００からＩＯバッファ２２に入力されるコマンドＣＭＤを、インターフェースモジュール２１に転送する。
またコマンドＣＭＤが書込コマンドである場合、メモリコントローラ１００から書込データがＩＯバッファ２２に入力されるが、セレクタ２３は、この書込データをデータ入力ＤＱｉｎとしてインターフェースモジュール２１に転送する。
またコマンドＣＭＤが読出コマンドであった場合、インターフェースモジュール２１によってＲＡＭアレイ３０からデータが読み出されるが、セレクタ２３は、この読出データをデータ出力ＤＱｏｕｔとしてＩＯバッファ２２に転送する。
また、モードがＤＤＲ〜ＤＤＲ（ｎ）の場合、データストローブ信号ＤＱＳが用いられるが、セレクタ２３は、このデータストローブ信号ＤＱＳの入力、出力をストローブ信号入力ＤＱＳｉｎ、ストローブ信号出力ＤＱＳｏｕｔとして転送する。
セレクタ２３には、これらの信号に応じて、選択スイッチ回路２３ａ〜２３ｅが設けられている。
選択スイッチ回路２３ａはコマンドＣＭＤに対応し、インターフェースモジュール２１に対する出力端子としてＳ端子、Ｄ１端子、Ｄ２端子が形成されている。
選択スイッチ回路２３ｂはデータ入力ＤＱｉｎに対応し、インターフェースモジュール２１に対する出力端子としてＳ端子、Ｄ１端子、Ｄ２端子が形成されている。
選択スイッチ回路２３ｃはデータ出力ＤＱｏｕｔに対応し、インターフェースモジュール２１からの入力端子としてＳ端子、Ｄ１端子、Ｄ２端子が形成されている。
選択スイッチ回路２３ｄはストローブ信号入力ＤＱＳｉｎに対応し、インターフェースモジュール２１に対する出力端子としてＤ１端子、Ｄ２端子が形成されている。
選択スイッチ回路２３ｅはストローブ信号出力ＤＱＳｏｕｔに対応し、インターフェースモジュール２１からの入力端子としてＤ１端子、Ｄ２端子が形成されている。
なお、この図９では、３つのインターフェースモジュール（２１ａ，２１ｂ，２１ｃ）に対する入出力系のみを示しているため、選択スイッチ回路２３ａ〜２３ｅには、他のインターフェースモジュール（２１ｄ〜２１ｈ）に対する出力端子又は入力端子を示していないが、実際は、他のインターフェースモジュール（２１ｄ〜２１ｈ）に対する出力端子又は入力端子も形成され、選択可能とされている。
選択スイッチ回路２３ａはコマンドＣＭＤに対応し、インターフェースモジュール２１に対する出力端子としてＳ端子、Ｄ１端子、Ｄ２端子が形成されている。
選択スイッチ回路２３ｂはデータ入力ＤＱｉｎに対応し、インターフェースモジュール２１に対する出力端子としてＳ端子、Ｄ１端子、Ｄ２端子が形成されている。
選択スイッチ回路２３ｃはデータ出力ＤＱｏｕｔに対応し、インターフェースモジュール２１からの入力端子としてＳ端子、Ｄ１端子、Ｄ２端子が形成されている。
選択スイッチ回路２３ｄはストローブ信号入力ＤＱＳｉｎに対応し、インターフェースモジュール２１に対する出力端子としてＤ１端子、Ｄ２端子が形成されている。
選択スイッチ回路２３ｅはストローブ信号出力ＤＱＳｏｕｔに対応し、インターフェースモジュール２１からの入力端子としてＤ１端子、Ｄ２端子が形成されている。
なお、この図９では、３つのインターフェースモジュール（２１ａ，２１ｂ，２１ｃ）に対する入出力系のみを示しているため、選択スイッチ回路２３ａ〜２３ｅには、他のインターフェースモジュール（２１ｄ〜２１ｈ）に対する出力端子又は入力端子を示していないが、実際は、他のインターフェースモジュール（２１ｄ〜２１ｈ）に対する出力端子又は入力端子も形成され、選択可能とされている。
セレクタ２３の各選択スイッチ回路２３ａ〜２３ｅは、モード解釈部２５からのモード信号Ｓｍｄに応じて、出力端子又は入力端子を選択する。
例えばモード信号ＳｍｄがＳＤＲモードを示す信号であった場合、選択スイッチ回路２３ａ、２３ｂ、２３ｃは、それぞれＳ端子を選択する。なお、ＳＤＲではデータストローブ信号ＤＱＳは使用されないため、選択スイッチ回路２３ｄ、２３ｅは非接続状態でよい。
これにより、ＩＯバッファ２２とＳＤＲ−ＩＦモジュール２１ａの間で、コマンドＣＭＤ、データ入力ＤＱｉｎ、データ出力ＤＱｏｕｔの転送が実現される。
例えばモード信号ＳｍｄがＳＤＲモードを示す信号であった場合、選択スイッチ回路２３ａ、２３ｂ、２３ｃは、それぞれＳ端子を選択する。なお、ＳＤＲではデータストローブ信号ＤＱＳは使用されないため、選択スイッチ回路２３ｄ、２３ｅは非接続状態でよい。
これにより、ＩＯバッファ２２とＳＤＲ−ＩＦモジュール２１ａの間で、コマンドＣＭＤ、データ入力ＤＱｉｎ、データ出力ＤＱｏｕｔの転送が実現される。
また例えば、モード信号ＳｍｄがＤＤＲモードを示す信号であった場合、選択スイッチ回路２３ａ〜２３ｅは、それぞれＤ１端子を選択する。図９ではこの状態を示しているが、この状態で、ＩＯバッファ２２とＤＤＲ−ＩＦモジュール２１ｂの間で、コマンドＣＭＤ、データ入力ＤＱｉｎ、データ出力ＤＱｏｕｔ、ストローブ信号入力ＤＱＳｉｎ、ストローブ信号出力ＤＱＳｏｕｔの転送が実現される。
例えば以上のように、セレクタ２３の選択スイッチ回路２３ａ〜２３ｅがモード信号Ｓｍｄに応じた接続選択を行うことで、機能している１つのインターフェースモジュールと、ＩＯバッファ２２の間での信号転送が行われ、当該機能している１つのインターフェースモジュールとメモリコントローラ１００の間の信号の入出力が実行される。
［５．ＩＯバッファのモード動作］
ＩＯバッファ２２のモード動作としては、モード（実行するメモリタイプ）に応じたバッファ電源電圧特性や遅延特性の切換が行われる。
バッファ電源電圧は、メモリタイプによって異なっており、例えばＳＤＲでは３．３Ｖ又は２．５Ｖ、ＤＤＲでは２．５Ｖ、ＤＤＲ２では１．８Ｖ、ＤＤＲ３では１．５Ｖなどとされている。従って、本例の半導体メモリ装置１の場合、ＩＯバッファ２２はモードに応じて動作電源電圧の切換が必要になる。
ＩＯバッファ２２のモード動作としては、モード（実行するメモリタイプ）に応じたバッファ電源電圧特性や遅延特性の切換が行われる。
バッファ電源電圧は、メモリタイプによって異なっており、例えばＳＤＲでは３．３Ｖ又は２．５Ｖ、ＤＤＲでは２．５Ｖ、ＤＤＲ２では１．８Ｖ、ＤＤＲ３では１．５Ｖなどとされている。従って、本例の半導体メモリ装置１の場合、ＩＯバッファ２２はモードに応じて動作電源電圧の切換が必要になる。
図１０〜図１４は、それぞれ電源電圧や遅延特性の切換のためのＩＯバッファ２２の構成例を示している。各図では、タイプＡ、タイプＢとして２つの電源電圧を切り換える動作を説明する。例えば図中「Ａ」を付したバッファアンプは、電源電圧３．３Ｖで遅延特性がτ１とされるタイプＡのバッファであり、図中「Ｂ」を付したバッファアンプは、電源電圧２．５Ｖで遅延特性がτ２とされるタイプＢのバッファであるとする。
なお、ここではタイプＡ、タイプＢとしての電気特性切換を説明するが、実際には、半導体メモリ装置１が対応可能なメモリタイプの数や種類に応じて、必要なタイプ数の電気特性切換が行われる構成となることはいうまでもない。
また、各図では信号経路として入力系、出力系、双方向系として３つを示しているが、具体的な信号経路は、これらのいずれかに相当すると考えればい。例えばコマンドＣＭＤやデータ入力ＤＱｉｎの信号経路としては、それぞれ図の入力系の構成が採られると考えればよい。
また図１０〜図１４における内部ロジック３０とは、セレクタ２３、ＰＬＬ部２４、インターフェースモジュール２１（２１ａ〜２１ｈ）を包括的に示したブロックである。
なお、ここではタイプＡ、タイプＢとしての電気特性切換を説明するが、実際には、半導体メモリ装置１が対応可能なメモリタイプの数や種類に応じて、必要なタイプ数の電気特性切換が行われる構成となることはいうまでもない。
また、各図では信号経路として入力系、出力系、双方向系として３つを示しているが、具体的な信号経路は、これらのいずれかに相当すると考えればい。例えばコマンドＣＭＤやデータ入力ＤＱｉｎの信号経路としては、それぞれ図の入力系の構成が採られると考えればよい。
また図１０〜図１４における内部ロジック３０とは、セレクタ２３、ＰＬＬ部２４、インターフェースモジュール２１（２１ａ〜２１ｈ）を包括的に示したブロックである。
まず図１０の例を説明する。
ＩＯバッファ２２には、入力系として、タイプＡバッファ４４，タイプＢバッファ、スイッチ４１、５３が設けられる。
またＩＯバッファ２２には、出力系として、タイプＡバッファ４５，タイプＢバッファ４９，スイッチ４２，５４が設けられる。
またＩＯバッファ２２には、双方向系として、タイプＡバッファ４６，タイプＡ・３ステートバッファ４７、タイプＢバッファ５０，タイプＢ・３ステートバッファ５１、スイッチ４３，５５，５６が設けられる。
モード指示信号Ｍｄは、バッファアンプ５２を介してモード解釈部２５に供給される。
ＩＯバッファ２２には、入力系として、タイプＡバッファ４４，タイプＢバッファ、スイッチ４１、５３が設けられる。
またＩＯバッファ２２には、出力系として、タイプＡバッファ４５，タイプＢバッファ４９，スイッチ４２，５４が設けられる。
またＩＯバッファ２２には、双方向系として、タイプＡバッファ４６，タイプＡ・３ステートバッファ４７、タイプＢバッファ５０，タイプＢ・３ステートバッファ５１、スイッチ４３，５５，５６が設けられる。
モード指示信号Ｍｄは、バッファアンプ５２を介してモード解釈部２５に供給される。
また、半導体メモリ装置１の外部からの導入される電源ラインとしては。タイプＡバッファ用電源ライン７０と、タイプＢバッファ用電源ライン７１と、内部ロジック用電源ライン７２と、モードバッファ用電源ライン７３が形成されている。
例えばタイプＡバッファ用電源ライン７０は、３．３Ｖの電源ラインとされ、このタイプＡバッファ用電源ライン７０は、タイプＡバッファ４４，４５，４６、タイプＡ・３ステートバッファ４７、スイッチ４１，４２，４３に対する電源供給を行う。
また、タイプＢバッファ用電源ライン７１は、例えば２．５Ｖの電源ラインとされ、このタイプＢバッファ用電源ライン７１は、タイプＢバッファ４８，４９，５０、タイプＢ・３ステートバッファ５１に対する電源供給を行う。
内部ロジック用電源ライン７２は、内部ロジック３０内の各回路部（インターフェースモジュール２１やＰＬＬ部２４）やモード解釈部２５に動作電源電圧を供給するとともに、スイッチ５３，５４，５５，５６のスイッチング動作のための動作電源電圧供給を行う。
モードバッファ用電源ライン７３は、バッファアンプ５２に動作電源電圧を供給する。
例えばタイプＡバッファ用電源ライン７０は、３．３Ｖの電源ラインとされ、このタイプＡバッファ用電源ライン７０は、タイプＡバッファ４４，４５，４６、タイプＡ・３ステートバッファ４７、スイッチ４１，４２，４３に対する電源供給を行う。
また、タイプＢバッファ用電源ライン７１は、例えば２．５Ｖの電源ラインとされ、このタイプＢバッファ用電源ライン７１は、タイプＢバッファ４８，４９，５０、タイプＢ・３ステートバッファ５１に対する電源供給を行う。
内部ロジック用電源ライン７２は、内部ロジック３０内の各回路部（インターフェースモジュール２１やＰＬＬ部２４）やモード解釈部２５に動作電源電圧を供給するとともに、スイッチ５３，５４，５５，５６のスイッチング動作のための動作電源電圧供給を行う。
モードバッファ用電源ライン７３は、バッファアンプ５２に動作電源電圧を供給する。
なお、この例ではスイッチ４１、４２、４３にはタイプＡバッファ用電源ライン７０による動作電源電圧の供給が行われるが、これはスイッチ４１、４２，４３のスイッチング動作を可能とする電源電圧が供給されればよく、他の電源ラインからスイッチ４１、４２，４３の動作電源電圧を供給してもよい。
各スイッチ４１，４２，４３，５３，５４，５５，５６は、タイプＡに対応するａ端子と、タイプＢに対応するｂ端子を切換可能な構成とされる。
そして各スイッチ４１，４２，４３，５３，５４，５５，５６はモード解釈部２５からのモード信号Ｓｍｄにより、接続端子を切り換える。
そして各スイッチ４１，４２，４３，５３，５４，５５，５６はモード解釈部２５からのモード信号Ｓｍｄにより、接続端子を切り換える。
例えばモード信号ＳｍｄによりタイプＡに相当するメモリタイプが指示される場合は、各スイッチ４１，４２，４３，５３，５４，５５，５６はａ端子を選択する。これによって、ＩＯバッファ２２では、タイプＡバッファ４４，４５，４６、タイプＡ・３ステートバッファ４７が機能して各種信号の入出力を行うことになり、つまりタイプＡに相当するメモリタイプに応じた入出力バッファ動作が実現される。
またモード信号ＳｍｄによりタイプＢに相当するメモリタイプが指示される場合は、各スイッチ４１，４２，４３，５３，５４，５５，５６はｂ端子を選択する。これによって、ＩＯバッファ２２では、タイプＢバッファ４８，４９，５０、タイプＢ・３ステートバッファ５１が機能して各種信号の入出力を行うことになり、つまりタイプＢに相当するメモリタイプに応じた入出力バッファ動作が実現される。
なお、ここででは、タイプＡ、タイプＢとして、２つの電気特性タイプの切換というモデルで説明したが、実際には、搭載されるインターフェースモジュール２１の数や種類によってバッファ電気特性として切換を実行すべきタイプ数はより多数となることが想定される。
例えば電源電圧や遅延特性の異なる電気特性タイプとして、タイプＣ、タイプＤ・・・というように多数のタイプが必要となるが、その場合、各タイプに応じたバッファアンプが上記タイプＡ，Ｂと同様に搭載されるとともに、スイッチ４１，４２，４３，５３，５４，５５，５６により、それらが選択される構成とされればよい。
以降、図１１〜図１４で他の構成を述べるが、このようにより多数の電気特性タイプに対応するように構成を拡張的に考えるべきであることは同様である。
例えば電源電圧や遅延特性の異なる電気特性タイプとして、タイプＣ、タイプＤ・・・というように多数のタイプが必要となるが、その場合、各タイプに応じたバッファアンプが上記タイプＡ，Ｂと同様に搭載されるとともに、スイッチ４１，４２，４３，５３，５４，５５，５６により、それらが選択される構成とされればよい。
以降、図１１〜図１４で他の構成を述べるが、このようにより多数の電気特性タイプに対応するように構成を拡張的に考えるべきであることは同様である。
続いてＩＯバッファ２２の他の構成例を図１１で説明する。なお、図１０と同一部分は同一符号を付して重複説明を避ける。
この図１１の例では、半導体メモリ装置１に外部から導入する電源ラインを３本としている。即ちバッファ用電源ライン７４，モードバッファ用電源ライン７３、内部ロジック用電源ライン７２である。
この図１１の例では、半導体メモリ装置１に外部から導入する電源ラインを３本としている。即ちバッファ用電源ライン７４，モードバッファ用電源ライン７３、内部ロジック用電源ライン７２である。
そしてバッファ用電源ライン７４は、スイッチ４１、４２，４３への電源ラインとされるとともに、電源ラインスイッチ５７によって、接続先がＡタイプ系とＢタイプ系に切り換えられるようにしている。
モード信号Ｓｍｄは、各スイッチ４１，４２，４３，５３，５４，５５，５６と、電源ラインスイッチ５７に供給される。
バッファ用電源ライン７４には、電子機器の回路基板に半導体メモリ装置１がマウントされる際、この半導体メモリ装置１がどのようなメモリタイプとして使用されるかに応じて、所定の電源電圧が供給される。
例えばその電子機器において、半導体メモリ装置１をＳＤＲとして扱う場合、このバッファ用電源ライン７４は、回路基板配線によって３．３Ｖの電源ラインに固定接続されることになる。一方、例えばその電子機器において、半導体メモリ装置１をＤＤＲとして扱う場合、このバッファ用電源ライン７４は、回路基板配線によって２．５Ｖの電源ラインに固定接続されることになる。
モード信号Ｓｍｄは、各スイッチ４１，４２，４３，５３，５４，５５，５６と、電源ラインスイッチ５７に供給される。
バッファ用電源ライン７４には、電子機器の回路基板に半導体メモリ装置１がマウントされる際、この半導体メモリ装置１がどのようなメモリタイプとして使用されるかに応じて、所定の電源電圧が供給される。
例えばその電子機器において、半導体メモリ装置１をＳＤＲとして扱う場合、このバッファ用電源ライン７４は、回路基板配線によって３．３Ｖの電源ラインに固定接続されることになる。一方、例えばその電子機器において、半導体メモリ装置１をＤＤＲとして扱う場合、このバッファ用電源ライン７４は、回路基板配線によって２．５Ｖの電源ラインに固定接続されることになる。
そして、例えばモード信号ＳｍｄによりタイプＡに相当するメモリタイプが指示される場合は、各スイッチ４１，４２，４３，５３，５４，５５，５６はａ端子を選択し、電源ラインスイッチ５７もａ端子を選択する。
この場合、バッファ用電源ライン７４は、３．３Ｖ電源ラインとされているため、タイプＡバッファ４４，４５，４６、タイプＡ・３ステートバッファ４７には３．３Ｖ電源電圧が供給される。従ってＩＯバッファ２２では、タイプＡバッファ４４，４５，４６、タイプＡ・３ステートバッファ４７が機能して各種信号の入出力を行うことになり、タイプＡに相当するメモリタイプに応じた入出力バッファ動作が実現される。
この場合、バッファ用電源ライン７４は、３．３Ｖ電源ラインとされているため、タイプＡバッファ４４，４５，４６、タイプＡ・３ステートバッファ４７には３．３Ｖ電源電圧が供給される。従ってＩＯバッファ２２では、タイプＡバッファ４４，４５，４６、タイプＡ・３ステートバッファ４７が機能して各種信号の入出力を行うことになり、タイプＡに相当するメモリタイプに応じた入出力バッファ動作が実現される。
またモード信号ＳｍｄによりタイプＢに相当するメモリタイプが指示される場合は、各スイッチ４１，４２，４３，５３，５４，５５，５６はｂ端子を選択し、電源ラインスイッチ５７もｂ端子を選択する。
この場合、バッファ用電源ライン７４は、２．５Ｖ電源ラインとされているため、タイプＢバッファ４８，４９，５０、タイプＢ・３ステートバッファ５１には２．５Ｖ電源電圧が供給される。従ってＩＯバッファ２２では、タイプＢバッファ４８，４９，５０、タイプＢ・３ステートバッファ５１が機能して各種信号の入出力を行うことになり、タイプＢに相当するメモリタイプに応じた入出力バッファ動作が実現される。
この場合、バッファ用電源ライン７４は、２．５Ｖ電源ラインとされているため、タイプＢバッファ４８，４９，５０、タイプＢ・３ステートバッファ５１には２．５Ｖ電源電圧が供給される。従ってＩＯバッファ２２では、タイプＢバッファ４８，４９，５０、タイプＢ・３ステートバッファ５１が機能して各種信号の入出力を行うことになり、タイプＢに相当するメモリタイプに応じた入出力バッファ動作が実現される。
続いて図１２の例を説明する。
この図１２の例は、半導体メモリ装置１に外部から導入する電源ラインを、共通電源ライン７６のみとしている。そしてＩＯバッファ２２内にＤＣ／ＤＣコンバータ５８を備えるようにする。
ＤＣ／ＤＣコンバータ５８は、共通電源ライン７６からの電源電圧に対して電圧変換を行い、各電源ラインにそれぞれ所定電圧の電源供給を行う。
即ちＤＣ／ＤＣコンバータ５８は、スイッチ用電源ライン７５により、スイッチ４１、４２，４３に対する電源電圧供給を行う。
またＤＣ／ＤＣコンバータ５８は、タイプＡバッファ用電源ライン７０により、タイプＡバッファ４４，４５，４６、タイプＡ・３ステートバッファ４７に対する３．３Ｖの電源電圧供給を行う。
またＤＣ／ＤＣコンバータ５８は、タイプＢバッファ用電源ライン７１により、タイプＢバッファ４８，４９，５０、タイプＢ・３ステートバッファ５１に対する２．５Ｖの電源電圧供給を行う。
またＤＣ／ＤＣコンバータ５８は、モードバッファ用電源ライン７３により、バッファアンプ５２に対する電源電圧供給を行う。
またＤＣ／ＤＣコンバータ５８は、内部ロジック用電源ライン７２により、内部ロジック３０、スイッチ５３，５４，５５，５６、モード解釈部２５に対する電源電圧供給を行う。
この図１２の例は、半導体メモリ装置１に外部から導入する電源ラインを、共通電源ライン７６のみとしている。そしてＩＯバッファ２２内にＤＣ／ＤＣコンバータ５８を備えるようにする。
ＤＣ／ＤＣコンバータ５８は、共通電源ライン７６からの電源電圧に対して電圧変換を行い、各電源ラインにそれぞれ所定電圧の電源供給を行う。
即ちＤＣ／ＤＣコンバータ５８は、スイッチ用電源ライン７５により、スイッチ４１、４２，４３に対する電源電圧供給を行う。
またＤＣ／ＤＣコンバータ５８は、タイプＡバッファ用電源ライン７０により、タイプＡバッファ４４，４５，４６、タイプＡ・３ステートバッファ４７に対する３．３Ｖの電源電圧供給を行う。
またＤＣ／ＤＣコンバータ５８は、タイプＢバッファ用電源ライン７１により、タイプＢバッファ４８，４９，５０、タイプＢ・３ステートバッファ５１に対する２．５Ｖの電源電圧供給を行う。
またＤＣ／ＤＣコンバータ５８は、モードバッファ用電源ライン７３により、バッファアンプ５２に対する電源電圧供給を行う。
またＤＣ／ＤＣコンバータ５８は、内部ロジック用電源ライン７２により、内部ロジック３０、スイッチ５３，５４，５５，５６、モード解釈部２５に対する電源電圧供給を行う。
モード解釈部２５からのモード信号Ｓｍｄは、各スイッチ４１，４２，４３，５３，５４，５５，５６と、ＤＣ／ＤＣコンバータ５８に供給される。ＤＣ／ＤＣコンバータ５８は、タイプＡバッファ用電源ライン７０への電源電圧出力と、タイプＢバッファ用電源ライン７１への電源電圧出力を、モード信号Ｓｍｄに応じて選択的に実行する。
そして、例えばモード信号ＳｍｄによりタイプＡに相当するメモリタイプが指示される場合は、各スイッチ４１，４２，４３，５３，５４，５５，５６はａ端子を選択し、またＤＣ／ＤＣコンバータ５８は、スイッチ用電源ライン７５、モードバッファ用電源ライン７３、内部ロジック用電源ライン７２への各動作電源電圧の供給とともに、タイプＡバッファ用電源ライン７０への３．３Ｖの電源電圧供給を行う。
従ってＩＯバッファ２２では、タイプＡバッファ４４，４５，４６、タイプＡ・３ステートバッファ４７が機能して各種信号の入出力を行うことになり、タイプＡに相当するメモリタイプに応じた入出力バッファ動作が実現される。
従ってＩＯバッファ２２では、タイプＡバッファ４４，４５，４６、タイプＡ・３ステートバッファ４７が機能して各種信号の入出力を行うことになり、タイプＡに相当するメモリタイプに応じた入出力バッファ動作が実現される。
またモード信号ＳｍｄによりタイプＢに相当するメモリタイプが指示される場合は、各スイッチ４１，４２，４３，５３，５４，５５，５６はｂ端子を選択し、またＤＣ／ＤＣコンバータ５８は、スイッチ用電源ライン７５、モードバッファ用電源ライン７３、内部ロジック用電源ライン７２への各動作電源電圧の供給とともに、タイプＢバッファ用電源ライン７１への２．５Ｖの電源電圧供給を行う。
従ってＩＯバッファ２２では、タイプＢバッファ４８，４９，５０、タイプＢ・３ステートバッファ５１が機能して各種信号の入出力を行うことになり、タイプＢに相当するメモリタイプに応じた入出力バッファ動作が実現される。
従ってＩＯバッファ２２では、タイプＢバッファ４８，４９，５０、タイプＢ・３ステートバッファ５１が機能して各種信号の入出力を行うことになり、タイプＢに相当するメモリタイプに応じた入出力バッファ動作が実現される。
次に図１３の例を説明する。但し、この図１３の例は、ＩＯバッファ２２についてはモード信号Ｓｍｄによる内部的な切換を行わない構成例である。
この場合、ＩＯバッファ２２には、入力系として、共通バッファ８１が設けられる。また出力系として、共通バッファ８２が設けられる。また双方向系として、共通バッファ８３と共通３ステートバッファ８４が設けられる。
共通バッファ８１，８２，８３及び共通３ステートバッファ８４は、印加電圧にて電圧レンジも遅延も許容できるバッファアンプである。
この場合、ＩＯバッファ２２には、入力系として、共通バッファ８１が設けられる。また出力系として、共通バッファ８２が設けられる。また双方向系として、共通バッファ８３と共通３ステートバッファ８４が設けられる。
共通バッファ８１，８２，８３及び共通３ステートバッファ８４は、印加電圧にて電圧レンジも遅延も許容できるバッファアンプである。
そして半導体メモリ装置１に外部から導入する電源ラインは、バッファ用電源ライン７４，モードバッファ用電源ライン７３、内部ロジック用電源ライン７２の３本である。
バッファ用電源ライン７４は、共通バッファ８１，８２，８３及び共通３ステートバッファ８４に電源供給を行う電源ラインとされる。
内部ロジック用電源ライン７２は、内部ロジック３０内の各部と、モード解釈部２５に電源供給を行う電源ラインとされる。
モードバッファ用電源ライン７３は、バッファアンプ５２に電源供給を行う電源ラインとされる。
バッファ用電源ライン７４は、共通バッファ８１，８２，８３及び共通３ステートバッファ８４に電源供給を行う電源ラインとされる。
内部ロジック用電源ライン７２は、内部ロジック３０内の各部と、モード解釈部２５に電源供給を行う電源ラインとされる。
モードバッファ用電源ライン７３は、バッファアンプ５２に電源供給を行う電源ラインとされる。
バッファ用電源ライン７４には、電子機器の回路基板に半導体メモリ装置１がマウントされる際、この半導体メモリ装置１がどのようなメモリタイプとして使用されるかに応じて、所定の電源電圧が供給される。
例えばその電子機器において、半導体メモリ装置１をＳＤＲとして扱う場合、このバッファ用電源ライン７４は、回路基板配線によって３．３Ｖの電源ラインに固定接続されることになる。一方、例えばその電子機器において、半導体メモリ装置１をＤＤＲとして扱う場合、このバッファ用電源ライン７４は、回路基板配線によって２．５Ｖの電源ラインに固定接続されることになる。
例えばその電子機器において、半導体メモリ装置１をＳＤＲとして扱う場合、このバッファ用電源ライン７４は、回路基板配線によって３．３Ｖの電源ラインに固定接続されることになる。一方、例えばその電子機器において、半導体メモリ装置１をＤＤＲとして扱う場合、このバッファ用電源ライン７４は、回路基板配線によって２．５Ｖの電源ラインに固定接続されることになる。
この構成の場合、ＩＯバッファ２２は、モード解釈部２５からのモード信号Ｓｍｄに基づく切換動作を行う必要はない。モード信号Ｓｍｄによる切換動作は、内部ロジック３０内のセレクタ２３及びＰＬＬ部２４において行われることになる。
例えば半導体メモリ装置１をＳＤＲとして扱う場合、バッファ用電源ライン７４は３．３Ｖの電源ラインとされ、共通バッファ８１，８２，８３及び共通３ステートバッファ８４が３．３Ｖの電源電圧で動作する。また例えば半導体メモリ装置１をＤＤＲとして扱う場合、バッファ用電源ライン７４は２．５Ｖの電源ラインとされ、共通バッファ８１，８２，８３及び共通３ステートバッファ８４が２．５Ｖの電源電圧で動作する。
例えば半導体メモリ装置１をＳＤＲとして扱う場合、バッファ用電源ライン７４は３．３Ｖの電源ラインとされ、共通バッファ８１，８２，８３及び共通３ステートバッファ８４が３．３Ｖの電源電圧で動作する。また例えば半導体メモリ装置１をＤＤＲとして扱う場合、バッファ用電源ライン７４は２．５Ｖの電源ラインとされ、共通バッファ８１，８２，８３及び共通３ステートバッファ８４が２．５Ｖの電源電圧で動作する。
次に図１４の例を説明する。この例は、上記図１３と同様に共通バッファ８１，８２，８３及び共通３ステートバッファ８４を備えるものであるが、半導体メモリ装置１に外部から導入する電源ラインは、共通電源ライン７６のみとする。そしてＩＯバッファ２２内にＤＣ／ＤＣコンバータ８５を備えるようにする。
ＤＣ／ＤＣコンバータ８５は、共通電源ライン７６からの電源電圧に対して電圧変換を行い、各電源ラインにそれぞれ所定電圧の電源供給を行う。
即ちＤＣ／ＤＣコンバータ８５は、バッファ用電源ライン７４により、共通バッファ８１，８２，８３及び共通３ステートバッファ８４に対する電源電圧供給を行う。
またＤＣ／ＤＣコンバータ８５は、モードバッファ用電源ライン７３により、バッファアンプ５２に対する電源電圧供給を行う。
またＤＣ／ＤＣコンバータ８５は、内部ロジック用電源ライン７２により、内部ロジック３０、モード解釈部２５に対する電源電圧供給を行う。
ＤＣ／ＤＣコンバータ８５は、共通電源ライン７６からの電源電圧に対して電圧変換を行い、各電源ラインにそれぞれ所定電圧の電源供給を行う。
即ちＤＣ／ＤＣコンバータ８５は、バッファ用電源ライン７４により、共通バッファ８１，８２，８３及び共通３ステートバッファ８４に対する電源電圧供給を行う。
またＤＣ／ＤＣコンバータ８５は、モードバッファ用電源ライン７３により、バッファアンプ５２に対する電源電圧供給を行う。
またＤＣ／ＤＣコンバータ８５は、内部ロジック用電源ライン７２により、内部ロジック３０、モード解釈部２５に対する電源電圧供給を行う。
モード解釈部２５からのモード信号Ｓｍｄは、ＩＯバッファ２２内においてはＤＣ／ＤＣコンバータ８５に供給される。ＤＣ／ＤＣコンバータ８５は、バッファ用電源ライン７４へ供給する電源電圧を、モード信号Ｓｍｄに応じて切り換える。
例えばモード信号ＳｍｄによりＳＤＲモードが指示される場合は、ＤＣ／ＤＣコンバータ８５は、モードバッファ用電源ライン７３、内部ロジック用電源ライン７２への各動作電源電圧の供給を行うとともに、バッファ用電源ライン７４へ印加する電源電圧を３．３Ｖとする。
これにより共通バッファ８１，８２，８３及び共通３ステートバッファ８４が、ＳＤＲに応じた入出力バッファ動作を行う。
これにより共通バッファ８１，８２，８３及び共通３ステートバッファ８４が、ＳＤＲに応じた入出力バッファ動作を行う。
また例えばモード信号ＳｍｄによりＤＤＲモードが指示される場合は、ＤＣ／ＤＣコンバータ８５は、モードバッファ用電源ライン７３、内部ロジック用電源ライン７２への各動作電源電圧の供給を行うとともに、バッファ用電源ライン７４へ印加する電源電圧を２．５Ｖとする。
これにより共通バッファ８１，８２，８３及び共通３ステートバッファ８４が、ＤＤＲに応じた入出力バッファ動作を行う。
これにより共通バッファ８１，８２，８３及び共通３ステートバッファ８４が、ＤＤＲに応じた入出力バッファ動作を行う。
以上、ＩＯバッファ２２としては図１０〜図１４のような構成を採ることで、各モード（メモリタイプ）に応じた入出力バッファ動作を実行できることになる。
［６．半導体メモリ装置の他の構成例］
本実施の形態の半導体メモリ装置１の構成を図２に示したが、半導体メモリ装置１としては、他の構成例も考えられる。図１５に他の構成例を例示する。なお、図２と同一部分は同一符号を付し、説明を省略する。
本実施の形態の半導体メモリ装置１の構成を図２に示したが、半導体メモリ装置１としては、他の構成例も考えられる。図１５に他の構成例を例示する。なお、図２と同一部分は同一符号を付し、説明を省略する。
図１５の構成例は、各インターフェースモジュール２１ａ〜２１ｈのそれぞれに専用のＩＯバッファを設ける用にした例である。
即ち、ＳＤＲ−ＩＦモジュール２１ａ用のＩＯバッファ２２ａ、ＤＤＲ−ＩＦモジュー２１ｂ用のＩＯバッファ２２ｂ、ＤＤＲ２−ＩＦモジュール２１ｃ用のＩＯバッファ２２ｃ、ＤＤＲ３−ＩＦモジュー２１ｄ用のＩＯバッファ２２ｄ、ＤＤＲ（ｎ）−ＩＦモジュール２１ｅ用のＩＯバッファ２２ｅ、ＳＲＡＭ−ＩＦモジュール２１ｆ用のＩＯバッファ２２ｆ、ＤＰＲＡＭ−ＩＦモジュール２１ｇ用のＩＯバッファ２２ｇ、ＦＩＦＯ−ＩＦモジュール２１ｈ用のＩＯバッファ２２ｈが設けられる。
また、システムクロックＣＬＫに対応する入力バッファ２２ｉが設けられ、システムクロックＣＬＫは入力バッファ２２ｉを介してＰＬＬ部２４に供給される。
またモード指示信号Ｍｄに対応する入力バッファ２２ｊが設けられ、モード指示信号Ｍｄは入力バッファ２２ｊを介してモード解釈部２５に供給される。
即ち、ＳＤＲ−ＩＦモジュール２１ａ用のＩＯバッファ２２ａ、ＤＤＲ−ＩＦモジュー２１ｂ用のＩＯバッファ２２ｂ、ＤＤＲ２−ＩＦモジュール２１ｃ用のＩＯバッファ２２ｃ、ＤＤＲ３−ＩＦモジュー２１ｄ用のＩＯバッファ２２ｄ、ＤＤＲ（ｎ）−ＩＦモジュール２１ｅ用のＩＯバッファ２２ｅ、ＳＲＡＭ−ＩＦモジュール２１ｆ用のＩＯバッファ２２ｆ、ＤＰＲＡＭ−ＩＦモジュール２１ｇ用のＩＯバッファ２２ｇ、ＦＩＦＯ−ＩＦモジュール２１ｈ用のＩＯバッファ２２ｈが設けられる。
また、システムクロックＣＬＫに対応する入力バッファ２２ｉが設けられ、システムクロックＣＬＫは入力バッファ２２ｉを介してＰＬＬ部２４に供給される。
またモード指示信号Ｍｄに対応する入力バッファ２２ｊが設けられ、モード指示信号Ｍｄは入力バッファ２２ｊを介してモード解釈部２５に供給される。
この場合、ＩＯバッファ２２ａ〜２２ｈは、それぞれ対応するインターフェースモジュール２１ａ〜２１ｈに応じた専用の入出力信号系やバッファアンプ、及び接続端子を有する。
例えばＳＤＲ−ＩＦモジュール２１ａに対応するＩＯバッファ２２ａは、コマンドＣＭＤの入力端子及び入力バッファと、データ入力ＤＱｉｎについての入力端子及び入力バッファと、データ出力ＤＱｏｕｔについての出力端子及び出力バッファを有する。もちろんＩＯバッファ２２ａ内の各バッファは、ＳＤＲに応じた電気特性とされる。
また例えばＤＤＲ−ＩＦモジュール２１ｂに対応するＩＯバッファ２２ｂは、コマンドＣＭＤの入力端子及び入力バッファと、データ入力ＤＱｉｎについての入力端子及び入力バッファと、データ出力ＤＱｏｕｔについての出力端子及び出力バッファと、データストローブ信号ＤＱＳについての入出力端子及び入出力バッファを有する。もちろんＩＯバッファ２２ｂ内の各バッファは、ＤＤＲに応じた電気特性とされる。
例えばＳＤＲ−ＩＦモジュール２１ａに対応するＩＯバッファ２２ａは、コマンドＣＭＤの入力端子及び入力バッファと、データ入力ＤＱｉｎについての入力端子及び入力バッファと、データ出力ＤＱｏｕｔについての出力端子及び出力バッファを有する。もちろんＩＯバッファ２２ａ内の各バッファは、ＳＤＲに応じた電気特性とされる。
また例えばＤＤＲ−ＩＦモジュール２１ｂに対応するＩＯバッファ２２ｂは、コマンドＣＭＤの入力端子及び入力バッファと、データ入力ＤＱｉｎについての入力端子及び入力バッファと、データ出力ＤＱｏｕｔについての出力端子及び出力バッファと、データストローブ信号ＤＱＳについての入出力端子及び入出力バッファを有する。もちろんＩＯバッファ２２ｂ内の各バッファは、ＤＤＲに応じた電気特性とされる。
このような構成の場合、この半導体メモリ装置１を電子機器の回路基板にマウントするにあたっては、半導体メモリ装置１をどのメモリタイプで用いるかに応じて、メモリコントローラ１００と接続するＩＯバッファを、ＩＯバッファ２２ａ〜２２ｈのうちから選択することになる。例えばその電子機器において半導体メモリ装置１をＤＤＲとして使用する場合、ＩＯバッファ２２ｂの端子がメモリコントローラ１００と接続されるように、例えば基板配線の設計を行う。すると、その場合図１６に示すように、ＩＯバッファ２２ｂを介してメモリコントローラ１００ａとＤＤＲ−ＩＦモジュール２１ｂの間で各種信号の入出力が行われる状態となる。このとき他のＩＯバッファ２２ａ、２２ｃ〜２２ｈは使用されない。
当然、モード指示信号ＭｄはＤＤＲモードを示す信号とされ、モード解釈部２５はＤＤＲモードとしてのモード信号ＳｍｄをＰＬＬ部２４に与える。これによりＰＬＬ部２４はＤＤＲ−ＩＦモジュール２１ｂに処理クロック群を与えてＤＤＲ−ＩＦモジュール２１ｂを機能させるとともに、他のインターフェースモジュール２１ａ、２１ｃ〜２１ｈについてはクロック供給を停止し、動作オフ状態とさせる。
これにより、半導体メモリ装置１はＤＤＲとして機能する。
そしてこの構成の場合、図２で示したセレクタ２３は不要となる。
当然、モード指示信号ＭｄはＤＤＲモードを示す信号とされ、モード解釈部２５はＤＤＲモードとしてのモード信号ＳｍｄをＰＬＬ部２４に与える。これによりＰＬＬ部２４はＤＤＲ−ＩＦモジュール２１ｂに処理クロック群を与えてＤＤＲ−ＩＦモジュール２１ｂを機能させるとともに、他のインターフェースモジュール２１ａ、２１ｃ〜２１ｈについてはクロック供給を停止し、動作オフ状態とさせる。
これにより、半導体メモリ装置１はＤＤＲとして機能する。
そしてこの構成の場合、図２で示したセレクタ２３は不要となる。
なお、ＩＯバッファ２２ａ〜２２ｈの電源供給構成によっては、モード信号Ｓｍｄにより、ＩＯバッファ２２ｂに、例えば２．５Ｖのバッファ動作電源が供給されるようにする。或いはＩＯバッファ２２ａ〜２２ｈに共通の電源ラインが形成されている場合、基板設計により、その電源ラインが、２．５Ｖ系の電源ラインに接続されるようにすればよい。
また、図１７のような構成例も考えられる。なお、各部は図１５と同一符号を付している。
この図１７の構成は、モード指示信号Ｍｄの入力系やモード解釈部２５を持たず、モード信号Ｓｍｄによる切換制御を不要とすることができる構成である。
上記図１５と同様、ＩＯバッファ２２ａ〜２２ｈは、それぞれインターフェースモジュール２１ａ〜２１ｈに対応して専用に設けられているため、この半導体メモリ装置１をどのメモリタイプで使用するかにより、メモリコントローラ１００と接続するＩＯバッファ２２を選択すればよい。
ＰＬＬ部２４は、モード信号Ｓｍｄによるクロック供給の切換を行わない。従って、常時全てのインターフェースモジュール２１ａ〜２１ｈに、それぞれ必要な処理クロックを供給する構成とすればよい。
この図１７の構成は、モード指示信号Ｍｄの入力系やモード解釈部２５を持たず、モード信号Ｓｍｄによる切換制御を不要とすることができる構成である。
上記図１５と同様、ＩＯバッファ２２ａ〜２２ｈは、それぞれインターフェースモジュール２１ａ〜２１ｈに対応して専用に設けられているため、この半導体メモリ装置１をどのメモリタイプで使用するかにより、メモリコントローラ１００と接続するＩＯバッファ２２を選択すればよい。
ＰＬＬ部２４は、モード信号Ｓｍｄによるクロック供給の切換を行わない。従って、常時全てのインターフェースモジュール２１ａ〜２１ｈに、それぞれ必要な処理クロックを供給する構成とすればよい。
以上、実施の形態について説明してきたが、実施の形態の半導体メモリ装置１を用いることで、機器製造や設計の効率化や、製造の安定化を実現できる。
例えば或るメモリタイプのメモリを搭載している電子機器において、そのメモリタイプのメモリの供給が不安定になった場合、そのメモリを半導体メモリ装置１に置き換え、それまでのメモリと同様の動作を実行させることで、メモリ制御回路や周辺回路の設計変更なしに、引き続き機器製造を継続できる。
また、新規に電子機器の設計を行う場合には、搭載するメモリチップとして半導体メモリ装置１を採用することで、自由度の高い設計や効率的な設計が可能となり、また将来メモリ自体の仕様変更（メモリタイプの変更）を行いたい場合にも容易に対応できることになる。
例えば或るメモリタイプのメモリを搭載している電子機器において、そのメモリタイプのメモリの供給が不安定になった場合、そのメモリを半導体メモリ装置１に置き換え、それまでのメモリと同様の動作を実行させることで、メモリ制御回路や周辺回路の設計変更なしに、引き続き機器製造を継続できる。
また、新規に電子機器の設計を行う場合には、搭載するメモリチップとして半導体メモリ装置１を採用することで、自由度の高い設計や効率的な設計が可能となり、また将来メモリ自体の仕様変更（メモリタイプの変更）を行いたい場合にも容易に対応できることになる。
なお、本発明の半導体メモリ装置は実施の形態の構成に限定されるものではなく、更なる変形例は各種考えられる。
搭載するインターフェースモジュール２１は、少なくとも２つ以上であり、少なくとも２種類以上のメモリタイプとして機能できるようにすればよい。
搭載するインターフェースモジュール２１は、少なくとも２つ以上であり、少なくとも２種類以上のメモリタイプとして機能できるようにすればよい。
１ 半導体メモリ装置、２ インターフェース部、３ メモリアレイ部、２１ インターフェースモジュール、２１ａ ＳＤＲ−ＩＦモジュール、２１ｂ ＤＤＲ−ＩＦモジュール、２１ｃ ＤＤＲ２−ＩＦモジュール、２１ｄ ＤＤＲ３−ＩＦモジュール、２１ｅ ＤＤＲ（ｎ）−ＩＦモジュール、２１ｆ ＳＲＡＭ−ＩＦモジュール、２１ｇ ＤＰＲＡＭ−ＩＦモジュール、２１ｈ ＦＩＦＯ−ＩＦモジュール、２２ ＩＯバッファ、２３ セレクタ、２４ ＰＬＬ部、２５ モード解釈部
Claims (4)
- 情報記憶領域として形成されるメモリアレイ部と、外部のメモリ制御装置と上記メモリアレイ部との間のインターフェースを行うインターフェース部とが、パッケージ内に封入されて設けられているとともに、
上記インターフェース部は、
少なくともメモリタイプとしてのＳＤＲ、ＤＤＲ、ＤＤＲ２〜ＤＤＲ（ｎ）、ＳＲＡＭ、ＤＰＲＡＭ、ＦＩＦＯのいずれかに対応するインターフェースモジュールを含む、複数のメモリタイプにそれぞれ対応した複数のインターフェースモジュールと、
外部のメモリ制御装置に対しての信号の入出力を行う入出力バッファ部と、
上記複数のインターフェースモジュールのうちで上記入出力バッファ部と接続する１つのインターフェースモジュールを選択するセレクタと、
上記外部のメモリ制御装置から供給されるシステムクロックに基づいて、上記複数のインターフェースモジュールのうち上記セレクタで選択されたインターフェースモジュールが用いる複数の処理クロックを生成し、当該インターフェースモジュールの上記複数の処理クロックごとの出力用接続端子と接続して該処理クロックを供給するクロック生成部と、
入力されるモード指定信号から、上記メモリタイプの別を示すモードの解釈を行うモード解釈部と、
が設けられ、
上記クロック生成部は、上記セレクタで選択されない他のインターフェースモジュールの複数の処理クロックごとの出力用接続端子を固定電圧端子と接続するように接続状態を切り換え、
上記複数のインターフェースモジュールのうちで上記モード解釈部で解釈されたメモリタイプのモードに応じて上記セレクタで選択されたインターフェースモジュールと、上記外部のメモリ制御装置との間の信号伝送が上記入出力バッファ部を介して行われ、
上記セレクタで選択されたインターフェースモジュールが、上記メモリアレイ部に対する書込又は読出のアクセス処理を実行するように形成されている
半導体メモリ装置。 - 上記メモリアレイ部と、上記インターフェース部とは、１つのシリコンダイ上に形成された状態でパッケージ内に封入されている請求項１に記載の半導体メモリ装置。
- 上記メモリアレイ部と、上記インターフェース部とは、それぞれ個別のシリコンダイ上に形成され、結線された状態でパッケージ内に封入されている請求項１に記載の半導体メモリ装置。
- 情報記憶領域として形成されるメモリアレイ部と、外部のメモリ制御装置と上記メモリアレイ部との間のインターフェースを行うインターフェース部とが、パッケージ内に封入されて設けられているとともに、
上記インターフェース部は、
少なくともメモリタイプとしてのＳＤＲ、ＤＤＲ、ＤＤＲ２〜ＤＤＲ（ｎ）、ＳＲＡＭ、ＤＰＲＡＭ、ＦＩＦＯのいずれかに対応するインターフェースモジュールを含む、複数のメモリタイプにそれぞれ対応した複数のインターフェースモジュールと、
外部のメモリ制御装置に対しての信号の入出力を行う入出力バッファ部と、
上記複数のインターフェースモジュールのうちで上記入出力バッファ部と接続する１つのインターフェースモジュールを選択するセレクタと、
上記外部のメモリ制御装置から供給されるシステムクロックに基づいて、上記複数のインターフェースモジュールのうち上記セレクタで選択されたインターフェースモジュールが用いる複数の処理クロックを生成し、当該インターフェースモジュールの上記複数の処理クロックごとの出力用接続端子と接続して該処理クロックを供給するクロック生成部と、
入力されるモード指定信号から、上記メモリタイプの別を示すモードの解釈を行うモード解釈部と、
が設けられている半導体メモリ装置の動作方法として、
接続される外部のメモリ制御装置の仕様に合致するメモリタイプとして上記モード解釈部で解釈されたメモリタイプのモードに応じて上記セレクタにより上記複数のインターフェースモジュールのうちの１つが選択され、
上記セレクタで選択されない他のインターフェースモジュールの複数の処理クロックごとの出力用接続端子を固定電圧端子と接続するように接続状態を切り換え、
選択されたインターフェースモジュールが、上記入出力バッファ部を介して上記外部のメモリ制御装置との間の信号伝送を行い、
該選択されたインターフェースモジュールが、上記外部のメモリ制御装置からの書込又は読出の要求に応じて、上記メモリアレイ部に対して書込又は読出のアクセス処理を実行する
半導体メモリ装置の動作方法。
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