CN114068517B - 半导体芯片 - Google Patents
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Abstract
本发明公开了一种半导体芯片，包括：内部控制电路版图区，所述内部控制电路版图区内设置有内部控制电路；I/O器件版图区，所述I/O器件版图区内设置有I/O器件；隔离带，设置于所述内部控制电路版图区和所述I/O器件版图区的交界处，用于隔离所述I/O器件产生的噪声干扰，其中，所述I/O器件版图区的至少两个侧边与所述半导体芯片的侧边相邻。本发明在防止噪声干扰芯片内部控制电路的情况下，有效的减小了芯片的整体面积。
Description
技术领域
本发明涉及集成电路设计技术领域，具体涉及一种半导体芯片。
背景技术
BCD工艺为在同一芯片上制作双极型晶体管(Bipolar Junction Transistor，BJT)，互补型金属氧化物半导体(CMOS器件)和扩散型金属氧化物半导体(DMOS器件)的工艺。
在高压BCD工艺中，高频率动作的大功率I/O器件在工作过程中会产生不需要的噪声，进而干扰到芯片的内部控制电路，产生误动作，从而影响芯片的功能与性能。为了防止芯片内大功率I/O器件产生的噪声对内部控制电路造成的干扰和不良影响，以及防止在芯片工作过程中I/O器件与内部控制电路发生闩锁效应(latch up)，都需要在芯片的版图设计时在I/O器件的周围加上一圈N阱隔离环，以对芯片工作过程中I/O器件产生的不必要的噪声和嘈杂载流子(如电子)起到引导和隔离的作用，从而不影响内部控制电路的正常工作。
现有技术中通常是给大功率I/O器件使用独立且封闭的N阱隔离环隔离出来，这样让I/O器件有独立结构，使其与内部控制电路分离，来防止噪声干扰内部控制电路。但是由于I/O器件的面积大且嘈杂，采用隔离环时会占用很大一部分的芯片有效面积，不利于实现芯片的小型化发展。
因此，有必要提供改进的技术方案以克服现有技术中存在的以上技术问题。
发明内容
为了解决上述技术问题，本发明提供了一种半导体芯片，能够在防止噪声干扰芯片内部控制电路的情况下，有效的减小芯片的整体面积。
根据本发明提供的一种半导体芯片，包括：内部控制电路版图区，所述内部控制电路版图区内设置有内部控制电路；I/O器件版图区，所述I/O器件版图区内设置有I/O器件；隔离带，设置于所述内部控制电路版图区和所述I/O器件版图区的交界处，用于隔离所述I/O器件产生的噪声干扰，其中，所述I/O器件版图区的至少两个侧边与所述半导体芯片的侧边相邻。
优选地，所述半导体芯片还包括：至少一个第一焊盘开口，设置于所述内部控制电路版图区内；多个第二焊盘开口，设置于所述I/O器件版图区内，其中，所述至少一个第一焊盘开口和所述多个第二焊盘开口相互隔开。
优选地，所述半导体芯片还包括：至少一个第一电连接线，通过所述至少一个第一焊盘开口实现所述内部控制电路中的接地电位点与半导体芯片的第一接地引脚的电连接；多个第二电连接线，分别通过所述多个第二焊盘开口实现所述I/O器件中的接地电位点与半导体芯片的第一接地引脚或第二接地引脚的电连接。
优选地，所述隔离带包括：N型掩埋层；形成于所述N型掩埋层上的高压N阱区；形成于所述高压N阱区上的N型重掺杂区；以及形成所述N型掩埋层、所述高压N阱区和所述N型重掺杂区所需的虚拟层。
优选地，所述隔离带还包括：浅沟槽隔离区，形成于所述N型重掺杂区两侧。
优选地，所述虚拟层为逻辑运算层。
优选地，所述隔离带与所述半导体芯片的最高电位点连接。
优选地，所述隔离带的宽度大于或等于设计工艺允许的最小尺寸。
优选地，所述隔离带与所述I/O器件版图区的侧边的最小距离，大于所述隔离带的加工区域所需求的最小尺寸和产生闩锁效应的最大尺寸。
本发明的有益效果是：本发明公开了一种半导体芯片，通过设置芯片中的I/O器件版图区的至少两个侧边与半导体芯片的侧边相邻，可以实现将I/O器件版图区中的I/O器件整体的放置在芯片的角落或一侧，然后再在芯片内部控制电路版图区和I/O器件版图区的交界处设置隔离带，即可通过有限的隔离带加芯片侧边实现对I/O器件进行半封闭式隔离，进而防止了芯片内I/O器件产生的噪声对内部控制电路造成的干扰和不良影响。同时，由于只在芯片I/O器件的部分侧边周围设置隔离带(在芯片I/O器件与芯片侧边相邻的侧边周围不设置隔离带)，也非常有效的减小了芯片的整体面积。
通过对芯片的I/O器件部分的接地电位点设置独立的焊盘开口，以与内部控制电路部分的接地电位点的焊盘开口分离，同时采用不同的电连接线通过彼此分离的焊盘开口分别实现内部控制电路的接地电位点和I/O器件的接地电位点与芯片接地引脚的电连接，以分离的独立通路更好的避免了I/O器件与内部控制电路间的信号干扰，进一步增强了对I/O器件的隔离效果。另一方面，通过分离的焊盘开口实现各自的接地电位点与芯片接地引脚的电连接，可以缩短各自所需电连接线的长度，降低寄生线阻。
将隔离带设置为包含有N型掩埋层、高压N阱区和N型重掺杂区在内的上下堆叠结构，有效的增加了隔离带的阱深深度，进而可以有效的减少芯片I/O器件内的载流子通过隔离阱(即隔离带)下方去影响内部控制电路，实现了在垂直方向上对I/O器件产生的嘈杂的载流子的隔离，进一步增强了隔离效果，同时也增强了隔离带的电压承受能力。
在隔离带N型重掺杂区两侧设置浅沟槽隔离区(Shallow Trench Isolation，简称STI)，可以实现在水平方向上对I/O器件产生的嘈杂的载流子的隔离，更进一步增强了隔离效果。
在隔离带的垂直方向上多层结构上还设置有形成该多层结构如N型掩埋层、高压N阱区和N型重掺杂区所需的用以实现逻辑运算形式的虚拟层，增强了隔离带多层结构形成的精准度，有助于实现对I/O器件噪声的有效隔离。
通过将隔离带与半导体芯片的最高电位点连接，可以给隔离带附加芯片的最高电位，进而使得隔离带能够有效的吸收嘈杂电子，增强隔离噪声的效果。同时也能够防止I/O器件与内部控制电路发生闩锁效应。
隔离带的宽度以及隔离带与I/O器件版图区的侧边的最小距离的要求设定，可以在实现既定功能的基础上避免不必要的芯片有效面积的浪费，有助于更进一步的缩小芯片的整体面积。
应当说明的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本发明。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。
图1示出本发明实施例提供的半导体芯片的版图结构示意图；
图2示出本发明实施例提供的半导体芯片的版图结构中隔离带的剖面图。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的较佳实施例。但是，本发明可以通过不同的形式来实现，并不限于本文所描述的实施例。相反的，提供这些实施例的目的是使对本发明的公开内容的理解更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。
下面，参照附图对本发明进行详细说明。
图1示出本发明实施例提供的半导体芯片的版图结构示意图。
如图1所示，本实施例中，半导体芯片1包括：内部控制电路版图区10、I/O器件版图区20以及隔离带30。
内部控制电路版图区10内设置有内部控制电路。需要说明的是，本实施例中所描述的内部控制电路实为芯片1内除I/O器件外的其它所使用的多个器件、模块和/或电路结构的统称，包括但不限定于为代指具有某一具体功能的电路。该内部控制电路与I/O器件协同工作，可实现半导体芯片1的相应功能。
本实施例中，可选地，半导体芯片1可为电源类芯片，如SGM3760。
I/O器件版图区20内设置有I/O器件。其中，I/O器件为芯片1与外部接口交互时所使用的器件，工作电压一般比较高，且取决于外部接口的兼容工作电压(如为1.8V，2.5V，3.3V，5V等)。
进一步地，I/O器件版图区20的至少两个侧边与半导体芯片1的侧边相邻。如此，可以不在芯片I/O器件与芯片侧边相邻的侧边周围设置隔离带，进而通过有限的隔离带加芯片侧边实现对I/O器件的半封闭式隔离，在防止噪声干扰芯片内部控制电路的情况下，有效的减小芯片的整体面积。
具体的，由于I/O器件的面积较大，相应的I/O器件版图区20的面积也会较大，为避免在I/O器件版图区20的周围均设置隔离带30时造成的芯片有效面积的浪费，因此，本实施例中采用为将I/O器件版图区20设置在半导体芯片1的角落或一侧位置。如图1所示，为将I/O器件版图区20设置在半导体芯片1的一侧的示意图，可知此时I/O器件版图区20有三个侧边均与半导体芯片1的侧边相邻。
基于此可以轻易联想到的是，当半导体芯片1内的内部控制电路的面积很大或包含有多个具有不同功能的模块时，为尽可能的实现小的芯片整体面积，可以进一步将内部控制电路中的部分内容设置在I/O器件版图区20的上方或下方位置，也即是说，此时I/O器件版图区20被设置在半导体芯片1的某个角落位置，此种情况下，I/O器件版图区20为仅有两个侧边与半导体芯片1的侧边相邻。
隔离带30设置于内部控制电路版图区10和I/O器件版图区20的交界处，用于隔离I/O器件20产生的噪声干扰。基于上述描述，容易理解的是，仅在I/O器件版图区20与内部控制电路版图区10交界处的I/O器件版图区20周围设置隔离带。例如，当I/O器件版图区20设置在芯片的一侧时，表示此时I/O器件版图区20的第一、第二和第三侧边与芯片的侧边相邻，在I/O器件版图区20与内部控制电路版图区10交界处仅为I/O器件版图区20的第四侧边，此时隔离带30仅设置在I/O器件版图区20的第四侧边周围。基于类似原理的，当I/O器件版图区20设置在芯片的角落时，表示此时I/O器件版图区20的第一和第二侧边与芯片的侧边相邻，在I/O器件版图区20与内部控制电路版图区10交界处仅为I/O器件版图区20的第三和第四侧边，此时隔离带30为分别设置在I/O器件版图区20的第三侧边和第四侧边周围。采用上述版图区布局和隔离带，能够有效的减少I/O器件版图区20周围隔离带对芯片面积的占用，进而有助于减小半导体芯片1的整体面积。
进一步地，半导体芯片1还包括至少一个第一焊盘开口11、多个第二焊盘开口21、至少一个第一电连接线12和多个第二电连接线22。其中，至少一个第一焊盘开口11被设置于内部控制电路版图区10内，且至少一个第一电连接线12通过至少一个第一焊盘开口11能够实现内部控制电路中的接地电位点与半导体芯片1的第一接地引脚的电连接。基于类似原理的，多个第二焊盘开口21被设置于I/O器件版图区20内，且多个第二电连接线22能够分别通过多个第二焊盘开口21实现I/O器件中的各接地电位点与半导体芯片1的第一接地引脚或第二接地引脚的电连接。如此，通过对芯片的I/O器件部分的接地电位点设置独立的焊盘开口，以与内部控制电路部分的接地电位点的焊盘开口分离，同时采用相互独立的电连接线(至少一个第一电连接线12和多个第二电连接线22)通过彼此分离的焊盘开口分别实现内部控制电路的接地电位点和I/O器件的接地电位点与芯片接地引脚的电连接，以分离的独立通路更好的避免了I/O器件与内部控制电路间的信号干扰，进一步增强了对I/O器件的隔离效果。
图2示出本发明实施例提供的半导体芯片的版图结构中隔离带的剖面图。
如图2所示，本实施例中，隔离带30在结构上进一步包括：N型掩埋层31、高压N阱区32、N型重掺杂区33以及形成N型掩埋层31、高压N阱区32和N型重掺杂区33所需的虚拟层。其中，高压N阱区32形成于N型掩埋层31之上，N型重掺杂区33形成于高压N阱区32之上，而虚拟层主要为形成于N型掩埋层31、高压N阱区32和N型重掺杂区33周侧的逻辑运算层。N型掩埋层31、高压N阱区32和N型重掺杂区33的上下堆叠的垂直结构，能够有效的增加隔离带30的阱深深度，进而有效的减少芯片I/O器件内的载流子通过隔离带30下方去影响内部控制电路，实现了在垂直方向上对I/O器件产生的嘈杂的载流子的隔离，进一步增强了隔离效果。同时该多层堆叠结构也增强了隔离带的电压承受能力。而其中的虚拟层能够增强隔离带多层结构形成的精准度，有助于实现对I/O器件噪声的有效隔离。
本实施例中，N型掩埋层31、高压N阱区32和N型重掺杂区33均采用N型离子注入，具有很好的电子吸收能力和隔离性能。
进一步地，隔离带30还包括形成于N型重掺杂区33两侧，且覆盖部分所述高压N阱区32的浅沟槽隔离区34，实现了在水平方向上对I/O器件产生的嘈杂的载流子的隔离，更进一步增强了隔离效果。
进一步地，半导体芯片1中的隔离带30还与半导体芯片1的最高电位点连接，以通过该最高电位点接收芯片的最高电位，进而使得隔离带30能够更加有效的吸收嘈杂电子，增强隔离噪声的效果。同时也能够防止I/O器件与内部控制电路发生闩锁效应。
进一步地，隔离带30的宽度大于或等于设计工艺允许的最小尺寸。可以理解的是，为尽可能的减小芯片的整体面积，隔离带30的宽度也不能过分的设计宽尺寸，实际应用中，在能够提供有效隔离的基础上，隔离带30的宽度应尽可能的向设计工艺允许的最小尺寸靠近。当然，针对不同的设计需求和不同工厂制造工艺，隔离带30的宽度可在大于或等于设计工艺允许的最小尺寸的基础上灵活的选择。
进一步地，隔离带30与I/O器件版图区20的侧边的最小距离，大于隔离带30的加工区域所需求的最小尺寸和产生闩锁效应的最大尺寸。可以理解的是，实际设计制造过程，隔离带30与I/O器件版图区20的侧边的最小距离可根据工厂的设计经验值进行确定，以便于在不产生闩锁效应的基础上，尽可能的减小芯片的整体面积。
综上，本发明通过设置芯片中的I/O器件版图区的至少两个侧边与半导体芯片的侧边相邻，可以实现将I/O器件版图区中的I/O器件整体的放置在芯片的角落或一侧，然后再在芯片内部控制电路版图区和I/O器件版图区的交界处设置隔离带，即可通过有限的隔离带加芯片侧边实现对I/O器件进行半封闭式隔离，进而防止了芯片内I/O器件产生的噪声对内部控制电路造成的干扰和不良影响。同时，由于只在芯片I/O器件的部分侧边周围设置隔离带(在芯片I/O器件与芯片侧边相邻的侧边周围不设置隔离带)，也非常有效的减小了芯片的整体面积。
另一方面，通过对芯片的I/O器件部分的接地电位点设置独立的焊盘开口，以与内部控制电路部分的接地电位点的焊盘开口分离，同时采用不同的电连接线通过彼此分离的焊盘开口分别实现内部控制电路的接地电位点和I/O器件的接地电位点与芯片接地引脚的电连接，以分离的独立通路更好的避免了I/O器件与内部控制电路间的信号干扰，进一步增强了对I/O器件的隔离效果。
再一方面，将隔离带设置为包含有N型掩埋层、高压N阱区和N型重掺杂区在内的上下堆叠结构，有效的增加了隔离带的阱深深度，进而可以有效的减少芯片I/O器件内的载流子通过隔离阱(即隔离带)下方去影响内部控制电路，实现了在垂直方向上对I/O器件产生的嘈杂的载流子的隔离，进一步增强了隔离效果，同时也增强了隔离带的电压承受能力。
应当说明的是，在本文中，所含术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
最后应说明的是：显然，上述实施例仅仅是为清楚地说明本发明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引申出的显而易见的变化或变动仍处于本发明的保护范围之中。
Claims (5)
1.一种半导体芯片，其特征在于，包括：
内部控制电路版图区，所述内部控制电路版图区内设置有内部控制电路；
I/O器件版图区，所述I/O器件版图区内设置有I/O器件；
隔离带，设置于所述内部控制电路版图区和所述I/O器件版图区的交界处，用于隔离所述I/O器件产生的噪声干扰，且所述隔离带与所述半导体芯片的最高电位点连接，
其中，所述I/O器件版图区的至少两个侧边与所述半导体芯片的侧边相邻，所述隔离带用于实现对I/O器件的半封闭式隔离；
所述半导体芯片还包括：
至少一个第一焊盘开口，设置于所述内部控制电路版图区内；
多个第二焊盘开口，设置于所述I/O器件版图区内；
至少一个第一电连接线，通过所述至少一个第一焊盘开口实现所述内部控制电路中的接地电位点与半导体芯片的第一接地引脚的电连接；
多个第二电连接线，分别通过所述多个第二焊盘开口实现所述I/O器件中的接地电位点与半导体芯片的第一接地引脚或第二接地引脚的电连接。
2.根据权利要求1所述的半导体芯片，其特征在于，所述隔离带包括：
N型掩埋层；
形成于所述N型掩埋层上的高压N阱区；
形成于所述高压N阱区上的N型重掺杂区。
3.根据权利要求2所述的半导体芯片，其特征在于，所述隔离带还包括：
浅沟槽隔离区，形成于所述N型重掺杂区两侧。
4.根据权利要求1所述的半导体芯片，其特征在于，所述隔离带的宽度大于或等于设计工艺允许的最小尺寸。
5.根据权利要求1所述的半导体芯片，其特征在于，所述隔离带与所述I/O器件版图区的侧边的最小距离，大于所述隔离带的加工区域所需求的最小尺寸和产生闩锁效应的最大尺寸。
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- 2020-08-05 CN CN202010776145.6A patent/CN114068517B/zh active Active
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| CN114068517A (zh) | 2022-02-18 |
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| GR01 | Patent grant | ||
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