TWI389119B - A semiconductor memory device, and a method of operating the semiconductor memory device - Google Patents

A semiconductor memory device, and a method of operating the semiconductor memory device Download PDF

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Description

半導體記憶體裝置、半導體記憶體裝置之動作方法
本發明係關於半導體記憶體裝置及其動作方法。
〔專利文獻1〕日本特開2006－65533號公報〔專利文獻2〕日本特開2004－318500號公報
作為於各種電子機器當作RAM晶片利用之半導體記憶體裝置，現在作為電路結構、動作功能等不同者，據知有各式各樣之記憶體類型。
於電路結構及動作上據知大別為DRAM(Dynamic Random Access Memory：動態隨機存取記憶體)、SRAM(Static Random Access Memory：靜態隨機存取記憶體)。而且，作為DRAM之一種，並與從外部供給之時鐘同步來輸出資料之SDRAM(Synchronous Dynamic Random Access Memory：同步動態隨機存取記憶體)，據知有SDR－SDRAM(Single Data Rate SDRAM：單倍資料率SDRAM)、DDR－SDRAM(Double Data Rate SDRAM：雙倍資料率SDRAM)、DDR2－SDRAM、DDR3－SDRAM...DDR(n)－SDRAM等。
而且，從構造上看來，亦存在有具備複數存取埠之DPRAM(Dual Port RAM：雙埠RAM)，進一步從功能上看來，亦存在有不需要位址指定之FIFO(First in First out：先進先出)類型之RAM。
該等各種記憶體類型係因應在電子機器內之必要性而區 分使用。
此外，本說明書在說明上係將SDR－SDRAM稱為「SDR」，將DDR－SDRAM稱為「DDR」，將DDR2－SDRAM稱為「DDR2」，將DDR3－SDRAM...DDR(n)－SDRAM成為「DDR3」...「DDR(n)」，將FIFO類型稱為「FIFO」。
各種電子機器係於其設計上，參酌需要之功能、性能或成本等，來決定搭載之半導體記憶體裝置(半導體記憶體IC晶片)之記憶體類型。然後，於搭載某記憶體類型之半導體記憶體裝置之情況時，對於該記憶體晶片進行資訊之寫入/讀出之記憶體控制器(記憶體控制裝置)，當然設計或選定作為進行因應記憶體類型之記憶體存取動作者。
然而，由於各種事情，多半會產生如下問題。
未必始終安定供給全部之各種半導體記憶體裝置。特別是近年來，因應技術革新或市場要求等，半導體記憶體裝置之多樣化急速擴展，而且亦積極地進行新類型之開發。相反地，記憶體製造商亦頻繁地中止製造需要降低之類型之半導體記憶體裝置。
對於將某類型之半導體記憶體裝置組入電子機器並予以製品化之機器製造商而言，採用之記憶體類型之半導體記憶體裝置之製造中止會成為甚大問題。
例如機器製造商採用SDR來製造某機器。假如SDR之供給不安定，則機器製造商必須檢討將取代SDR之半導體記 憶體裝置搭載於該機器。因此，例如取代SDR而搭載DDR。如此一來，該情況下不僅將作為半導體記憶體裝置之晶片從SDR變更為DDR，亦必須變更於該半導體記憶體裝置進行存取之記憶體控制器之規格。依情況，必須再設計記憶體控制器或周邊電路等，於製造上，在效率或成本等方面亦可能產生龐大負擔。
而且，進行新電子機器之設計時，亦必須預想將來之半導體記憶體裝置之供給狀況，因此被迫採用處理能力高過需要以上之半導體記憶體裝置，或必須預先設想記憶體控制器之規格變更等來進行電路設計等，故妨礙為了適當且有效率之設計之自由度。
本發明係有鑑於該等問題，其目的在於實現一種可作為各種記憶體類型之記憶體來使用之半導體記憶體裝置。
本發明之半導體記憶體裝置係於封裝體內，封入設置有作為資訊記憶區域形成之記憶體陣列部、及進行外部記憶體控制裝置與上述記憶體陣列部間之介面之介面部。然後，上述介面部具有分別對應於複數記憶體類型之複數介面模組。
而且，上述記憶體陣列部及上述介面部係於形成於1個矽晶粒上之狀態下封入封裝體內。
或者，上述記憶體陣列部及上述介面部係分別形成於個別之矽晶粒上，於經結線之狀態下封入封裝體內。
而且，上述複數介面模組中之1個係對應於作為上述記憶 體類型之SDR、DDR、DDR2~DDR(n)、SRAM、DPRAM、FIFO之任一之介面模組。
而且，於上述介面部，設置有輸出入緩衝器部，其係進行對於外部記憶體控制裝置之信號之輸出入；經由上述輸出入緩衝器部，進行上述外部記憶體控制裝置與上述複數介面模組間之信號傳送。
該情況下，具有選擇器，其係選擇上述複數介面模組中與上述輸出入緩衝器部連接之1個介面模組；經由上述輸出入緩衝器部，於上述外部記憶體控制裝置與由上述選擇器所選擇之介面模組間進行信號傳送。
或者，該情況下，上述輸出入緩衝器部係對應於上述複數介面模組之各個而設置有複數個；上述外部記憶體控制裝置係藉由與某1個上述輸出入緩衝器部連接，以於該輸出入緩衝器部所對應之介面模組與上述外部記憶體控制裝置間進行信號傳送。
而且，於上述介面部，設置有時鐘產生部，其係根據從外部記憶體控制裝置所供給之系統時鐘，產生上述複數介面模組分別所利用之處理時鐘。
而且，於上述介面部，設置有模式解釋部，其係從輸入之模式指定信號，進行表示上述記憶體類型之類別之模式之解釋；因應於上述模式解釋部所解釋之記憶體類型之模式，上述複數介面模組中之1個係形成為執行對於上述記憶體陣列部之寫入或讀出之存取處理。
本發明之半導體記憶體裝置之動作方法係作為於封裝體 內，封入設置有作為資訊記憶區域形成之記憶體陣列部、及進行外部記憶體控制裝置與上述記憶體陣列部間之介面之介面部，並且上述介面部具有分別對應於複數記憶體類型之複數介面模組之半導體記憶體裝置之動作方法；因應與連接之外部記憶體控制裝置之規格符合之記憶體類型，來選擇上述複數介面模組中之1個，選擇之介面模組係因應來自上述外部記憶體控制裝置之寫入或讀出之要求，對於上述記憶體陣列部執行寫入或讀出之存取處理。
如此，本發明係於作為半導體記憶體裝置之記憶體IC晶片之封裝體內，除了設置有作為例如DRAM或SRAM之構造之記憶體陣列部以外，亦設置有因應例如SDR、DDR、DDR2...DDR(n)、SRAM、DPRAM、FIFO等各種記憶體類型之複數介面模組。
各介面模組係分別因應來自外部記憶體控制電路之存取要求，以與相對應之記憶體類型符合之時序，進行資料寫入/讀出。例如SDR用之介面模組係將對於記憶體陣列部之寫入/讀出，進行從外部看來如SDR記憶體陣列之輸出入。而且，DDR用之介面模組係將對於記憶體陣列部之寫入/讀出，進行從外部看來如DDR記憶體陣列之輸出入。
例如DRAM、SRAM之電路構造雖不同，但藉由設計存取動作，可使其與從外部看來為不同類型之記憶體同樣地工作。FIFO、DPRAM亦同理。因此，藉由各介面模組之動作，即使例如記憶體陣列部實際上以DRAM構成，仍可使其作為SRAM動作，或以SDR、DDR等DRAM之各類型之狀態來 動作。
總言之，本發明之半導體記憶體裝置係藉由動作之介面模組，進行如記憶體類型變化之動作。因此，可使其作為因應外部記憶體控制電路之規格等之記憶體類型之記憶體來發揮功能。
 (發明之效果)
若根據本發明，可利用半導體記憶體裝置來實現機器製造或設計之效率化、或製造之安定化。
例如於搭載某記憶體類型之記憶體之電子機器，於該記憶體類型之記憶體之供給不安定之情況時，藉由將該記憶體置換為本發明之半導體記憶體裝置，使其執行與迄今之記憶體同樣之動作，可不變更記憶體控制電路或周邊電路之設計，並接著繼續機器製造。
而且，於新進行電子機器之設計之情況時，藉由採用本發明之半導體記憶體裝置作為搭載之記憶體晶片，可實現自由度高之設計或有效率之設計，而且亦可容易對應將來欲進行記憶體本身之規格變更之情況。
以下，採其次之順序來說明本發明之實施型態。
[1.半導體記憶體裝置之概要] [2.半導體記憶體裝置之內部結構及動作] [3. PLL部之模式動作] [4.選擇器之模式動作] [5. IO緩衝器之模式動作] [6.半導體記憶體裝置之其他結構例]
[1.半導體記憶體裝置之概要]
圖1(a)係表示記憶體控制器100及本實施型態之半導體記憶體裝置1。半導體記憶體裝置1係於某電子機器內作為記憶體IC使用，藉由搭載於該電子機器內之記憶體控制器100，為了寫入/讀出而被存取。
記憶體控制器100係因應其設計規格，將半導體記憶體裝置1作為特定記憶體類型之記憶體處理。例如於某電子機器，記憶體控制器100設計為進行以DDR作為對象之存取處理之情況時，本例之半導體記憶體裝置1係對於記憶體控制器100進行與DDR同樣之輸出入。總言之，裝載於該電子機器之電路上，與記憶體控制器100電性地連接後，本例之半導體記憶體裝置1係作為DDR發揮功能。
而且，於其他某電子機器，記憶體控制器100設計為進行以SDR作為對象之存取處理之情況時，本例之半導體記憶體裝置1係對於記憶體控制器100進行與SDR同樣之輸出入。總言之，裝載於該電子機器之電路上，與記憶體控制器100電性地連接後，本例之半導體記憶體裝置1係作為SDR發揮功能。
因此，例如於迄今製造裝載有SDR之電子機器之情況下，即使成為於SDR之供給來源中止製造SDR之事態，其後取代SDR而裝載本例之半導體記憶體裝置1，使半導體記憶體裝置1作為SDR動作，可不變更記憶體控制器100等並繼續該電子機器之製造。
而且，若於新開發之電子機器採用本例之半導體記憶體裝置1，則記憶體控制器100或周邊電路之設計自由度會提升，進一步即使將來產生記憶體類型變更之必要性，仍可容易地對應。
半導體記憶體裝置1係製成於1封裝體被單石化之記憶體IC，於內部形成有介面部2及RAM陣列部3。
RAM陣列部3係以作為DRAM或SRAM之構造形成。
介面部2包含對於記憶體控制器100之輸出入緩衝器、或因應各種記憶體類型之複數介面模組等。
亦即，本例之半導體記憶體裝置1係於封裝體內，封入設置有具有分別對應於複數記憶體類型之複數介面模組之介面部2、及作為資訊記憶區域形成之RAM陣列部3。
作為封裝體內之構造，可考慮圖1(b)、(c)所示之例。
圖1(b)係RAM陣列部3及介面部2以形成於1個矽晶粒4上之狀態，封入於封裝體內之例。
另一方面，圖1(c)係RAM陣列部3及介面部2分別形成於個別之矽晶粒4a、4b上，並以RAM陣列部3與介面部2間經結線之狀態，封入封裝體內之例。
[2.半導體記憶體裝置之內部結構及動作]
於圖2表示半導體記憶體裝置1之內部之電路結構。
如上述，於半導體記憶體裝置1設置有介面部2及記憶體陣列部3。記憶體陣列部3具有RAM陣列30及封套(Wrapper)31。
而且，介面部2具有：複數介面模組21(21a、21b...21h)、 IO緩衝器22、選擇器23、PLL部24及模式解釋部25。
RAM陣列30係作為藉由例如DRAM或SRAM之資訊記憶區域來形成。
封套31係進行RAM陣列30與介面模組21(21a~21h)間之控制信號轉換。RAM陣列30係其胞(cell)構造等可因應各種狀況自由設計，封套31係因應RAM陣列30之規格進行信號轉換，為了實現作為例如DRAM或SRAM之一般介面所設置。
於介面部2，IO緩衝器22係進行該半導體記憶體裝置1與外部裝置(例如記憶體控制器100)之電性介面。
IO緩衝器22係於例如記憶體控制器100間，進行指令CMD、輸出入資料DQ、資料選通信號DQS之收授。
而且，IO緩衝器22係輸入從例如記憶體控制器100所供給之系統時鐘CLK，並供給至PLL部24。
而且，IO緩衝器22係輸入模式指定信號Md，並供給至模式解釋部25。模式指定信號Md係指示半導體記憶體裝置1之動作模式(動作之記憶體類型之類別)之信號，設為例如以形成於半導體記憶體裝置1之封裝體上之小型之程式開關(DIP開關)等所設定之邏輯值之信號即可。或者，於封裝體形成模式設定用之特定數之插腳，將根據該各插腳之連接狀態之邏輯值(例如根據H/L/高阻抗之邏輯值)作為模式指定信號Md亦可。進一步亦可考慮製成記憶體控制器100將模式指定信號Md供給至半導體記憶體裝置1之結構。
選擇器23係選擇各種介面模組21(21a~21h)中之1個，並 與IO緩衝器22連接。選擇係根據來自模式解釋部25之模式信號Smd。
作為各種介面模組21(21a~21h)，設置有分別不同之記憶體類型之介面模組。例如於該圖2之例中，設置有SDR－IF模組21a、DDR－IF模組21b、DDR2－IF模組21c、DDR3－IF模組21d、...DDR(n)－IF模組21e、SRAM－IF模組21f、DPRAM－IF模組21g、FIFO－IF模組21h。
各介面模組21a~21f係以記憶體控制器100所要求之時序進行輸出入，以使該半導體記憶體裝置1作為分別所對應之記憶體類型之記憶體來動作。
例如SDR－IF模組21a係進行對於RAM陣列30之寫入/讀出存取動作，從外部之記憶體控制器100看來如作為SDR動作之處理。而且，DDR－IF模組21b係進行對於RAM陣列30之寫入/讀出存取動作，從外部之記憶體控制器100看來如作為DDR動作之處理。
PLL部24係根據從例如記憶體控制器100供給之系統時鐘CLK，來產生於各種介面模組21(21a~21h)所使用之各種處理時鐘CK，並輸出至介面模組21。
模式解釋部25係進行作為輸入之模式指定信號Md之邏輯值之解釋，辨別作為半導體記憶體裝置1之動作所要求之模式。然後，將表示該模式之模式信號Smd供給至各部。
於該半導體記憶體裝置1，IO緩衝器22、選擇器23、PLL部24及介面模組21係藉由按照從模式解釋部25輸出之模式信號Smd來進行所需動作，以便從例如外部之記憶體控制 器100看來，作為特定記憶體類型之記憶體而發揮功能。
假定於某電子機器之電路基板，如圖1(a)裝載有記憶體控制器100及本例之半導體記憶體裝置1之情況時，記憶體控制器100係進行以DDR2為對象之記憶體控制處理。
該情況下，作為程式開關之設定或作為來自記憶體控制器100之信號，表示記憶體類型之模式為DDR2之模式指定信號Md輸入於模式解釋部25。
於圖3表示該情況。模式解釋部25係輸出表示DDR2模式之模式信號Smd。
於後面會敘述，IO緩衝器22係因應模式信號Smd，將內部之電性特性之例如電源電壓或延遲特性切換為對應於DDR2之狀態。
而且，選擇器23係因應模式信號Smd，成為選擇對應於DDR2之DDR2－IF模組21c之狀態。
PLL部24係因應模式信號Smd，產生對於DDR2－IF模組21c之處理時鐘群，並供給至DDR2－IF模組21c。而且，停止對於其他介面模組(21a、21b、21d~21h)之處理時鐘之供給。
如此一來，該半導體記憶體裝置1係從記憶體控制器100看來會作為DDR2動作。總言之，記憶體控制器100係作為對於DDR2之控制而輸出指令CMD，而且以DDR2之時序來處理輸出入資料DQ、資料選通信號DQS。該情況下，DDR2－IF模組21c雖因應來自記憶體控制器100之指令CM，進行對於RAM陣列30之寫入/讀出，但對於記憶體控制器100，以作為DDR2之時序來進行輸出入，藉此實現對於記 憶體控制器100而言無阻礙之存取動作。
各介面模組(21a~21h)係對於記憶體控制器100，實現以分別對應之記憶體類型之動作時序之輸出入，於此，舉例說明對應於SDR之SDR－IF模組21a及對應於DDR之DDR－IF模組21b之動作。
首先，於圖4、圖5敘述SDR、DDR之讀/寫處理之時序。
圖4(a)、(b)係表示通常之SDR－SDRAM之讀循環時序及寫循環時序之一例。特別此係表示Cas延遲(Cas Latency)CL＝2、突發長(Burst Length)＝4之情況下之系統時鐘CLK、指令、資料輸出入DQ之時序例。
SDRAM係於輸入之時鐘CLK之上升邊緣，閂鎖各控制信號，而且同步於時鐘CLK來進行資料輸出入。以T1、T2...來表示時鐘CLK之上升邊緣之時序。
作為圖4(a)之讀循環時序，於例如時序T1閂鎖從主控側(例如相當於記憶體控制器100之記憶體控制裝置)所供給之讀指令。Cas延遲CL＝2之情況時，2時鐘後之時序T3以後，將因應讀指令所讀出之資料Q0、Q1、Q2、Q3輸出至主控側。
而且，作為圖4(b)之寫循環時序，以例如時序T1閂鎖從主控側所供給之寫指令。而且，於時序T1以後閂鎖從主控側供給之資料Q0、Q1、Q2、Q3，並予以寫入處理。
另一方面，圖5(a)、(b)係表示DDR－SDRAM之讀循環時序及寫循環時序之一例。此亦為Cas延遲CL＝2、突發長＝4之情況，表示系統時鐘CLK1、CLK2、指令、資料輸出入DQ、資料選通信號DQS之時序例。時鐘CLK2為時鐘CLK1 之相位反轉時鐘。
DDR－SDRAM係與SDR－SDRAM相同，於輸入之時鐘CLK之上升邊緣輸入指令來控制，但資料輸出入之時序與SDR－SDRAM不同。
於DDR－SDRAM，為了實現高速資料傳輸，利用使相位反轉之2個時鐘CLK1,CLK2及資料選通信號DQS。資料選通信號DQS係同步於時鐘CLK1，資料輸出入DQ係同步於資料選通信號DQS之上升及下降之兩邊緣。
於圖5(a)之讀循環時序，例如作為時序T1係同步於時鐘CLK1之上升來進行指令處理。Cas延遲CL＝2之情況時，從2時鐘後之時序T3輸出讀出資料，該情況下，同步於資料選通信號DQS之兩邊緣而輸出有資料Q0、Q1、Q2、Q3。
而且，於圖5(b)之寫循環時序，於例如時序T1閂鎖從主控側供給之寫指令。而且，同步於資料選通信號DQS之兩邊緣，進行資料Q0、Q1、Q2、Q3之寫入處理。
此外，DDR2、DDR3...基本上係與DDR同樣之動作，但可選擇之Cas延遲CL及動作頻率不同。
例如由於SDR、DDR之記憶體類型之不同，存在有該類處理時序之差異。
然後，於本例之半導體記憶體裝置1，為了吸收該類不同並作為各種記憶體類型來動作，因此各介面模組21發揮功能。
於圖6、圖7表示SDR－IF模組21a發揮功能之情況下之輸出入動作時序及DDR－IF模組21b發揮功能之情況下之輸出入 動作時序。
圖6、圖7係舉例RAM陣列30設為從位址輸入至資料讀出輸出之存取時間tAC＝3nsec之性能之情況。而且，表示要求Cas延遲CL＝2之情況。
圖6係表示例如記憶體控制器100將半導體記憶體裝置1視為SDR並進行讀出要求之情況下之時序。亦即，半導體記憶體裝置1被當作SDR模式，SDR－IF模組21a發揮功能之情況。
圖6(a)為基本時鐘BF，設為例如100MHz。該基本時鐘BF係同步於記憶體控制器100供給至半導體記憶體裝置1之系統時鐘CLK之同相位且同頻率之時鐘。
而且，圖6(b)之時鐘2BF為基本時鐘BF之2倍頻率之時鐘，而且圖6(c)之時鐘2BF＋Π係時鐘2BF經相位偏移180°之反轉時鐘。
該等時鐘BF、2BF、2BF＋Π係PLL部24根據輸入之系統時鐘CLK來產生，並對於SDR－IF模組21a作為處理時鐘群而供給。
圖6(d)係表示SDR－IF模組21a經由IO緩衝器22所進行之對於記憶體控制器100之輸出入。
圖6(e)係表示SDR－IF模組21a對於RAM陣列30(封套31)發行位址之時序。
圖6(f)係表示來自RAM陣列30之讀出資料傳輸至SDR－IF模組21a之時序。
圖6(g)係表示SDR－IF模組21a展開讀出資料並交付給IO 緩衝器22之時序。
例如於時序T1，取入來自記憶體控制器100之讀指令。該情況下，SDR－IF模組21a係進行指令解釋或讀出位置之辨識處理，於5nsec後之時序T2，進行對於RAM陣列30之位置發行。
由於RAM陣列30為存取時間tAC＝3nsec，因此於3nsec後，讀出資料會傳輸至SDR－IF模組21a。如此一來，SDR－IF模組21a展開讀出資料Q0、Q1、Q2、Q3並輸出。該情況下，4.5nsec後之時序T3以後，於基準時鐘BF之上升時序展開各讀出資料Q0、Q1、Q2、Q3，經由IO緩衝器22輸出至記憶體控制器100。
藉由該類動作，與作為Cas延遲CL＝2之SDR－SDRAM同等之讀出動作係藉由半導體記憶體裝置1來實現。換言之，記憶體控制器100係將半導體記憶體裝置1視為SDR並進行指令發行即可，另一方面，半導體記憶體裝置1係藉由SDR－IF模組21a之處理，因應指令並以要求之Cas延遲來進行作為SDR之動作。
此外，該圖6係設為RAM陣列30之存取時間Tac＝3nsec之情況下之例，但存取時間tAC慢的情況係將SDR－IF模組21a之處理予以高速化來對應。例如若存取時間tAC＝5nsec，並要求Cas延遲CL＝2，則SDR－IF模組21a係從2.5nsec後進行讀出資料之展開輸出，可從時序T3輸出讀出資料Q0、Q1、Q2、Q3。
而且，例如若存取時間tAC＝8nsec，並要求Cas延遲 CL＝2，則SDR－IF模組21a係從時序T1之讀指令之閂鎖，於2.5nsec後對於RAM陣列30進行位址發行。然後，於2nsec後之時序T3，執行於8nsec後傳輸之讀出資料之展開輸出即可。
接著，圖7係表示記憶體控制器100將半導體記憶體裝置1視為DDR並進行讀出要求之情況下之時序。亦即，半導體記憶體裝置1被當作DDR模式，DDR－IF模組21b發揮功能之情況。
圖7(a)之基本時鐘BF係與記憶體控制器100供給至半導體記憶體裝置1之系統時鐘CLK之同相位且同頻率之時鐘，設為例如133 MHz。而且，圖7(b)之時鐘2BF係基本時鐘BF之2倍頻率之時鐘，圖7(c)之時鐘2BF＋II係時鐘2BF經相位偏移180°之反轉時鐘。
該等時鐘BF、2BF、2BF＋II係PLL部24根據輸入之系統時鐘CLK來產生，並對於DDR－IF模組21b作為處理時鐘群而供給。
圖7(d)係表示DDR－IF模組21b經由IO緩衝器22所進行之對於記憶體控制器100之輸出入。
圖7(e)係表示DDR－IF模組21b之位址處理時序。
圖7(f)係表示DDR－IF模組21b對於RAM陣列30(封套31)發行位址之時序。
圖7(g)係表示將來自RAM陣列30之讀出資料傳輸至DDR－IF模組21a之時序。
圖7(h)係表示DDR－IF模組21b之讀出資料之展開處理之 時序。
圖7(i)係表示DDR－IF模組21b將展開之讀出資料交付給IO緩衝器22之時序。
例如於時序T1，輸入來自記憶體控制器100之讀指令。DDR－IF模組21b係於3.76nsec之期間進行位址處理，並進行對於RAM陣列30之位址發行。
由於RAM陣列30為存取時間tAC＝3nsec，因此於3nsec後，讀出資料傳輸至DDR－IF模組21b。如此一來，DDR－IF模組21b係從0.76nsec後展開讀出資料Q0、Q1、Q2、Q3，將此於5.6nsec後之時序T3以後，於基準時鐘BF之上升及下降之兩邊緣之時序，經由IO緩衝器22，將各讀出資料Q0、Q1、Q2、Q3輸出至記憶體控制器100。
藉由該類動作，與作為Cas延遲CL＝2之與DDR－SDRAM同等之讀出動作係藉由半導體記憶體裝置1來實現。換言之，記憶體控制器100係將半導體記憶體裝置1視為DDR來進行指令發行即可，另一方面，半導體記憶體裝置1係藉由DDR－IF模組21b之處理，因應指令並以要求之Cas延遲來進行作為DDR之動作。
此外，該圖7係設為RAM陣列30之存取時間tAC＝3nsec之情況下之例，該情況下，存取時間tAC慢的情況係將DDR－IF模組21b之處理予以高速化來對應即可。
以上表示SDR－IF模組21a、DDR－IF模組21b發揮功能之情況下之讀出動作時序，但DDR2－IF模組21c等其他介面模組發揮功能之情況，實現因應分別所對應之記憶體類型之動 作即可。
然後，圖2之結構之情況下，藉由成為因應記憶體類型之模式，1個介面模組21發揮功能之狀態，從記憶體控制器100看來，半導體記憶體裝置1可作為SDR、DDR、DDR2~DDR(n)、SRAM、DPRAM、FIFO之任一來動作。
[3. PLL部之模式動作]
然而，半導體記憶體裝置1作為各種記憶體類型動作時，如上述因應來自模式解釋部25之模式信號Smd，各部進行因應模式之處理。特別是PLL部24、選擇器23、IO緩衝器22進行對應於模式信號Smd之動作。說明關於該模式動作。
首先，於此敘述PLL部24之模式動作。
圖8係表示PLL部24之內部結構例。此外，為了圖示及說明之簡略化，於此作為時鐘輸出系統，僅參考對應於SDR－IF模組21a、DDR－IF模組21b及DDR2－IF模組21c之3種介面模組之部分，來說明關於PLL部24之模式動作。
從記憶體控制器100供給之系統時鐘CLK係經由緩衝器放大器31而供給至時鐘產生用PLL電路32。時鐘產生用PLL電路32係作為具備例如相位比較器、環路濾波器、VCO(電壓控制振盪器)、2倍增器之PLL(Phase Locked Loop：鎖相環路)電路而形成。
時鐘產生用PLL電路32係一面進行系統時鐘CLK與1/2分頻器33之輸出之相位比較，一面輸出同步於系統時鐘CLK之2倍頻率之時鐘2BF。該時鐘2BF係供給至切換電路35。
而且，時鐘2BF係藉由1/2分頻器33分頻，並成為與系統 時鐘CLK同頻率後，作為相位比較用之時鐘回授至時鐘產生用PLL電路32，並且藉由該1/2分頻器33所分頻之時鐘係作為與系統時鐘CLK同相位、同頻率之基準時鐘BF而供給至切換電路37。
進一步從時鐘產生用PLL電路32輸出之時鐘2BF係於相位偏移器34進行移相處理，產生經相位反轉之時鐘2BF＋Π。該時鐘2BF＋Π供給至切換電路36。
切換電路35、36、37分別具備S端子、D1端子、D2端子作為輸出端子。
S端子係連接於SDR－IF模組21a之端子。
D1端子係連接於DDR－IF模組21b之端子。
D2端子係連接於DDR2－IF模組21c之端子。
而且，於切換電路35、36、37，分別準備供給有H位準電壓Hi之固定電壓端子F。此外，該固定電壓端子F亦可為L位準電壓。或者為高阻抗狀態亦可。
此外，如上述，於該圖8，由於僅表示對於3個介面模組(21a、21b、21c)之時鐘輸出系統，因此切換電路35、36、37為3個輸出端子，實際上除了該切換電路35、36、37以外，亦形成並可選擇對於其他介面模組(21d~21h)之輸出端子。
對於該類之PLL部24，來自模式解釋部25之模式信號Smd係供給至切換電路35、36、37。切換電路35、36、37係因應模式信號Smd來切換連接狀態。
例如模式信號Smd為表示SDR模式之信號之情況時，切換電路35、36、37係分別選擇S端子作為輸出端子。未以模式 選擇之輸出端子(D1端子、D2端子及未圖示之其他輸出端子)連接於固定電壓端子F。
於圖8表示該狀態，藉此，時鐘2BF、2BF＋Π、BF係分別作為SDR－IF模組21a用之處理時鐘群，從各S端子供給至SDR－IF模組21a。例如從記憶體控制器100供給有100MHz之系統時鐘CLK之情況時，圖6所示之100MHz之基準時鐘BF、2倍頻率之時鐘2BF、2BF＋Π供給至SDR－IF模組21a。
然後，藉由供給有處理時鐘群，SDR－IF模組21a發揮功能。另一方面，DDR－IF模組21b、DDR2－IF模組21c(及未圖示之其他介面模組21d~21h)成為未被供給有處理時鐘之狀態，動作功能關閉。
而且，例如模式信號Smd為表示DDR模式之信號之情況時，切換電路35、36、37分別選擇D1端子作為輸出端子，其他輸出端子(S端子、D2端子及未圖示之其他輸出端子)連接於固定電壓端子F。藉此，時鐘2BF、2BF＋Π、BF分別作為DDR－IF模組21b用之處理時鐘群，從各D1端子供給至DDR－IF模組21b。例如從記憶體控制器100供給有133MHz之系統時鐘CLK之情況時，圖7所示之133MHz之基準時鐘BF、2倍頻率之時鐘2BF,2BF＋Π供給至DDR－IF模組21b。
然後，藉由供給有處理時鐘群，DDR－IF模組21b發揮功能，另一方面，SDR－IF模組21a、DDR2－IF模組21c(及未圖示之其他介面模組21d~21h)未被供給有處理時鐘，動作功能關閉。
例如以上，藉由PLL部24對於介面模組21a~21h，進行因 應模式信號Smd之時鐘供給，必要之1個介面模組發揮功能，其他介面模組成為動作關閉狀態。
[4.選擇器之模式動作]
以圖9來說明選擇器23之模式動作。於圖9，與上述圖8之情況相同，作為介面模組僅表示對應於SDR－IF模組21a、DDR－IF模組21b、DDR2－IF模組21c之3個介面模組之部分。
如上述，記憶體控制器100與IO緩衝器22間，進行指令CMD、輸出入資料DQ、資料選通信號DQS之輸出入，作為於選擇器23之該等信號之傳輸係進行指令CMD、資料輸入DQin、資料輸出DQout、選通信號輸入DQSin、選通信號輸出DQSout之傳輸。
亦即，選擇器23係將從記憶體控制器100輸入於IO緩衝器22之指令CMD，傳輸至介面模組21。
而且，於指令CMD為寫入指令之情況時，從記憶體控制器100，將寫入資料輸入於IO緩衝器22，選擇器23將該寫入資料作為資料輸入DQin而傳輸至介面模組21。
而且，於指令CMD為讀出指令之情況時，藉由介面模組21，從RAM陣列30讀出資料，但選擇器23係將該讀出資料作為資料輸出DQout而傳輸至IO緩衝器22。
而且，於模式為DDR~DDR(n)之情況係利用資料選通信號DQS，但選擇器23係將該資料選通信號DQS之輸入、輸出作為選通信號輸入DQSin、選通信號輸出DQSout來傳輸。
於選擇器23，因應該等信號而設置有選擇開關電路23a~23e。
選擇開關電路23a係對應於指令CMD，形成S端子、D1端子、D2端子作為對於介面模組21之輸出端子。
選擇開關電路23b係對應於資料輸入DQin，形成S端子、D1端子、D2端子作為對於介面模組21之輸出端子。
選擇開關電路23c係對應於資料輸出DQout，形成S端子、D1端子、D2端子作為來自介面模組21之輸入端子。
選擇開關電路23d係對應於選通信號輸入DQSin，形成D1端子、D2端子作為對於介面模組21之輸出端子。
選擇開關電路23e係對應於選通信號輸出DQSout，形成D1端子、D2端子作為來自介面模組21之輸入端子。
此外，於該圖9，由於僅表示對於3個介面模組(21a、21b、21c)之輸出入系統，因此於選擇開關電路23a~23e未表示對於其他介面模組(21d~21h)之輸出端子或輸入端子，但實際上亦可形成並選擇對於其他介面模組(21d~21h)之輸出端子或輸入端子。
選擇器23之各選擇開關電路23a~23e係因應來自模式解釋部25之模式信號Smd，來選擇輸出端子或輸入端子。
例如模式信號Smd為表示SDR模式之信號之情況時，選擇開關電路23a、23b、23c分別選擇S端子。此外，由於在SDR未使用資料選通信號DQS，因此選擇開關電路23d、23e為非連接狀態即可。
藉此，於IO緩衝器22與SDR－IF模組21a間，實現指令CMD、資料輸入DQin、資料輸出DQout之傳輸。
而且，例如模式信號Smd為表示DDR模式之信號之情況 時，選擇開關電路23a~23e分別選擇D1端子。於圖9表示該狀態，於該狀態下，於IO緩衝器22與DDR－IF模組21b間，實現指令CMD、資料輸入DQin、資料輸出DQout、選通信號輸入DQSin及選通信號輸出DQSout之傳輸。
例如以上，藉由選擇器23之選擇開關電路23a~23e進行因應模式信號Smd之連接選擇，於發揮功能之1個介面模組與IO緩衝器22間進行信號傳輸，執行該發揮功能之1個介面模組與記憶體控制器100間之信號之輸出入。
[5. IO緩衝器之模式動作]
作為IO緩衝器22之模式動作，進行因應模式(執行之記憶體類型)之緩衝器電源電壓特性或延遲特性之切換。
緩衝器電源電壓係依記憶體類型而不同，例如SDR為3.3V或2.5V，DDR為2.5V，DDR2為1.8V，DDR3為1.5V等。因此，本例之半導體記憶體裝置1之情況，IO緩衝器22必須因應模式來切換動作電源電壓。
圖10~圖14係分別表示電源電壓或延遲特性之切換用之IO緩衝器22之結構例。於各圖中，作為類型A、類型B來說明切換2種電源電壓之動作。例如圖中附有「A」之緩衝器放大器係電源電壓3.3V，延遲特性τ1之類型A之緩衝器，圖中附有「B」之緩衝器放大器係電源電壓2.5V，延遲特性τ2之類型B之緩衝器。
此外，於此說明作為類型A、類型B之電性特性切換，實際上當然為因應半導體記憶體裝置1可對應之記憶體類型之數目或種類，來進行必要之類型數之電性特性切換之結 構。
而且，於各圖，作為信號路徑表示輸入系統、輸出系統、雙向系統之3個，但具體之信號路徑思慮為相當於該等任一即可。例如作為指令CMD或資料輸入DQin之信號路徑，思慮為分別採用圖之輸入系統之結構即可。
而且，圖10~圖14之內部邏輯30係包括性地表示選擇器23、PLL部24、介面模組21(21a~21h)之區塊。
首先，說明圖10之例。
於IO緩衝器22，設置類型A緩衝器44、類型B緩衝器48、開關41、53作為輸入系統。
而且，於IO緩衝器22，設置類型A緩衝器45、類型B緩衝器49、開關42、54作為輸出系統。
而且，於IO緩衝器22，設置類型A緩衝器46、類型A．3態緩衝器47、類型B緩衝器50、類型B．3態緩衝器51、開關43、55、56作為雙向系統。
模式指示信號Md係經由緩衝器放大器52而供給至模式解釋部25。
而且，作為從半導體記憶體裝置1之外部導入之電源線。形成有類型A緩衝器用電源線70、類型B緩衝器用電源線71、內部邏輯用電源線72及模式緩衝器用電源線73。
例如類型A緩衝器用電源線70為3.3V之電源線，該類型A緩衝器用電源線70進行對於類型A緩衝器44、45、46、類型A．3態緩衝器47、開關41、42、43之電源供給。
而且，類型B緩衝器用電源線71為例如2.5V之電源線，該 類型B緩衝器用電源線71進行對於類型B緩衝器48、49、50、類型B．3態緩衝器51之電源供給。
內部邏輯用電源線72係將動作電源電壓供給至內部邏輯30內之各電路部(介面模組21或PLL部24)或模式解釋部25，並且進行開關53、54、55、56之交換動作用之動作電源電壓之供給。
模式緩衝器用電源線73係將動作電源電壓供給至緩衝器放大器52。
此外，於該例中，對於開關41、42、43，藉由類型A緩衝器用電源線70來進行動作電源電壓之供給，此係供給可實現開關41、42、43之交換動作之電源電壓即可，從其他電源線供給開關41、42、43之動作電源電壓亦可。
各開關41、42、43、53、54、55、56係可切換對應於類型A之a端子與對應於類型B之b端子之結構。
然後，各開關41、42、43、53、54、55、56係藉由來自模式解釋部25之模式信號Smd，來切換連接端子。
例如藉由模式信號Smd指示相當於類型A之記憶體類型之情況時，各開關41、42、43、53、54、55、56選擇a端子。藉此，於IO緩衝器22，類型A緩衝器44、45、46、類型A．3態緩衝器47發揮功能，進行各種信號之輸出入，總言之，實現因應相當於類型A之記憶體類型之輸出入緩衝器動作。
而且，藉由模式信號Smd指示相當於類型B之記憶體類型之情況時，各開關41、42、43、53、54、55、56選擇b端子。藉此，於IO緩衝器22，類型B緩衝器48、49、50、類型B．3 態緩衝器51發揮功能，進行各種信號之輸出入，總言之，實現因應相當於類型B之記憶體類型之輸出入緩衝器動作。
此外，於此，作為類型A、類型B係說明2種電性特性類型之切換之模式，但實際上依搭載之介面模組21之數目或種類，設想更多數之作為緩衝器電性特性應執行切換之類型數。
例如作為電源電壓或延遲特性不同之電性特性類型，需要如類型C、類型D...之許多類型，但該情況下，製成因應各類型之緩衝器放大器與上述類型A、B同樣地搭載，並且藉由開關41、42、43、53、54、55、56來選擇其等之結構即可。
之後會於圖11~圖14敘述其他結構，但根據此，同樣應延伸性地思慮結構，以便對應許多電性特性類型。
接著，於圖11說明IO緩衝器22之其他結構例。此外，與圖10之同一部分係附以同一符號，並避開重複說明。
該圖11之例中，於半導體記憶體裝置1，從外部導入之電源線設為3條。亦即，緩衝器用電源線74、模式緩衝器用電源線73、內部邏輯用電源線72。
然後，緩衝器用電源線74係對於開關41、42、43之電源線，並且藉由電源線開關57，連接對象切換為A類型系統及B類型系統。
模式信號Smd供給至各開關41、42、43、53、54、55、56及電源線開關57。
於緩衝器用電源線74，將半導體記憶體裝置1裝載於電子 機器之電路基板時，因應於該半導體記憶體裝置1作為何種記憶體類型使用，來供給特定電源電壓。
例如於該電子機器，將半導體記憶體裝置1作為SDR處理之情況時，該緩衝器用電源線74係藉由電路基板布線固定連接於3.3V之電源線。另一方面，例如於該電子機器，將半導體記憶體裝置1作為DDR處理之情況時，該緩衝器用電源線74係藉由電路基板布線固定連接於2.5V之電源線。
然後，例如藉由模式信號Smd指示相當於類型A之記憶體類型之情況時，各開關41、42、43、53、54、55、56選擇a端子，電源線開關57亦選擇a端子。
該情況下，由於緩衝器用電源線74為3.3V電源線，因此對於類型A緩衝器44、45、46、類型A．3態緩衝器47供給有3.3V電源電壓。因此，於IO緩衝器22，類型A緩衝器44、45、46、類型A．3態緩衝器47發揮功能，進行各種信號之輸出入，實現因應相當於類型A之記憶體類型之輸出入緩衝器動作。
而且，藉由模式信號Smd指示相當於類型B之記憶體類型之情況時，各開關41、42、43、53、54、55、56選擇b端子，電源線開關57亦選擇b端子。
該情況下，由於緩衝器用電源線74為2.5V電源線，因此對於類型B緩衝器48、49、50、類型B．3態緩衝器51供給有2.5V電源電壓。因此，於IO緩衝器22，類型B緩衝器48、49、50、類型B．3態緩衝器51發揮功能，進行各種信號之輸出入，實現因應相當於類型B之記憶體類型之輸出入緩衝 器動作。
接著，說明圖12之例。
該圖12之例係將從外部導入半導體記憶體裝置1之電源線僅設為共同電源線76。然後，於IO緩衝器22內具備DC/DC轉換器58。
DC/DC轉換器58係對於來自共同電源線76之電源電壓進行電壓轉換，對於各電源線分別進行特定電壓之電源供給。
亦即，DC/DC轉換器58係藉由開關用電源線75，進行對於開關41、42、43之電源電壓供給。
而且，DC/DC轉換器58係藉由類型A緩衝器用電源線70，進行對於類型A緩衝器44、45、46、類型A．3態緩衝器47之3.3V之電源電壓供給。
而且，DC/DC轉換器58係藉由類型B緩衝器用電源線71，進行對於類型B緩衝器48、49、50、類型B．3態緩衝器51之2.5V之電源電壓供給。
而且，DC/DC轉換器58係藉由模式緩衝器用電源線73，進行對於緩衝器放大器52之電源電壓供給。
而且，DC/DC轉換器58係藉由內部邏輯用電源線72，進行對於內部邏輯30、開關53、54、55、56、模式解釋部25之電源電壓供給。
來自模式解釋部25之模式信號Smd供給至各開關41、42、43、53、54、55、56及DC/DC轉換器58。DC/DC轉換器58係因應模式信號Smd，選擇性地執行對於類型A緩衝器用電源線70之電源電壓輸出及對於類型B緩衝器用電源線 71之電源電壓輸出。
然後，例如藉由模式信號Smd指示相當於類型A之記憶體類型之情況時，各開關41、42、43、53、54、55、56選擇a端子，而且DC/DC轉換器58進行對於開關用電源線75、模式緩衝器用電源線73、內部邏輯用電源線72之各動作電源電壓之供給，並且進行對於類型A緩衝器用電源線70之3.3V之電源電壓供給。
因此，於IO緩衝器22，類型A緩衝器44、45、46、類型A．3態緩衝器47發揮功能，進行各種信號之輸出入，實現因應相當於類型A之記憶體類型之輸出入緩衝器動作。
而且，藉由模式信號Smd指示相當於類型B之記憶體類型之情況時，各開關41、42、43、53、54、55、56選擇b端子，而且DC/DC轉換器58進行對於開關用電源線75、模式緩衝器用電源線73、內部邏輯用電源線72之各動作電源電壓之供給，並且進行對於類型B緩衝器用電源線71之2.5V之電源電壓供給。
因此，於IO緩衝器22，類型B緩衝器48、49、50、類型B．3態緩衝器51發揮功能，進行各種信號之輸出入，實現因應相當於類型B之記憶體類型之輸出入緩衝器動作。
接著，說明圖13之例。其中，該圖13之例係針對IO緩衝器22而言為不藉由模式信號Smd進行內部切換之結構例。
該情況下，於IO緩衝器22，作為輸入系統設置有共同緩衝器81。而且，作為輸出系統設置有共同緩衝器82。而且作為雙向系統，設置有共同緩衝器83及共同3態緩衝器84。
共同緩衝器81、82、83及共同3態緩衝器84係以施加電壓可容許電壓範圍及延遲之緩衝器放大器。
然後，從外部導入半導體記憶體裝置1之電源線為緩衝器用電源線74、模式緩衝器用電源線73、內部邏輯用電源線72之3條。
緩衝器用電源線74係對於共同緩衝器81、82、83及共同3態緩衝器84進行電源供給之電源線。
內部邏輯用電源線72係對於內部邏輯30內之各部及模式解釋部25進行電源供給之電源線。
模式緩衝器用電源線73係對於緩衝器放大器52進行電源供給之電源線。
緩衝器用電源線74係於將半導體記憶體裝置1裝載於電子機器之電路基板時，因應於該半導體記憶體裝置1作為何種記憶體類型使用，來供給特定電源電壓。
例如於該電子機器，將半導體記憶體裝置1作為SDR處理之情況時，該緩衝器用電源線74係藉由電路基板布線固定連接於3.3V之電源線。另一方面，例如於該電子機器，將半導體記憶體裝置1作為DDR處理之情況時，該緩衝器用電源線74係藉由電路基板布線固定連接於2.5V之電源線。
該結構之情況下，IO緩衝器22不須根據來自模式解釋部25之模式信號Smd進行切換動作。藉由模式信號Smd之切換動作係於內部邏輯30內之選擇器23及PLL部24進行。
例如將半導體記憶體裝置1作為SDR處理之情況時，緩衝器用電源線74為3.3V之電源線，共同緩衝器81、82、83及 共同3態緩衝器84以3.3V之電源電壓動作。而且，例如將半導體記憶體裝置1作為DDR處理之情況時，緩衝器用電源線74為2.5V之電源線，共同緩衝器81、82、83及共同3態緩衝器84以2.5V之電源電壓動作。
接著，說明圖14之例。該例係與上述圖13相同，具備共同緩衝器81、82、83及共同3態緩衝器84，但從外部導入半導體記憶體裝置1之電源線僅為共同電源線76。然後，於IO緩衝器22內具備DC/DC轉換器85。
DC/DC轉換器85係對於來自共同電源線76之電源電壓進行電壓轉換，並分別對於各電源線進行特定電壓之電源供給。
亦即，DC/DC轉換器85係藉由緩衝器用電源線74，進行對於共同緩衝器81、82、83及共同3態緩衝器84之電源電壓供給。
而且，DC/DC轉換器85係藉由模式緩衝器用電源線73，進行對於緩衝器放大器52之電源電壓供給。
而且，DC/DC轉換器85係藉由內部邏輯用電源線72，進行對於內部邏輯30、模式解釋部25之電源電壓供給。
來自模式解釋部25之模式信號Smd係於IO緩衝器22內供給至DC/DC轉換器85。DC/DC轉換器85係因應模式信號Smd來切換對於緩衝器用電源線74供給之電源電壓。
例如藉由模式信號Smd指示SDR模式之情況時，DC/DC轉換器85進行對於模式緩衝器用電源線73、內部邏輯用電源線72之各動作電源電壓之供給，並且將對於緩衝器用電 源線74施加之電源電壓設為3.3V。
藉此，共同緩衝器81、82、83及共同3態緩衝器84進行因應SDR之輸出入緩衝器動作。
而且，例如藉由模式信號Smd指示DDR模式之情況時，DC/DC轉換器85進行對於模式緩衝器用電源線73、內部邏輯用電源線72之各動作電源電壓之供給，並且將對於緩衝器用電源線74施加之電源電壓設為2.5V。
藉此，共同緩衝器81、82、83及共同3態緩衝器84進行因應DDR之輸出入緩衝器動作。
以上，作為IO緩衝器22，藉由採用如圖10~圖14之結構，可執行因應各模式(記憶體類型)之輸出入緩衝器動作。
[6.半導體記憶體裝置之其他結構例]
於圖2表示本實施型態之半導體記憶體裝置1之結構，但作為半導體記憶體裝置1，亦可考慮其他結構例。於圖15例示其他結構例。此外，與圖2之同一部分係附以同一符號，並省略說明。
圖15之結構例係於各介面模組21a~21h之各個設置專用之IO緩衝器之例。
亦即，設置有SDR－IF模組21a用之IO緩衝器22a、DDR－IF模組21b用之IO緩衝器22b、DDR2－IF模組21c用之IO緩衝器22c、DDR3－IF模組21d用之IO緩衝器22d、DDR(n)－IF模組21e用之IO緩衝器22e、SRAM－IF模組21f用之IO緩衝器22f、DPRAM－IF模組21g用之IO緩衝器22g、FIFO－IF模組21h用之IO緩衝器22h。
而且，設置有對應於系統時鐘CLK之輸入緩衝器22i，系統時鐘CLK經由輸入緩衝器22i供給至PLL部24。
而且，設置有對應於模式指示信號Md之輸入緩衝器22j，模式指示信號Md經由輸入緩衝器22j供給至模式解釋部25。
該情況下，IO緩衝器22a~22h具有因應分別所對應之介面模組21a~21h之專用之輸出入信號系統或緩衝器放大器、及連接端子。
例如對應於SDR－IF模組21a之IO緩衝器22a具有指令CMD之輸入端子及輸入緩衝器、關於資料輸入DQin之輸入端子及輸入緩衝器、及關於資料輸出DQout之輸出端子及輸出緩衝器。當然IO緩衝器22a內之各緩衝器係設為因應SDR之電性特性。
而且，例如對應於DDR－IF模組21b之IO緩衝器22b具有指令CMD之輸入端子及輸入緩衝器、關於資料輸入DQin之輸入端子及輸入緩衝器、關於資料輸出DQout之輸出端子及輸出緩衝器、及關於資料選通信號DQS之輸出入端子及輸出入緩衝器。當然IO緩衝器22b內之各緩衝器係設為因應DDR之電性特性。
於該結構之情況下，將該半導體記憶體裝置1裝載於電子機器之電路基板時，因應將半導體記憶體裝置1以何種記憶體類型使用，從IO緩衝器22a~22h中選擇與記憶體控制器100連接之IO緩衝器。例如於該電子機器，將半導體記憶體裝置1作為DDR使用之情況時，進行例如基板布線之設計，以使IO緩衝器22b之端子與記憶體控制器100連接。如此一 來，該情況下如圖16所示，成為經由IO緩衝器22b，於記憶體控制器100a與DDR－IF模組21b間進行各種信號之輸出入之狀態。此時，不使用其他IO緩衝器22a、22c~22h。
當然，模式指示信號Md為表示DDR模式之信號，模式解釋部25係將作為DDR模式之模式信號Smd給予PLL部24。藉此，PLL部24係將處理時鐘群給予DDR－IF模組21b，使DDR－IF模組21b發揮功能，並且關於其他介面模組21a、21c~21h停止時鐘供給，使其成為動作關閉狀態。
藉此，半導體記憶體裝置1係作為DDR發揮功能。
然後，該結構之情況下，不需要圖2所示之選擇器23。
此外，依IO緩衝器22a~22h之電源供給結構，藉由模式信號Smd，對於IO緩衝器22b供給例如2.5V之緩衝器動作電源。或者，於IO緩衝器22a~22h形成共同之電源線之情況時，藉由基板設計使其電源線連接於2.5V系統之電源線即可。
而且，亦可考慮如圖17之結構例。此外，於各部附以與圖15之同一符號。
該圖17之結構係不具有模式指示信號Md之輸入系統或模式解釋部25，不需要藉由模式信號Smd之切換控制之結構。
與上述圖15相同，由於IO緩衝器22a~22h係分別對應於介面模組21a~21h而專用地設置，因此根據將該半導體記憶體裝置1以何種記憶體類型使用，來選擇與記憶體控制器100連接之IO緩衝器22即可。
PLL部24不藉由模式信號Smd進行時鐘供給之切換。因此，製成始終對於所有之介面模組21a~21h，分別供給必要之處理時鐘之結構即可。
以上，說明關於實施型態，藉由使用實施型態之半導體記憶體裝置1，可實現機器製造或設計之效率化或製造之安定化。
例如於搭載某記憶體類型之記憶體之電子機器，於該記憶體類型之記憶體供給變得不安定之情況時，將該記憶體置換為半導體記憶體裝置1，可使其與迄今之記憶體執行同樣之動作，藉此可不變更記憶體控制電路或周邊電路之設計，並接著繼續機器製造。
而且，於新進行電子機器之設計之情況時，藉由採用半導體記憶體裝置1作為搭載之記憶體晶片，可實現自由度高之設計或有效率之設計，而且亦可容易對應將來欲進行記憶體本身之規格變更(記憶體類型之變更)之情況。
此外，本發明之半導體記憶體裝置不限定於實施型態之結構，可考慮各種進一步之變形例。
搭載之介面模組21至少為2個以上，可作為至少2種以上之記憶體類型來發揮功能即可。
1‧‧‧半導體記憶體裝置
2‧‧‧介面部
3‧‧‧記憶體陣列部
21‧‧‧介面模組
21a‧‧‧SDR－IF模組
21b‧‧‧DDR－IF模組
21c‧‧‧DDR2－IF模組
21d‧‧‧DDR3－IF模組
21e‧‧‧DDR(n)－IF模組
21f‧‧‧SRAM－IF模組
21g‧‧‧DPRAM－IF模組
21h‧‧‧FIFO－IF模組
22‧‧‧IO緩衝器
23‧‧‧選擇器
24‧‧‧PLL部
25‧‧‧模式解釋部
圖1(a)~(c)為本發明之實施型態之半導體記憶體裝置之概略說明圖。
圖2為實施型態之半導體記憶體裝置之區塊圖。
圖3為實施型態之半導體記憶體裝置之動作狀態之說明 圖。
圖4(a)、(b)為SDR之讀/寫循環時序之說明圖。
圖5(a)、(b)為DDR之讀/寫循環時序之說明圖。
圖6(a)~(g)為實施型態之SDR－IF模組功能時之動作之說明圖。
圖7(a)~(i)為實施型態之DDR－IF模組功能時之動作之說明圖。
圖8為實施型態之PLL部之模式動作之說明圖。
圖9為實施型態之選擇器之模式動作之說明圖。
圖10為實施型態之IO緩衝器之模式動作之說明圖。
圖11為實施型態之IO緩衝器之模式動作之說明圖。
圖12為實施型態之IO緩衝器之模式動作之說明圖。
圖13為實施型態之IO緩衝器之模式動作之說明圖。
圖14為實施型態之IO緩衝器之模式動作之說明圖。
圖15為實施型態之半導體記憶體裝置之其他結構例之區塊圖。
圖16為實施型態之半導體記憶體裝置之其他結構例之動作狀態之說明圖。
圖17為實施型態之半導體記憶體裝置之進一步其他結構例之區塊圖。
1‧‧‧半導體記憶體裝置
2‧‧‧介面部
3‧‧‧記憶體陣列部
21a‧‧‧SDR－IF模組
21b‧‧‧DDR－IF模組
21c‧‧‧DDR2－IF模組
21d‧‧‧DDR3－IF模組
21e‧‧‧DDR(n)－IF模組
21f‧‧‧SRAM－IF模組
21g‧‧‧DPRAM－IF模組
21h‧‧‧FIFO－IF模組
22‧‧‧IO緩衝器
23‧‧‧選擇器
24‧‧‧PLL部
25‧‧‧模式解釋部
30‧‧‧RAM陣列
31‧‧‧封套
CLK‧‧‧系統時鐘
CMD‧‧‧指令
DQ‧‧‧資料
DQS‧‧‧資料選通信號
Md‧‧‧模式指定信號
Smd‧‧‧模式信號

Claims (8)

  1. 一種半導體記憶體裝置，其特徵為：於封裝體內，封入設置有作為資訊記憶區域形成之記憶體陣列部、及進行外部記憶體控制裝置與上述記憶體陣列部間之介面之介面部；並且上述介面部包含分別對應於複數記憶體類型之複數介面模組；其中於上述介面部，設置有輸出入緩衝器部，其係進行對於外部記憶體控制裝置之信號之輸出入；經由上述輸出入緩衝器部，進行上述外部記憶體控制裝置與上述複數介面模組間之信號傳送；其中包含選擇器，其係選擇上述複數介面模組中與上述輸出入緩衝器部連接之1個介面模組；經由上述輸出入緩衝器部，於上述外部記憶體控制裝置與由上述選擇器所選擇之介面模組間進行信號傳送。
  2. 如請求項1之半導體記憶體裝置，其中上述記憶體陣列部及上述介面部係於形成於1個矽晶粒上之狀態下封入封裝體內。
  3. 如請求項1之半導體記憶體裝置，其中上述記憶體陣列部及上述介面部係分別形成於個別之矽晶粒上，於經結線之狀態下封入封裝體內。
  4. 如請求項1之半導體記憶體裝置，其中上述複數介面模組中之1個係對應於作為上述記憶體類型之SDR、DDR、DDR2~DDR(n)、SRAM、DPRAM、FIFO之任一者之介面 模組。
  5. 如請求項1之半導體記憶體裝置，其中上述輸出入緩衝器部係對應於上述複數介面模組之各個而設置有複數個；上述外部記憶體控制裝置係藉由與某1個上述輸出入緩衝器部連接，以於該輸出入緩衝器部所對應之介面模組與上述外部記憶體控制裝置間進行信號傳送。
  6. 如請求項1之半導體記憶體裝置，其中於上述介面部，設置有時鐘產生部，其係根據從外部記憶體控制裝置所供給之系統時鐘，產生上述複數介面模組分別所利用之處理時鐘。
  7. 如請求項1之半導體記憶體裝置，其中於上述介面部，設置有模式解釋部，其係從輸入之模式指定信號，進行表示上述記憶體類型之類別之模式之解釋；因應於上述模式解釋部所解釋之記憶體類型之模式，上述複數介面模組中之1個係形成為執行對於上述記憶體陣列部之寫入或讀出之存取處理。
  8. 一種半導體記憶體裝置之動作方法，其特徵為：該半導體記憶體裝置係作為於封裝體內封入設置有作為資訊記憶區域形成之記憶體陣列部、進行外部記憶體控制裝置與上述記憶體陣列部間之介面之介面部、及選擇器，並且上述介面部包含分別對應於複數記憶體類型之複數介面模組者；該半導體記憶體裝置之動作方法係：因應與連接之外部記憶體控制裝置之規格符合之記憶體類型，來選擇上述複數介面模組中之1個，選擇之介面 模組係因應來自上述外部記憶體控制裝置之寫入或讀出之要求，對於上述記憶體陣列部執行寫入或讀出之存取處理；其中於上述介面部所設置之輸出入緩衝器進行對於外部記憶體控制裝置之信號之輸出入；經由上述輸出入緩衝器部，進行上述外部記憶體控制裝置與上述複數介面模組間之信號傳送；其中上述選擇器選擇上述複數介面模組中與上述輸出入緩衝器部連接之1個介面模組；經由上述輸出入緩衝器部於上述外部記憶體控制裝置與由上述選擇器所選擇之介面模組間進行信號傳送。
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