CN113823342A - 半导体集成电路以及存储器 - Google Patents

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Abstract

本发明实施例涉及一种半导体集成电路以及存储器，半导体集成电路包括：经由列选择模块与位线连接的第一数据线以及经由列选择模块与互补位线连接的第一互补数据线，第二数据线，参考数据线，所述参考数据线用于提供参考基准信号，还包括：本地读写转换模块，响应于读写控制信号，在读写操作期间，所述第一数据线与所述第二数据线之间传输数据，所述第一互补数据线与所述第二数据线之间传输数据；放大模块，用于接收所述第二数据线的数据信号以及所述参考基准信号，对所述第二数据线的数据信号进行放大，所述参考基准信号作为放大所述第二数据线的数据信号的参考基准。本发明实施例能够改善半导体集成电路的电学性能。

Description

半导体集成电路以及存储器
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体集成电路以及存储器。
背景技术
动态随机存取存储器(Dynamic Random Access Memory，DRAM)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。每个存储单元通常包括电容器和晶体管，晶体管的栅极与字线相连、漏极与位线相连、源极与电容器相连，字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。
DRAM可以分为双倍速率同步(Double Data Rate，DDR)动态随机存储器、GDDR(Graphics Double Data Rate)动态随机存储器、低功耗双倍速率同步(Low Power DoubleData Rate，LPDDR)动态随机存储器。随着DRAM应用的领域越来越多，如DRAM越来越多地应用于移动领域，用户对于DRAM速度指标的要求越来越高。
然而，目前的DRAM的读写性能仍有待提高。
发明内容
本发明实施例提供一种半导体集成电路以及存储器，减少数据线数量。
为解决上述问题，本发明实施例提供一种半导体集成电路，经由列选择模块与位线连接的第一数据线以及经由列选择模块与互补位线连接的第一互补数据线，第二数据线，参考数据线，所述参考数据线用于提供参考基准信号，还包括：本地读写转换模块，响应于读写控制信号，在读写操作期间，所述第一数据线与所述第二数据线之间传输数据，所述第一互补数据线与所述第二数据线之间传输数据；放大模块，用于接收所述第二数据线的数据信号以及所述参考基准信号，对所述第二数据线的数据信号进行放大，所述参考基准信号作为放大所述第二数据线的数据信号的参考基准。
另外，所述参考数据线具有固定电位。
另外，还包括：参考基准模块，响应于所述读写控制信号中的读取控制信号，向所述参考数据线输出所述参考基准信号，在读操作期间，所述参考基准模块具有放电特性，以使所述参考基准信号的电位逐渐降低。
另外，在所述读操作期间，所述第二数据线由第一电平降低为第二电平的过程中，所述本地读写转换模块具有第一放电速度；在所述读操作期间，所述参考基准模块具有第二放电速度，且所述第二放电速度小于所述第一放电速度。
另外，还包括：用于提供参考控制信号的参考控制线，且所述参考基准模块与所述参考控制线连接，所述参考基准模块响应于所述读取控制信号以及所述参考控制信号，向所述参考数据线输出所述参考基准信号。
另外，所述参考基准模块具有第一端口、第二端口、第三端口以及第四端口，所述第一端口接收所述读取控制信号，所述第二端口连接所述参考数据线，所述第三端口接地，所述第四端口接收所述参考控制信号，所述参考基准模块响应于所述读取控制信号以及所述参考控制信号，使第二端口与所述第三端口之间放电，以使所述参考数据线的电位逐渐降低。
另外，所述参考基准模块包括：第一开关单元，所述第一开关单元与所述第一端口以及所述第三端口连接，所述第一开关单元具有第一节点，所述第一开关单元响应于所述读取控制信号以导通使所述第一节点与所述第三端口连接；第二开关单元，所述第二开关单元与所述第二端口以及所述第四端口连接，所述第二开关单元具有第二节点，所述第二节点与所述第一节点连接，所述第二开关单元响应于所述参考控制信号以导通使所述第二端口与所述第二节点连接。
另外，所述本地读写转换模块包括：本地读取单元，响应于所述读写控制信号中的读取控制信号，在读取操作期间，将所述第一数据线或者所述第一互补数据线的数据信号传输至所述第二数据线；所述本地读取单元包括至少2个本地晶体管，所述参考基准模块包括至少1个参考晶体管，且至少一个参考晶体管的导通能力小于所述本地晶体管的导通能力。
另外，每一所述参考晶体管的沟道宽度均小于所述本地晶体管的沟道宽度。
另外，所述至少2个本地晶体管包括：本地读取控制管，响应于所述读取控制信号导通，且所述本地读取控制管的一个端口接地；本地读取传输管，响应于所述第一互补数据线的数据信号导通，使所述第二数据线经由所述本地读取传输管以及所述本地读取控制管接地；所述至少1个参考晶体管包括：参考控制管，响应于所述读取控制信号导通，使所述参考数据线经由所述参考控制管接地，且所述参考控制管的沟道宽度小于所述本地读取控制管的沟道宽度。
另外，所述至少1个参考晶体管还包括：参考传输管，响应于所述参考控制信号导通，使所述参考数据线经由所述参考控制管以及所述参考传输管接地，且所述参考传输管的沟道宽度小于所述本地读取传输管的沟道宽度。
另外，所述参考控制管的沟道宽度小于或等于所述本地读取控制管的沟道宽度的2/3；所述参考传输管的沟道宽度小于或等于所述本地读取传输管的沟道宽度的2/3。
另外，所述参考控制管的沟道宽度为所述本地读取控制管的沟道宽度的1/2；所述参考传输管的沟道宽度为所述本地读取传输管的沟道宽度的1/2。
另外，所述放大模块包括差分放大器，所述差分放大器的第一输入端与所述第二数据线连接，所述差分放大器的第二输入端与所述参考数据线连接。
另外，还包括：本地放大模块，所述本地放大模块连接在所述第一数据线与所述第一互补数据线之间，用于对所述第一数据线的数据以及所述第一互补数据线的数据放大。
另外，所述本地放大模块包括：第一反相器，所述第一反相器的输入端与所述第一数据线电连接，所述第一反相器的输出端与所述第一互补数据线电连接；第二反相器，所述第二反相器的输入端与所述第一反相器的输出端以及所述第一互补数据线电连接，所述第二反相器的输出端与所述第一反相器的输入端以及所述第一数据线电连接。
相应的，本发明实施例还提供一种存储器，包括：交替排布的存储单元阵列以及感测放大器阵列，每一所述存储单元阵列与至少一所述感测放大器阵列连接构成存储阵列；上述的半导体集成电路，每一所述第一数据线以及所述第一互补数据线均与经由所述感测放大器阵列与相应的所述存储单元阵列连接，利用所述本地读写转换模块对所述存储单元阵列进行读写操作。
另外，所述感测放大器阵列包括：位于奇数列的多个第一组感测放大器阵列以及位于偶数列的多个第二组感测放大器阵列；所述第二数据线包括：与所述第一组感测放大器阵列对应的第一组数据线，与所述第二组感测放大器阵列对应的第二组数据线，且所述第一组数据线与所述第一组感测放大器阵列连接的所述第一数据线以及所述第一互补数据线对应，所述第二组数据线与所述第二组感测放大器阵列连接的所述第一数据线以及所述第一互补数据线对应；所述参考数据线包括：用于提供第一参考基准信号的第一参考数据线以及用于提供第二参考基准信号的第二参考数据线；所述放大模块包括：第一组放大模块，接收所述第一参考基准信号以及所述第一组数据线的数据信号，对所述第一组数据线的数据信号进行放大；第二组放大模块，接收所述第二参考基准信号以及所述第二组数据线的数据信号，对所述第二组数据线的数据信号进行放大。
另外，所述第一组放大模块与奇数列的所述感测放大器阵列对应，所述第二组放大模块与偶数列的所述感测放大器阵列对应；所述第一组放大模块共用同一根第一参考数据线，所述第二组放大模块共用同一根第二参考数据线。
另外，多根所述第二数据线中的一半位于所述第一参考数据线以及所述第二参考数据线的一侧，多根所述第二数据线中的另一半位于所述第一参考数据线以及所述第二参考数据线的另一侧。
与现有技术相比，本发明提供的技术方案具有以下优点：
本发明实施例提供一种半导体集成电路，包括经由列选择模块与位线连接的第一数据线，经由列选择模块与互补位线连接的第一互补数据线，第二数据线，参考数据线；本地读写转换模块，响应于读写控制信号，在读写操作期间，第一数据线以及第一互补数据线与第二数据线之间传输数据。由于不再设置在读取操作期间与第二数据线相位相反的第二互补数据线，因此半导体集成电路中用到的数据线的数量减小，从而降低了功耗，减小了散热需求，因此有利于改善半导体集成电路的电学性能。
另外，且在读取操作期间，本地读写转换模块具有第一放电速度；参考基准模块，响应于读取控制信号，向参考数据线输出参考基准信号，该参考基准信号作为第二数据线的数据信号的参考基准，且在读取操作期间，参考基准模块具有放电特性，且参考基准模块具有第二放电速度，第二放电速度小于第一放电速度。由于参考基准模块具有放电特性，因此在读取操作期间，当第二数据线读1时，第二数据线的数据信号与参考数据信号的电位差逐渐增加，因而半导体集成电路读1的检测裕度逐渐增加；当第二数据线读0时，第二数据线的数据信号以及参考数据信号的电位均逐渐降低，且由于第二放电速度小于第一放电速度，使得第二数据线的数据信号的电位下降速度比参考数据信号的电位下降速度更快，使得第二数据线的数据信号与参考数据信号的电位差逐渐增加，因而半导体集成电路读0的检测裕度逐渐增加。因此，本发明实施例中，读0的检测裕度以及读1的检测裕度可基本保持一致；且读0的检测裕度以及读1的检测裕度均能随着时间的增加而增加，避免了读1的检测裕度不变而读0的检测裕度增加的情况，从而改善了读取性能。
另外，半导体集成电路还包括：提供参考控制信号的参考数据线，且参考基准模块同时响应于读取控制信号以及参考控制信号数量与本地读写转换模块中本地读取单元的控制信号数量相同，有利于通过设计晶体管性能差异来控制第一放电速度和第二放电速度的差异，从而进一步地改善读取性能。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。
图1为本发明第一实施例提供的半导体集成电路的功能模块示意图；
图2为本发明第一实施例提供的半导体集成电路中的本地读写转换模块的电路结构示意图
图3为图1中放大模块为单端放大器的等效电路图；
图4为本发明第一实施例在读取操作期间第二数据线的数据信号电位变化示意图；
图5为本发明第二实施例提供的半导体集成电路的功能模块示意图；
图6为本发明第二实施例在读取操作期间第二数据线以及参考数据线的电位变化示意图；
图7为本发明第三实施例提供的半导体集成电路的结构示意图；
图8为本发明第四实施例提供的半导体集成电路的电路结构示意图；
图9为本发明第四实施例在读取操作期间第二数据线与参考数据线的电位变化示意图；
图10为本发明一实施例提供的存储器的结构示意图；
图11为图10的局部示意图。
具体实施方式
由背景技术可知，目前DRAM的读写性能仍有待提高。
在DRAM读取操作中，选中的字线被激活后，对应存储单元中的数据会被传输至位线中，导致位线上的电压出现微弱地增加或减小。与位线连接的感测放大器，即第一级放大器(FSA，first sense amplifier)，会根据此微弱信号将位线信号拉至0或1。列选择模块会依据列选择信号将选中位线上的0或1信号传输至局部数据线上，接着通过半导体集成电路将局部数据线中的信号传输至全局数据线上。在DRAM写入操作中，信号的传输方向与前述读取操作中的传输方向相反。
目前常用的信号传输方式为双端传输也可称为双相位传输，具体地，局部数据线包括至少一对第一数据线，对于一对第一数据线而言，在读写操作过程中其中一第一数据线为高电平时另一第一数据线为低电平；全局数据线包括至少一对第二数据线，对于一对第二数据线而言，在读写操作过程中其中一第二数据线为高电平时另一第二数据线为低电平。如此，由于高电平与低电平起到对比作用，当一对第二数据线中的一第二数据线变为高电平时，能够快速准确的识别定义出第二数据线为高电平。
然而，对于双相位的传输方式，由于第二数据线为成对出现，因此存储器中第二数据线的数量相对较多，这将带来功耗高、电阻大、散热需求大以及布线难度大等问题，影响存储器的性能。
为解决上述问题，本发明实施例提供一种半导体集成电路，该半导体集成电路的第二数据线为单相位传输方式，即第二数据线不再是成对出现，这样，在存储器的数据线的使用上可以减少接近一半的数据线的使用量，例如，按照传统的双端式传输方式需要136的2倍即272跟第二数据线，但是采用单相位传输方式将只需要136根第二数据线。如此，可以解决数据线过多带来的功耗大、电阻大、散热需求大以及布线难度大的问题，使得半导体集成电路的功耗减小、散热需求降低且布线难度降低，从而改善半导体集成电路的电学性能。以下将结合附图对本发明实施例提供的半导体集成电路进行详细说明。
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。
图1为本发明第一实施例提供的半导体集成电路的功能模块示意图，图2为本发明第一实施例提供的半导体集成电路中的本地读写转换模块的电路结构示意图。
参考图1，本实施例中，半导体集成电路包括：经由列选择模块10与位线BL连接的第一数据线Ldat，经由列选择模块10与互补位线BL#连接的第一互补数据线Ldat#，第二数据线YIO，参考数据线YIO#，参考数据线YIO用于提供参考基准信号，还包括：本地读写转换模块11，响应于读写控制信号，在读写操作期间，第一数据线Ldat与第二数据线YIO之间传输数据，第一互补数据线Ldat#与第二数据线YIO之间传输数据；放大模块13，用于接收第二数据线YIO的数据信号以及参考基准信号，对第二数据线YIO的数据信号进行放大，且参考基准信号作为放大第二数据线YIO的数据线信号的参考基准。
以下将结合附图对本实施例提供的半导体集成电路进行详细说明。
本实施例中，半导体集成电路至少包括一对第一数据线Ldat以及第一互补数据线Ldat#，第一数据线Ldat与第一互补数据线Ldat#为成对的，在进行度读写操作期间，第一数据线Ldat与第一互补数据线Ldat#中一者的数据信号为高电平信号，另一者的数据信号为低电平信号。
第一数据线Ldat为局部数据线(local data line，也称为本地数据线)，第一互补数据线Ldat#为互补局部数据线；第二数据线YIO为全局数据线(global data line)。
具体地，半导体集成电路应用于存储器中，存储器包括列选择模块10，通过列选择模块10选中进行读取操作或者写入操作的存储单元，相应的，与该选中的存储单元连接的位线BL与第一数据线Ldat之间传输信号，与该选中的存储单元连接的互补位线BL#与第一互补数据线Ldat#之间传输信号。
读写控制信号包括读取控制信号Rd和写入控制信号Wr。在读写操作期间，响应于读取控制信号Rd，读写转换模块11将第一数据线Ldat以及第一互补数据线Ldat#的数据传输至第二数据线YIO，或者，响应于写入控制信号Wr，读写转换模块11将第二数据线YIO的数据传输至第一数据线Ldat以及第一互补数据线Ldat#。
结合参考图1及图2，本实施例中，本地读写转换模块11包括：本地读取单元311，响应于读写控制信号中的读取控制信号Rd，在读取操作期间，将第一数据线Ldat或者第一互补数据线Ldat#的数据信号传输至第二数据线YIO；本地写入单元312，响应于读写控制信号中的写入控制信号Wr，在写入操作期间，将第二数据线YIO的数据信号传输至第一数据线Ldat或者第一互补数据线Ldat#。
参考图2，本地读取单元311包括：本地读取控制管MN11，响应于读取控制信号Rd导通，且本地读取控制管MN11的一个端口接地；本地读取传输管MN21，响应于第一互补数据线Ldat#的数据信号导通，使第二数据线YIO经本地读取传输管MN21以及本地读取控制管MN11接地。
更具体地，本地读取控制管MN11的源极接地，漏极与本地读取传输管MN21的源极连接，本地读取传输管MN21的漏极与第二数据线YIO连接。
本地写入单元312，响应于读写控制信号中的写入控制信号Wr，在写入操作期间，将第二数据线YIO的数据信号传输至第一数据线Ldat或者第一互补数据线Ldat#。
具体地，本地写入单元312包括：第一本地写入控制管MN31，第一本地写入控制管MN31的栅极接收写入控制信号Wr，第一本地写入控制管MN31的一端口与第二数据线连接YIO，另一端口与第一数据线Ldat连接；第二本地写入控制管MN41，第二本地写入控制管MN41的栅极接收写入控制信号Wr，第二本地写入控制管MN41的一端口接地，另一端口与本地写入传输管MN51的一端口连接；本地写入传输管MN51，本地写入传输管MN51的栅极与第二数据线YIO连接，本地写入传输管MN51的另一端口与第一互补数据线Ldat#连接。
第一本地写入控制管MN31响应于写入控制信号Wr，电连接第二数据线YIO与第一数据线Ldat；第二本地写入控制信号MN41源极接地，漏极与本地写入传输管MN51的源极连接。
本实施例中，半导体集成电路还可以包括：本地放大模块15，本地放大模块15连接在第一数据线Ldat与第一互补数据线Ldat#之间，用于对第一数据线Ldat的数据以及第一互补数据线Ldat#的数据放大。
本地放大模块15构成了对第一数据线Ldat信号放大以及第一互补数据线Ldat#信号放大的电路，有助于加速区分第一数据线Ldat与第一互补数据线Ldat#，从而提高数据信号传输的速度，改善数据读写速度。此外，由于第一数据线Ldat和第一互补数据线Ldat#的数据信号得到放大，使得第一数据线Ldat和第一互补数据线Ldat#对于存储器中的第一级放大电路的驱动能力的需求降低，因而即使第一级放大电路的面积逐渐减小，该第一级放大电路对于第一数据线Ldat和第一互补数据线Ldat#而言仍具有足够的驱动能力，以便于在满足器件微型化发展趋势的同时，保证该半导体集成电路具有良好的电学性能，进而提高包含该半导体集成电路的存储器的存储性能。
本地放大模块包括：第一反相器，所述第一反相器的输入端与所述第一数据线电连接，所述第一反相器的输出端与所述第一互补数据线电连接；第二反相器，所述第二反相器的输入端与所述第一反相器的输出端以及所述第一互补数据线电连接，所述第二反相器的输出端与所述第一反相器的输入端以及所述第一数据线电连接。
第一反相器包括：第一PMOS管MP1以及第一NMOS管MN1，第一PMOS管MP1栅极以及第一NMOS管MN1栅极电连接且作为第一反相器的输入端in1，第一PMOS管MP1源极与工作电源VDD连接，第一PMOS管MP1漏极与第一NMOS管MN1漏极连接且作为第一反相器的输出端out1。
第二反相器包括：第二PMOS管MP2以及第二NMOS管MN2，第二PMOS管MP2栅极与第二NMOS管MN2栅极连接且作为第二反相器的输入端in2，第二PMOS管MP2源极与工作电源VDD连接，第二PMOS管MP2漏极与第二NMOS管MN2漏极连接且作为第二反相器的输出端out2。
第一PMOS管MP1、第一NMOS管MN1、第二PMOS管MP2以及第二NMOS管MN2构成本地放大模块15。
在读取操作期间，由于本地放大模块15的设置，使得数据从位线BL传输至第一数据线Ldat的传输速度得到提升，数据从互补位线BL#传输到第一互补数据线Ldat#的传输速度得到提升，因而存储器对第一级放大器的驱动需求降低。
具体地，以位线BL的数据为高电平，互补位线BL#的数据为低电平为例，由于第一反相器的第一输入端in1连接第二反相器的第二输出端out2，第一反相器的第一输出端out1连接第二反相器的第二输入端in2，在位线BL以及互补位线BL#传输至第一数据线Ldat以及第一互补数据线Ldat#期间，第一数据线Ldat被上拉的速度得到提高使得第一数据线Ldat很快上拉为1，第一互补数据线Ldat#被下拉的速度也得到提高使得第一互补数据线Ldat#很快下拉为0，因而第一数据线Ldat以及第一互补数据线Ldat#对第一级放大器的驱动需求降低。
在读取期间，第一数据线Ldat与第一互补数据线Ldat#互补，即第一数据线Ldat与第一互补数据线Ldat#中的一者为高电平时另一种为低电平，由于本地放大模块15的设置，第一数据线Ldat以及第一互补数据线Ldat#的信号被放大，使得第一数据线Ldat与第一互补数据线Ldat#的差异被加速拉大，数据从第一数据线Ldat以及第一互补数据线Ldat#传输至第二数据线YIO的速度得到提升。举例来说，第一数据线Ldat为高电平，第一互补数据线Ldat#为低电平，当第一数据线Ldat为1以及第一互补数据线Ldat#为0时，第一数据线Ldat以及第一互补数据线Ldat#的数据将被传输至第二数据线YIO；由于本地放大模块15的设置，使得第一互补数据线Ldat#更快的趋近于0，即第一互补数据线Ldat#的低电平更低，从而有利于加速区分开第一数据线Ldat以及第一互补数据线Ldat#，提高第一数据线Ldat以及第一互补数据线Ldat#的速度，达到大信号的模式，这样在读出数据时，数据从第一数据线Ldat以及第一互补数据线Ldat#传输至第二数据线YIO的速度得以提高。
本实施例中，半导体集成电路还包括：使能NMOS管MN6，使能NMOS管MN6栅极接收使能信号En，且使能NMOS管MN6源极接地。第一反相器以及第二反相器还与使能NMOS管MN6漏极连接。具体地，第一NMOS管MN1源极以及第二NMOS管MN2源极与使能NMOS管MN6漏极连接。
本实施例中，半导体集成电路还可以包括：预充电模块307，预充电模块307连接在第一数据线Ldat与第一互补数据线Ldat#之间，用于响应于预充电控制信号Eq，对第一数据线Ldat以及第一互补数据线Ldat#线预充电。
具体地，预充电模块307包括：第三PMOS管MP3、第四PMOS管MP4以及第五PMOS管MP5；第三PMOS管MP3栅极、第四PMOS管MP4栅极以及第五PMOS管MP5栅极接收预充电控制信号Eq；第三PMOS管MP3源极以及第四PMOS管MP4源极接工作电源VDD，第三PMOS管MP3漏极与第一数据线Ldat电连接；第四PMOS管MP4漏极与第一互补数据线Ldat#电连接；第五PMOS管MN5响应于预充电控制信号Eq电连接第一数据线Ldat和第一互补数据线Ldat#。
图3为本实施例提供的放大模块13的等效电路结构示意图。
参考图3，本实施例中，为实现对第二数据线YIO的放大，放大模块13为具有固定参考基准信号的单端放大器SA，也就是说参考数据线YIO#具有固定电位，即参考基准信号为固定电位信号，该参考基准信号作为第二数据线YIO为0还是为1的参考基准，该参考基准信号用于检测1(sense 1)或者检测0(sense0)。
本实施例中，参考数据线YIO#内置于单端放大器SA内。
以下将结合读写操作的机理对半导体集成电路进行详细说明。
在读取操作期间，读取控制信号Rd为高电平，本地读取控制管MN11导通，第一互补数据线Ldat#为0时，相应第一数据线Ldat为1，且由于第二数据线YIO的电位在之前预充高，本地读取传输管MN21不导通，因而第二数据线YIO维持高电平，也为1。
在读取操作期间，第一互补数据线Ldat#为1时，本地读取传输管MN21导通，第二数据线YIO的电位将被下拉至0，放大模块13接收该第二数据线YIO的数据信号后，以参考基准信号为基准，对第二数据线YIO的数据信号进行放大并输出，也就是说，放大模块13输出的第二数据线YIO的数据信号为0。具体地，第二数据线YIO的电位被下拉的过程中，当第二数据线YIO的电位低于参考基准信号的电位某一阈值后，单端放大器将第二数据线YIO的数据信号进行放大，即第二数据线YIO下拉至0。该阈值由单端放大器的参数特性决定。
图4为采用单端放大器的方案中，在读取操作期间第二数据线的数据信号电位变化示意图，YIO(＝0)表示第二数据线变为0期间的电位随时间变化，YIO(＝1)表示第二数据线变为1或者保持为1的电位随时间变化，Ref表示参考基准信号，ideal sense margin for1是指sense 1的理想检测裕度，ideal sense margin for 0是指sense 0的理想检测裕度，sense 1的sense margin为YIO(＝1)的电位与Ref的电位之差绝对值，sense 0的sensemargin为yio(＝0)的电位与Ref的电位之差绝对值。
参考图4，在第二数据线YIO变为1或者保持为1期间，参考基准信号Ref的电位始终低于第二数据线YIO的电位，因此单端放大器放大的第二数据线为1；在第二数据线YIO变为0期间，第二数据线YIO的电位逐渐降低，且当第二数据线YIO变化后的电位比参考基准信号Ref的电位低，单端放大器放大的第二数据线YIO为0。
本实施例提供的半导体集成电路的技术方案中，第二数据线采用单相位传输模式，即第二数据线不再是成对出现，无需设置在读取操作期间与第二数据线相位相反的第二互补数据线，因此半导体集成电路所需的数据线的数量明显减少，从而降低了半导体集成电路的功耗，减少了数据线产生的热量，且降低了数据线布线难度。
此外，放大模块可以为单端放大器，使得半导体集成电路能够对第二数据线的数据信号进行放大的同时，简化半导体集成电路的电路结构。
本发明第二实施例还提供一种半导体集成电路，该实施例与前述实施例提供的半导体集成电路大致相同，区别在于：参考数据线提供的参考基准信号作为第二数据线的参考基准，且参考基准信号为变化的，因而sense 0和sense 1的检测裕度均随时间变化而变化，从而改善半导体集成电路在读取操作期间的读取性能。以下将结合附图对本发明第二实施例提供的半导体集成电路进行详细说明，与前一实施例相同或相应的部分，可参考前述实施例的详细描述，以下将不再赘述。
图5为本发明第二实施例提供的半导体集成电路的功能模块示意图。
参考图5，本实施例中，半导体集成电路包括：经由列选择模块100与位线BL连接的第一数据线Ldat，经由列选择模块100与互补位线BL#连接的第一互补数据线Ldat#，第二数据线YIO，参考数据线YIO#，还包括：本地读写转换模块101，响应于读写控制信号，在读写操作期间，第一数据线Ldat与第二数据线YIO之间传输数据，第一互补数据线Ldat#与第二数据线YIO之间传输数据；参考基准模块102，响应于读写控制信号中的读取控制Rd，向参考数据线YIO#输出基准参考信号ref，参考基准信号ref作为第二数据线YIO的数据信号的参考基准，且在读取操作期间，参考基准模块102具有放电特性，以使参考基准信号ref的电位逐渐降低；放大模块103，用于接收第二数据线YIO的数据信号以及参考基准信号ref，对第二数据线YIO的数据线信号进行放大，参考基准信号ref作为放大第二数据线YIO的参考基准。
本实施例中，半导体集成电路中的第二数据线YIO以单根总线的形式出现，即第二数据线YIO的数据信号的传输方式为单端传输方式，由于参考基准模块102的设置，能够为第二数据线YIO是为1还是为0提供参考基准；并且，由于在读取操作期间，第二数据线YIO的数据信号由1变为0的过程为放电过程，参考基准模块102的放电速度小于读写转换模块101的放电速度。
以下将结合附图对本实施例提供的半导体集成电路进行详细说明。
在读取操作中，需要及时准确的读出第二数据线YIO是0还是1，参考基准模块102的设置，使得参考基准信号ref能够作为第二数据线YIO是0还是1的参考基准。可以理解的是，读出第二数据线YIO是0还是1，指的是放大模块103放大后的第二数据线YIO是0还是1。
本实施例中，由于在读取操作期间，具体地读“1”期间，参考基准模块102具有放电特性，使得参考基准信号ref的电位逐渐降低，因此，在读取操作且第二数据线YIO为1的过程中，第二数据线YIO与参考基准信号ref之间的电位差值不再是固定不变的而是随时间的推移而变化；在读取操作期间且第二数据线YIO由1变为0的过程中，第二数据线YIO与参考基准信号ref之间的电位差值也是随着时间的推移而变化的。因此，本实施例中sense 0和sense 1的检测裕度均随时间变化而变化，有利于进一步的改善读取操作的读取准确性。
此外，本实施例中，在读取操作期间，具体地读“0”期间，第二数据线YIO由第一电平降低为第二电平的过程中(即第二数据线YIO由1变为0的过程中，第一电平(“1”)可以是预充高过程产生的)，本地读写转换模块101具有第一放电速度；在读取操作期间，参考基准模块102具有第二放电速度，且第二放电速度小于第一放电速度。如此，有利于保证在读取操作期间且第二数据线YIIO由第一电平降低为第二电平的过程中，参考基准信号ref的电位始终高于第二数据线YIO的数据信号的电位，这样，能够进一步的提高第二数据线YIO由1变为0期间放大模块103放大第二数据线YIO的准确性。这是因为，若在第二数据线由1变为0期间，出现了参考基准信号的电位低于第二数据线的电位的情况，若在此时对第二数据线进行放大，那么第二数据线将被错误的放大为1，而实际上第二数据线为0。
图6为在读取操作期间，第二数据线YIO以及参考数据线YIO#的电位变化示意图，YIO(1)表示第二数据线YIO读1期间的电位变化，YIO(0)表示第二数据线YIO读0期间的电位变化，YIO#表示参考数据线的电位变化。以下将结合半导体集成电路的工作机理对半导体集成电路进行说明：
参考图6，对于需读出第二数据线YIO是1的情形而言，即对sense 1而言：第二数据线YIO保持为1或者变化为1，由于参考基准模块102具有放电性能，使得参考基准信号ref的电位逐渐减小，因此sense 1的检测裕度(sense margin for1)随着时间的推移而增加，例如，sense 1的检测裕度由m11增加为m12。
继续参考图6，对于需要读出第二数据线YIO是0的情形而言，即对sense0而言：第二数据线YIO由1变为0，由于参考基准模块102具有放电性能，使得参考基准信号ref的电位逐渐减小，本地读写转换模块101也具有放电性能因而第二数据线YIO的电位也逐渐减小；由于参考基准模块102具有的第二放电速度小于本地读写转换模块101具有的第一放电速度，因此，第二数据线YIO的电位变化速度大于参考基准信号ref的电位变化速度，即比起参考数据线YIO#而言第二数据线YIO的电位更低，第二数据线YIO的电位将优先变为0，因此将第二数据线YIO读为0；此外，sense 0的检测裕度(sense margin for 0)随着时间的推移而增加，例如，sense 0的检测裕度由m01变为m02。
由上述分析可知，在读取操作中，sense 0和sense 1的检测裕度均随着时间的推移而增加，因此，有利于减小sense 0和sense 1之间的检测裕度的差距。
需要说明的是，在读取操作期间，第二数据线YIO由1变为0的过程，即为本地读写转换模块101的放电过程，在这一放电过程中本地读写转换模块101具有第一放电速度；在读取操作期间，参考数据线YIO#由1变为0的过程，即为参考基准模块102的放电过程中，在这一放电过程中参考基准模块102具有第二放电速度。
Sense 0的检测裕度具有理想检测裕度(ideal sense margin for 0)，称为第一理想检测裕度m00，第一理想检测裕度m00为：在第二数据线YIO读0期间，当第二数据线YIO放电结束，参考基准线YIO#与第二数据线YIO之间的电位差值绝对值。sennse 1的检测裕度具有理想检测裕度(ideal sense margin for 1)，称为第二理想检测裕度m10，第二理想检测裕度m10为：在第二数据线YIO读1期间，当参考基准模块102放电适当时间后，参考数据线YIO#与第二数据线YIO之间的电位差值绝对值。
理想情况下，第一理想检测裕度m00与第二理想检测裕度m00可以相等。可以理解的是，可以通过调整参考基准模块102的具体电路结构以调整第二放电速度，通过调整本地读写转换模块101的具体电路结构以调整第一放电速度，从而实现第一理想检测裕度m00与第二理想检测裕度m00相等的目的。
可以理解的是，第一理想检测裕度m00还可以小于第二理想检测裕度m00，或者，第一理想检测裕度m00也可以大于第二理想检测裕度m00。本实施例中，半导体集成电路还可以包括：读取放大模块103，读取放大模块103与第二数据线YIO以及参考数据线YIO#连接，用于响应于第二数据线YIO的数据线信号以及参考基准信号ref，对第二数据线YIO的数据信号进行放大。
具体地，放大模块103可以为差分放大器，即具有2个输入端的差分放大器，2个输入端分别与第二数据线YIO以及参考数据线YIO#连接，输出对第二数据线YIO进行放大后的数据。
由前述分析，在读取操作期间，当第二数据线YIO由1变为0时，第二数据线YIO以及参考数据线YIO#的数据信号均被下拉，但是第二数据线YIO的数据信号的下拉速度比参考数据线YIO#的数据信号的下拉速度更快，因此差分放大器输出0。
可以理解的是，对于读取操作而言，若读“1”，第二数据线YIO为1，第二数据线YIO的电位始终高于参考数据线YIO#的电位；若读“0”，第二数据线YIO从1变为0期间，第二数据线的电位始终低于参考数据线YIO#的电位。
参考基准模块102包括至少一个晶体管。
本实施例中，半导体集成电路还包括：参考控制线Co，用于提供参考控制信号cnt，且参考基准模块102与参考控制线Co连接，参考基准模块102响应于读取控制信号Rd以及参考控制信号cnt，向参考数据线YIO#输出参考基准信号ref。
由于读取控制信号Rd以及参考控制信号cnt共同影响参考基准模块102，有利于更好的控制参考基准模块102具有的第二放电速度，从而便于更好的控制第一放电速度与第二放电速度之间的大小关系，进而由于进一步的改善sense margin不一致的问题；此外，相较于仅采用参考基准模块102仅响应于读取控制信号Rd的方案而言，参考基准模块102响应于读取控制信号Rd以及参考控制信号cnt，有利于使参考基准模块102与本地读取单元221晶体管数量一致，从而更有效地控制第一放电速度和第二放电速度之间的差异，进而有利于更快对第二数据线YIO读1或者读0。
需要说明的是，在其他实施例中，参考基准模块也可以仅响应于读取控制信号，或者参考基准模块除响应于读取控制信号以及参考控制信号外，还可响应于其他控制信号。
本实施例中，半导体集成电路还可以包括：虚拟模块104，虚拟模块104接收读写控制信号中的写入控制信号Wr，且与参考数据线YIO#连接，用于使得参考数据线YIO#与第二数据线YIO情形一致，有利于放大模块的准备放大。
虚拟补偿模块104具有的晶体管数量可以与参考基准模块102具有的晶体管数量相同。
在半导体集成电路中，虚拟模块104无需参与数据传输，虚拟模块104的设置，能够减小或者抵消参考基准模块102带来的噪声问题，且有利于版图布局的对称性。
本实施例中，半导体集成电路还可以包括：本地放大模块105，本地放大模块105连接在第一数据线Ldat与第一互补数据线Ldat#之间，用于对第一数据线Ldat的数据以及第一互补数据线Ldat#的数据放大。
本实施例中，在读取操作期间，参考控制线Co提供的参考控制信号cnt为高电平时，参考基准模块102放电。可以理解的是，在其他实施例中，在读取操作期间，也可以为：参考控制线提供的参考控制信号为低电平时，参考基准模块放电。
本实施例提供的半导体集成电路，在减少第二数据线YIO的数量的同时，能够提供随着第二数据线的数据信号变化而变化的参考基准信号，有利于保证sense 0的检测裕度与sense 1的检测裕度的一致性。更具体地，sense 0的sense margin和sense 1的sensemargin均会随时间加大，因此sense 0和sense 1的检测裕度的差距小，从而有利于进一步的提高放大模块放大第二数据线的准确性。
并且，在读取操作期间且第二数据线YIO由1变为0的过程中，本地读写转换模块101具有第一放电速度；在读取操作期间，参考基准模块102具有第二放电速度，且第二放电速度小于第一放电速度。如此，有利于保证在第二数据线YIO由1变为0的过程中，第二数据线YIO的电位始终低于参考基准信号ref的电位；那么，在这期间不管放大模块103何时对第二数据线YIO进行放大，均能够保证放大模块103放大的第二数据线YIO为0，从而进一步的提高了第二数据线YIO读0的准确性。
本发明第三实施例还提供一种半导体集成电路，本实施例提供的半导体集成电路与前述实施例的大致相同，区别在于：本实施例对参考基准模块进行了进一步的细分。以下将结合附图对本实施提供的半导体集成电路进行说明，需要说明的是，与前述实施例相同或者相应的部分，请参考前述实施例的详细说明，以下将不做详细赘述。
图7为本发明第三实施例提供的半导体集成电路的结构示意图。
本实施例中，半导体集成电路包括：经由列选择模块200与位线BL连接的第一数据线Ldat、经由列选择模块200与互补位线BL#连接的第一互补数据线Ldat#、第二数据线YIO、参考控制线Co、参考数据线YIO#；本地读写转换模块201；参考基准模块202，响应于读写控制信号中的读取控制信号Rd以及参考控制线Co提供的参考控制信号cnt，向参考数据线YIO#输出参考基准信号ref，参考基准信号ref作为第二数据线YIO的数据信号的参考基准，且在读取操作期间，参考基准模块202具有放电特性以使参考基准信号ref的电位逐渐降低；放大模块203。
需要说明的是，以下将以半导体集成电路包括参考控制线Co作为示例进行详细说明，在其他实施例中，半导体集成电路也可以不包括参考控制线，即参考基准模块无需响应于参考控制信号。本实施例中，参考基准模块202具有第一端口A、第二端口B、第三端口C以及第四端口D，第一端口A接收读取控制信号Rd，第二端口B连接参考数据线YIO#，第三端口C接地，第四端口D接收参考控制信号cnt，参考基准模块202响应于读取控制线信号Rd以及参考控制信号cnt，使第二端口B与第三端口C之间放电，以使参考数据线YIO#的电位逐渐降低。
具体地，关于参考基准模块202的工作机理，可以有如下几种情况：在读取操作期间，读取控制信号Rd为高电平且参考控制信号cnt为高电平，参考基准模块202导通，第二端口B与第三端口C之间放电，即参考数据线YIO#的电位下拉至0；或者，在读取操作期间，读取控制信号Rd为高电平且参考控制信号cnt为低电平，参考基准模块202导通，第二端口B与第三端口C之间放电，即参考数据线YIO#的电位下拉至0。
可以理解的是，上述关于工作机理的描述，均是基于进行读取操作的条件为读取控制信号Rd为高电平；当然，当进行读取操作的条件为读取控制信号为低电平时，可上述工作机理中关于“读取控制信号Rd为高电平”的描述替换为“读取控制信号Rd为低电平”。
具体地，参考基准模块202包括：第一开关单元211，第一开关单元211与第一端口A以及第三端口C连接，第一开关单元211具有第一节点a，第一开关单元211响应于读取控制信号Rd导通，以使第一节点a与第三端口C连接；第二开关单元212，第二开关单元212与第二端口B以及第四端口D连接，第二开关单元212具有第二节点b，第二节点b与第一节点a连接，第二开关单元212响应于参考控制信号cnt以导通，使第二端口B与第二节点b连接。
如此，经由第一开关单元211以及第二开关单元212，可使第二端口B接地，因而参考数据线YIO#的信号下拉至0。
可以理解的是，在其他实施例中，参考基准模块也可以为：第一开关单元与第四端口以及第三端口连接，因而第一开关单元响应于参考控制信号导通；第二开关单元与第一端口以及第二端口连接，因而第二开关单元响应于读取控制信号导通。
第一开关单元211可包括至少一个晶体管，第二开关单元212可包括至少一个晶体管。该晶体管可以为PMOS晶体管或者NMOS晶体管。
需要说明的是，在其他实施例中，若参考基准模块仅响应于读取控制信号，则相应的，参考基准模块仅包括第一开关单元。
本实施例中，在读操作期间，第二数据线YIO由第一电平降低为第二电平的过程中(即第二数据线由1变为0的过程中)，本地读写转换模块201具有第一放电速度；在读操作期间，参考基准模块202具有第二放电速度，且第二放电速度小于第一放电速度，以使在读操作期间且第二数据线YIO由第一电平降低为第二电平的过程中，参考基准信号ref的电位高于第二数据线YIO的数据信号的电位。
本实施例中，本地读写转换模块201包括本地读取单元221，本地读写转换模块201具有的第一放电速度即为本地读取单元221具有的放电速度，本地读取单元221也可以包括多个晶体管。具体地，本地读取单元221响应于读写控制信号中的读取控制信号，在读取操作期间，将第一数据线Ldat或者第一互补数据线Ldat#的数据信号传输至第二数据线YIO；本地读取单元包括至少2个本地晶体管，参考基准模块包括至少1个参考晶体管，且至少一个参考晶体管的导通能力小于所述本地晶体管的导通能力，以使参考基准模块202的放电速度小于本地读取单元221的放电速度。具体地，导通能力越强，相应放电速度越快；导通能力越弱，相应放电速度越慢。
本地读取单元221具有的晶体管为PMOS管或者NMOS管。可以理解的是，本地读取单元221具有的晶体管类型与参考基准模块202具有的晶体管类型相同，如均为PMOS管或者均为NMOS管。
本地读取单元221具有的第一放电速度与其内部的晶体管数量以及晶体管特性有关，且参考基准模块202具有的第二放电速度也与其内部的晶体管的数量以及晶体管特性有关，其中，晶体管特性包括晶体管的沟道宽度。参考基准模块202具有的晶体管的数量可以与本地读取单元221具有的晶体管的数量相同，且参考基准模块202具有的晶体管沟道宽度小于本地读取单元221具有的晶体管的沟道宽度。如此，有利于保证参考基准模块202具有的第二放电速度小于本地读写转换模块201具有的第一放电速度。当然，本领域内技术人员应应当理解，也可以通过设计阈值电压等性能的不同来设置不同的放电速度。
参考基准模块202具有的晶体管沟道宽度小于等于本地读取单元221具有的晶体管沟道宽度的2/3。具体地，参考基准模块202具有的晶体管沟道宽度可以为本地读取单元221具有的晶体管的沟道宽度的1/2；或者。
半导体集成电路还可以包括：虚拟模块204以及本地放大模块205。有关虚拟模块204以及本地放大模块205的详细说明可参考前述实施例，在此不再赘述。
为便于理解，以下将结合半导体集成电路的工作原理对半导体集成电路进行进一步说明：
在进行读取操作之前，可对参考基准线YIO#进行预充，以使参考基准线YIO#为高电平，即参考基准信号ref为高电平信号。
在读取操作过程中，第二数据线YIO由0变为1期间或者保持为1期间，参考基准模块202导通，第二端口B与第三端口C导通，第二端口B与第三端口C之间放电，参考数据线YIO#的电位被下拉至0，即参考基准信号ref下拉至0。在下拉过程中参考数据线YIO#与第二数据线YIO之间的电位差距逐渐增加，因此放大模块203的sense 1的检测裕度逐渐增加。且由于参考数据线YIO#与第二数据线YIO的电位差值越来越大，有了参考基准信号ref作为参考，使得第二数据线YIO被读出为1的难度降低。
在读取操作过程中，第二数据线YIO由0变为1期间，参考基准模块202导通，第二端口B与第三端口C导通，第二端口B与第三端口C之间放电，参考数据线YIO#的电位被下拉至0，即参考基准信号ref由1下拉至0；且本地读写转换模块201也处于放电期间，即第二数据线YIO的电位从1下拉至0，且本地读写转换模块202的第一放电速度大于参考基准模块202的第二放电速度，因此相较于参考数据线YIO#而言第二数据线YIO的电位将更快的被下拉至0，参考数据线YIO#与第二数据线YIO的电位差值越来越大，有了参考基准信号ref作为参考，使得第二数据线YIO被读出为0的难度降低。并且，在下拉过程中参考数据线YIO#与第二数据线YIO之间的电位差距逐渐增加，因此sense 0的检测裕度逐渐增加。
因此，本实施例中，在读取操作期间，sense 0和sense 1的检测裕度均随着时间的推移而增加，从而避免了随着时间的推移sense 0与sense 1的检测裕度差值变得过大的问题。
关于本发明实施例中第二数据线YIO保持为1的描述，指的是，在进行读取操作之前，第二数据线YIO被预充至高电平，因而第二数据线YIO在进行读取操作之前已经为1，当第一数据线Ldat的数据传输至第二数据线YIO且第一数据线Ldat为1时，在读取操作过程中，第二数据线YIO保持为1。
本发明第四实施例还提供一种半导体集成电路，本实施例提供的半导体集成电路与前述实施例的大致相同，区别在于：本实施例对本地读取转换模块以及参考基准模块的具体结构进行了更详细的说明。以下将结合附图对本实施提供的半导体集成电路进行说明，需要说明的是，与前述实施例相同或者相应的部分，请参考前述实施例的详细说明，以下将不做详细赘述。
图8为本发明第四实施例提供的半导体集成电路的电路结构示意图，图8中的部分电路与图2相同；图9为在读取操作期间第二数据线与参考数据线的电压变化示意图。
参考图8，本实施例中，半导体集成电路包括：第一数据线Ldat、第一互补数据线Ldat#、第二数据线YIO、参考控制线Co、参考数据线YIO#；本地读写转换模块(未标示)，在读取操作期间，第二数据线YIO由第一电平降低为第二电平的过程中本地读写转换模块具有第一放电速度；参考基准模块302，响应于读写控制信号中的读取控制信号Rd以及参考控制线Co提供的参考控制信号cnt，向参考数据线YIO#输出参考基准信号ref，参考基准信号ref作为第二数据线YIO的数据信号的参考基准，且在读取操作期间，参考基准模块302具有放电特性，且参考基准模块302具有第二放电速度，第二放电速度小于第一放电速度；放大模块303。
以下将结合附图对本实施例提供的半导体集成电路进行详细说明，需要说明的是，图8中与图2相同的部分，可参考前述实施例的详细描述，以下将不再赘述。本实施例中，本地读写转换模块包括：本地读取单元311，响应于读写控制信号中的读取控制信号Rd，在读取操作期间，将第一数据线Ldat或者第一互补数据线Ldat#的数据信号传输至第二数据线YIO。
由于在读取操作期间，参考基准模块302与本地读取单元311均具有放电特性，且参考基准模块302具有的放电速度小于本地读取单元311具有的放电速度，为了简化电路降低版图设计难度，参考基准模块302具有的电路结构与本地读取单元311具有的电路结构类似，且保证参考基准模块302具有的电路结构的放电速度小于本地读取单元311具有的电路结构的放电速度。
具体地，本地读取单元311包括至少2个本地晶体管，参考基准模块302包括至少1个参考晶体管，且至少一个参考晶体管的沟道宽度小于本地晶体管的沟道宽度。
本地晶体管的类型与参考晶体管的类型相同，本实施例中，本地晶体管的类型与参考晶体管的类型均为N型，即本地晶体管均为NMOS管，参考晶体管均为NMOS管。
本实施例中，每一参考晶体管的沟道宽度均小于本地晶体管的沟道宽度。例如，每一参考晶体管的沟道宽度为对应的本地晶体管的沟道宽度的1/2。需要说明的是，在其他实施例中，至少一个参考晶体管的沟道宽度也可以大于或等于本地晶体管的沟道宽度，保证参考基准模块的放电速度与本地读取单元的放电速度符合要求即可。
本实施例中，本地晶体管的数量与参考晶体管的数量相同。
具体地，本实施例中，至少2个本地晶体管包括：本地读取控制管MN11，响应于读取控制信号Rd导通，且本地读取控制管MN11的一个端口接地；本地读取传输管MN21，响应于第一互补数据线Ldat#的数据信号导通，使第二数据线YIO经本地读取传输管MN21以及本地读取控制管MN11接地。
更具体地，本地读取控制管MN11的源极接地，漏极与本地读取传输管MN21的源极连接，本地读取传输管MN21的漏极与第二数据线YIO连接。
至少1个参考晶体管包括：参考控制管MN12，响应于读取控制信号Rd导通，使参考数据线YIO#经由参考控制管MN12接地，且参考控制管MN12的沟道宽度小于本地读取控制管MN11的沟道宽度。
本实施例中，至少1个参考晶体管还包括：参考传输管MN22，响应于参考控制信号cnt导通，使参考数据线YIO#经由参考控制管MN12以及参考传输管MN22接地，且参考传输管MN22的沟道宽度小于本地读取传输管MN21的沟道宽度。
更具体地，参考控制管MN12的源极接地，漏极与参考传输管MN22的源极连接；参考传输管MN22栅极与参考控制线Co连接，漏极与参考数据线YIO#连接。
其中，参考控制管MN12以及本地读取控制管MN12均为NMOS晶体管，且参考控制管MN12的沟道宽度小于或等于本地读取控制管MN12的沟道宽度的2/3；参考传输管MN22的沟道宽度小于或等于本地传输管MN21的沟道宽度的2/3。
本实施例中，参考控制管MN12的沟道宽度为本地读取控制管MN11的沟道宽度的1/2；参考传输管MN22的沟道宽度为本地读取传输管MN21的沟道宽度的1/2。如此，基准参考模块302具有的第二放电速度为本地读取转换模块301具有的第一放电速度的1/2。
需要说明的是，在其他实施例中，可以根据实际需求合理调整第二放电速度与第一放电速度之间的比例关系，即，合理调整参考控制管的沟道宽度与本地读取控制管的沟道宽度的比例关系，合理调整参考传输管的沟道宽度与本地读取传输管的沟道宽度的比例关系，例如，参考控制管的沟道宽度可以为本地读取控制管的沟道宽度的1/3或1/4等，参考传输管的沟道宽度可以为本地读取传输管的沟道宽度的1/3或1/4。
还需要说明的是，本实施例中，参考控制管MN12以及参考传输管MN22在电路中所处的位置可以互换，即，参考控制管MN12栅极接收参考控制信号cnt且响应于参考控制信号cnt导通，参考传输管MN22栅极接收读取控制信号Rd且响应于读取控制信号Rd导通。
此外，还需要说明的是，在其他实施例中，参考基准模块也可以仅包括一个参考晶体管，该参考晶体管的栅极接收读取控制信号，通过合理设置参考晶体管的沟道宽度，保证参考基准模块具有的第二放电速度与本地读写转换模块具有的第一放电速度符合要求即可。
本实施例中，半导体集成电路还包括：虚拟模块304，虚拟模块304接收读写控制信号中的写入控制信号Wr，且与参考数据线YIO#连接，且虚拟模块304具有的晶体管数量与参考基准模块304具有的晶体管数量相同。
具体地，虚拟模块304包括：虚拟控制管MN32，虚拟控制管314的栅极接收写入控制信号Wr，且虚拟控制管MN32的一端口接地；虚拟传输管MN42，虚拟传输管MN42的栅极与参考数据线YIO#连接，且虚拟控制管MN32的另一端口与虚拟传输管MN42的一端口连接，虚拟传输管MN42的另一端口接地。
其中，虚拟控制管MN32以及虚拟传输管MN42均为NMOS管，不难发现，虚拟补偿模块304的电路结构与本地写入单元312中本地写入传输管MN51和第二本地写入控制管MN41的电路结构类似，且虚拟传输管以及虚拟控制管连接在2个地端之间，因而实际上虚拟补偿模块304并不参与数据信号的传输。虚拟补偿模块304的设置，可以使得参考数据线YIO#与第二数据线YIO的情形基本一致，减小或者抵消噪声问题，提高放大模块的放大结果准确性，且使得版图布局时具有布局对称性，降低版图布局难度。
本实施例中，本地读写转换模块还包括：本地写入单元312，响应于读写控制信号中的写入控制信号Wr，在写入操作期间，将第二数据线YIO的数据信号传输至第一数据线Ldat或者第一互补数据线Ldat#。有关本地写入单元312的详细描述，可参考前述实施例的相应说明。
本实施例中，半导体集成电路还可以包括：本地放大模块306，本地放大模块306连接在第一数据线Ldat与第一互补数据线Ldat#之间，用于对第一数据线Ldat的数据以及第一互补数据线Ldat#的数据放大。
本实施例中，半导体集成电路还包括：使能NMOS管MN6，使能NMOS管MN6栅极接收使能信号En，且使能NMOS管MN6源极接地。第一反相器以及第二反相器还与使能NMOS管MN6漏极连接。具体地，第一NMOS管MN1源极以及第二NMOS管MN2源极与使能NMOS管MN6漏极连接。
本实施例中，半导体集成电路还可以包括：预充电模块307，预充电模块307连接在第一数据线Ldat与第一互补数据线Ldat#之间，用于响应于预充电控制信号Eq，对第一数据线Ldat以及第一互补数据线Ldat#线预充电。
有关本地放大模块306、使能NMOS管MN6以及预充电模块307的详细说明，可参考前述实施例的相应描述，在此不再赘述。
以下将结合本实施例中提供的半导体集成电路的工作原理对半导体集成电路进行说明：
在进行读取操作之前，第二数据线YIO以及参考数据线YIO#被预充至高电平；读取控制信号Rd为高电平期间进行读取操作，第一数据线Ldat为高电平且第一互补数据线Ldat#为低电平，本地读取控制管MN11导通，本地读取传输管MN21截止，第二数据线YIO#至地的通路断路，因而第二数据线YIO#保持高电平。参考控制线Co提供的参考控制信号cnt为高电平，参考控制管MN12导通，且参考传输管MN22导通，因而参考数据线YIO#至地的通路导通，参考数据线YIO#经由参考控制管MN12以及参考传输管MN22对地放电，因而参考数据线YIO#的电位越来越低逐渐变为0，参考数据线YIO#与第二数据线YIO之间的电位差越来越大，有了参考数据线YIO#的电位作为参考，因而放大模块303能够及时准确的放大第二数据线YIO为1。并且，在放电期间，第二数据线YIO的sense 1的检测裕度越来越大，而不是固定不变的。
读取控制信号Rd为高电平期间进行读取操作，第一数据线Ldat为低电平且第一互补数据线Ldat#为高电平，本地读取控制管MN11以及本地读取传输管MN21均导通，第二数据线YIO与地的通路导通，因而第二数据线YIO经由本地读取控制管MN11以及本地读取传输管MN21对地放电，第二数据线YIO的电平越来越低直至变为0。参考控制线Co提供的参考控制信号cnt为高电平，参考控制管MN12以及参考传输管MN22导通，因而参考数据线YIO#至地的通路导通，参考数据线YIO#经由参考控制管MN12以及参考传输管MN22对地放电，因而参考数据线YIO#的电位越来越低逐渐变为0。由于参考数据线YIO#对地的放电速度小于第二数据线YIO对地的放电速度，因而第二数据线YIO始终较参考数据线YIO#而言更接近于0，即第二数据线YIO的电位始终低于参考数据线YIO#的电位；有了参考数据线YIO#的电位作为参考，因而放大模块303能够及时有效准确的放大第二数据线YIO为0。并且，在放电期间，第二数据线YIO的sense 0的检测裕度越来越大。因此，第二数据线YIO的sense 0和sense 1的检测裕度均越来越大，避免出现sense 0的检测裕度变大而sense 1的检测裕度不变的情形。
如图9所示，线条1为参考数据线YIO#随时间的电位变化示意图，线条2为第二数据线YIO读1期间随时间的电位变化示意图，线条3为第二数据线YIO读0期间随时间的电位变化示意图，线条1的斜率为第二放电速度，线条3的斜率为第一放电速度，从图9中可知，半导体集成电路读0(即sense 0)的检测裕度与半导体集成电路读1(即sense 1)的检测裕度均随时间的变化而增加，且sense 0的最大检测裕度为第一理想检测裕度(ideal sensemargin for 0)，sense 1的最大检测裕度为第二理想检测裕度(ideal sense margin for1)，通过调整第一放电速度以及第二放电速度，可以保证第一理想检测裕度与第二理想检测裕度相等，从而进一步的改善读取转换电路的读取性能。
需要说明的是，上述实施例是以半导体集成电路包括参考控制线Co作为示例进行详细说明，在其他实施例中，半导体集成电路也可以不包括参考控制线，即参考基准模块无需响应于参考控制信号，相应的参考晶体管可以不包括参考传输管。
本发明实施例还提供一种存储器，包括上述任一实施例中的半导体集成电路。图10为本发明一实施例提供的存储器的结构示意图，图11为图10顺时针旋转90°对应的局部示意图。
参考图10及图11，存储器包括：交替排布的存储单元阵列41以及感测放大器阵列42，每一存储单元阵列41与至少一感测放大器阵列42连接构成存储阵列；前述实施例提供的半导体集成电路，每一第一数据线Ldat以及第一互补数据线Ldat#经由感测放大器阵列42与相应的存储单元阵列41连接，利用本地读写转换模块对存储单元阵列41进行读写操作，半导体集成电路包括放大模块403；还包括：列译码电路404；译码选择信号线CSL，译码选择信号线CSL电连接列译码电路404以及存储阵列，使列译码电路404对存储阵列进行定位。
以下将结合附图对存储器进行详细说明，图10中三角形表示电连接，且图10中仅在单个感测放大器阵列42上以虚线示意出与该感测放大器阵列42连接的第一数据线Ldat以及第一互补数据线Ldat#，与其他感测放大器阵列42连接的第一数据线以及第一互补数据线未示出。
每一存储阵列包括存储单元阵列41以及灵敏放大器阵列42。存储单元阵列41中包括多个存储元件，用于存储数据；灵敏放大器阵列42用于放大存储单元阵列的输出信号。由于第二数据线为单相位方式，因此存储器所需的数据线减少，对于所需第二数据线的数量而言，由现有技术的2N根减小至N根。
感测放大器阵列包括：位于奇数列的多个第一组感测放大器阵列4011以及位于偶数列的多个第二组感测放大器阵列4012。为方便示意，图10示意的4011包括与奇数列的感测放大器阵列42连接的存储单元阵列41，示意的4012包括与偶数列的感测放大器阵列42连接的存储单元阵列41。
第二数据线YIO包括：与第一组组感测放大器阵列4011对应的第一类数据线YIO1，与第二组组感测放大器阵列4012对应的第二类数据线YIO2，且第一组数据线YIO1与第一组感测放大器阵列4011连接的第一数据线Ldat以及第一互补数据线Ldat#对应，第二组数据线YIO2与第二组感测放大器阵列4012连接的第一数据线Ldat以及第一互补数据线Ldat#对应。
参考数据线包括：用于提供第一参考基准信号的第一参考数据线YIO#1以及用于提供第二参考基准信号的第二参考数据线YIO#2，为了便于图示，图10中以点划线示意出第一参考数据线YIO#1，以虚线示意出第二参考数据线YIO#2。参考基准模块包括：第一参考基准单元，第一参考单元适于向第一参考数据线YIO#1输出第一参考基准信号，第一参考基准信号作为第一类数据线YIO1的数据信号的参考基准；第二参考基准单元，第二参考基准单元适于向第二参考数据线YIO#2输出第二参考基准信号，第二参考基准信号作为第二类数据线YIO2的数据信号的参考基准。
放大模块403包括：第一组放大模块，接收第一参考基准信号以及第一组数据线YIO1的数据信号，对第一组数据线YIO1的数据信号进行放大；第二组放大模块，接收第二参考基准信号以及第二组数据线YIO2的数据信号，对第二组数据线YIO2的数据信号进行放大。
放大模块403与第二数据线以及参考数据线连接，用于响应于第二数据线的数据信号以及基准参考信号，对第二数据线的数据信号进行放大并输出。第一组放大模块对奇数列的多个第一组感测放大器阵列4011连接的第一组数据线YIO1进行放大；第二组放大模块对偶数列的多个第二组感测放大器阵列4012连接的第二组数据线YIO2进行放大。
有关放大模块的详细描述，可参考前述实施例的相应说明。
本实施例中，如图11所示，图11为图10顺时针旋转90°对应的局部示意图，如图11所示，本实施例中，多根第二数据线YIO中的一半位于第一参考数据线YIO#1以及第二参考数据线YIO#2的一侧，多根第二数据线YIO中的另一半位于第一参考数据线YIO#1以及所述第二参考数据线YIO#2的另一侧。也就是说，第一参考数据线YIO#1以及第二参数据线YIO#2布局在所有第二数据线YIO的中间位置，这样，从选中的感测放大器阵列42位置到第二数据线YIO末端的放大模块403的路径长度基本一致，减小路径长度不一致带来的损耗以及寄生电路不一致的问题，有利于进一步的改善存储器的性能。
第一组放大模块与奇数列的感测放大器阵列42对应，第二组放大模块与偶数列的感测放大器阵列42对应。本实施例中，与处于奇数列的感测放大器阵列42对应的第一组放大模块共用同一根第一参考数据线YIO#1，与处于偶数列的感测放大器阵列42对应的第二组放大模块共用同一根第二参考数据线YIO#2。
存储器还包括：全局写控制电路407，全局写控制电路407与第二数据线连接。具体地，一全局写控制电路407与第一组数据线YIO1连接，另一全局写控制电路407与第二组数据线YIO2连接。
本实施例提供的存储器可以为DRAM存储器，如DDR3 DRAM、DDR4 DRAM或者DDR5DRAM。在其他实施例中，存储器还可以为SRAM、MRAM、FeRAM、PCRAM、NAND、NOR等存储器。
有关读取操作期间的工作机理，可参考前述实施例的详细描述，在此不再赘述。
本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各自更动与修改，因此本发明的保护范围应当以权利要求限定的范围为准。

Claims (20)

1.一种半导体集成电路，其特征在于，包括：经由列选择模块与位线连接的第一数据线以及经由列选择模块与互补位线连接的第一互补数据线，第二数据线，参考数据线，所述参考数据线用于提供参考基准信号，还包括：
本地读写转换模块，响应于读写控制信号，在读写操作期间，所述第一数据线与所述第二数据线之间传输数据，所述第一互补数据线与所述第二数据线之间传输数据；
放大模块，用于接收所述第二数据线的数据信号以及所述参考基准信号，对所述第二数据线的数据信号进行放大，所述参考基准信号作为放大所述第二数据线的数据信号的参考基准。
2.如权利要求1所述的半导体集成电路，其特征在于，所述参考数据线具有固定电位。
3.如权利要求1所述的半导体集成电路，其特征在于，还包括：参考基准模块，响应于所述读写控制信号中的读取控制信号，向所述参考数据线输出所述参考基准信号，在读操作期间，所述参考基准模块具有放电特性，以使所述参考基准信号的电位逐渐降低。
4.如权利要求3所述的半导体集成电路，其特征在于，在所述读操作期间，所述第二数据线由第一电平降低为第二电平的过程中，所述本地读写转换模块具有第一放电速度；在所述读操作期间，所述参考基准模块具有第二放电速度，且所述第二放电速度小于所述第一放电速度。
5.如权利要求3或4所述的半导体集成电路，其特征在于，还包括：用于提供参考控制信号的参考控制线，且所述参考基准模块与所述参考控制线连接，所述参考基准模块响应于所述读取控制信号以及所述参考控制信号，向所述参考数据线输出所述参考基准信号。
6.如权利要求5所述的半导体集成电路，其特征在于，所述参考基准模块具有第一端口、第二端口、第三端口以及第四端口，所述第一端口接收所述读取控制信号，所述第二端口连接所述参考数据线，所述第三端口接地，所述第四端口接收所述参考控制信号，所述参考基准模块响应于所述读取控制信号以及所述参考控制信号，使第二端口与所述第三端口之间放电，以使所述参考数据线的电位逐渐降低。
7.如权利要求6所述的半导体集成电路，其特征在于，所述参考基准模块包括：第一开关单元，所述第一开关单元与所述第一端口以及所述第三端口连接，所述第一开关单元具有第一节点，所述第一开关单元响应于所述读取控制信号以导通使所述第一节点与所述第三端口连接；第二开关单元，所述第二开关单元与所述第二端口以及所述第四端口连接，所述第二开关单元具有第二节点，所述第二节点与所述第一节点连接，所述第二开关单元响应于所述参考控制信号以导通使所述第二端口与所述第二节点连接。
8.如权利要求6所述的半导体集成电路，其特征在于，所述本地读写转换模块包括：本地读取单元，响应于所述读写控制信号中的读取控制信号，在读取操作期间，将所述第一数据线或者所述第一互补数据线的数据信号传输至所述第二数据线；所述本地读取单元包括至少2个本地晶体管，所述参考基准模块包括至少1个参考晶体管，且至少一个参考晶体管的导通能力小于所述本地晶体管的导通能力。
9.如权利要求8所述的半导体集成电路，其特征在于，每一所述参考晶体管的沟道宽度均小于所述本地晶体管的沟道宽度。
10.如权利要求8所述的半导体集成电路，其特征在于，所述至少2个本地晶体管包括：本地读取控制管，响应于所述读取控制信号导通，且所述本地读取控制管的一个端口接地；本地读取传输管，响应于所述第一互补数据线的数据信号导通，使所述第二数据线经由所述本地读取传输管以及所述本地读取控制管接地；
所述至少1个参考晶体管包括：参考控制管，响应于所述读取控制信号导通，使所述参考数据线经由所述参考控制管接地，且所述参考控制管的沟道宽度小于所述本地读取控制管的沟道宽度。
11.如权利要求10所述的半导体集成电路，其特征在于，所述至少1个参考晶体管还包括：参考传输管，响应于所述参考控制信号导通，使所述参考数据线经由所述参考控制管以及所述参考传输管接地，且所述参考传输管的沟道宽度小于所述本地读取传输管的沟道宽度。
12.如权利要求11所述的半导体集成电路，其特征在于，所述参考控制管的沟道宽度小于或等于所述本地读取控制管的沟道宽度的2/3；所述参考传输管的沟道宽度小于或等于所述本地读取传输管的沟道宽度的2/3。
13.如权利要求12所述的半导体集成电路，其特征在于，所述参考控制管的沟道宽度为所述本地读取控制管的沟道宽度的1/2；所述参考传输管的沟道宽度为所述本地读取传输管的沟道宽度的1/2。
14.如权利要求3或4所述的半导体集成电路，其特征在于，所述放大模块包括差分放大器，所述差分放大器的第一输入端与所述第二数据线连接，所述差分放大器的第二输入端与所述参考数据线连接。
15.如权利要求1所述的半导体集成电路，其特征在于，还包括：本地放大模块，所述本地放大模块连接在所述第一数据线与所述第一互补数据线之间，用于对所述第一数据线的数据以及所述第一互补数据线的数据放大。
16.如权利要求15所述的半导体集成电路，其特征在于，所述本地放大模块包括：第一反相器，所述第一反相器的输入端与所述第一数据线电连接，所述第一反相器的输出端与所述第一互补数据线电连接；第二反相器，所述第二反相器的输入端与所述第一反相器的输出端以及所述第一互补数据线电连接，所述第二反相器的输出端与所述第一反相器的输入端以及所述第一数据线电连接。
17.一种存储器，其特征在于，包括：
交替排布的存储单元阵列以及感测放大器阵列，每一所述存储单元阵列与至少一所述感测放大器阵列连接构成存储阵列；
如权利要求1-16任一项所述的半导体集成电路，每一所述第一数据线以及所述第一互补数据线均与经由所述感测放大器阵列与相应的所述存储单元阵列连接，利用所述本地读写转换模块对所述存储单元阵列进行读写操作。
18.如权利要求17所述的存储器，其特征在于，所述感测放大器阵列包括：位于奇数列的多个第一组感测放大器阵列以及位于偶数列的多个第二组感测放大器阵列；
所述第二数据线包括：与所述第一组感测放大器阵列对应的第一组数据线，与所述第二组感测放大器阵列对应的第二组数据线，且所述第一组数据线与所述第一组感测放大器阵列连接的所述第一数据线以及所述第一互补数据线对应，所述第二组数据线与所述第二组感测放大器阵列连接的所述第一数据线以及所述第一互补数据线对应；所述参考数据线包括：用于提供第一参考基准信号的第一参考数据线以及用于提供第二参考基准信号的第二参考数据线；
所述放大模块包括：第一组放大模块，接收所述第一参考基准信号以及所述第一组数据线的数据信号，对所述第一组数据线的数据信号进行放大；第二组放大模块，接收所述第二参考基准信号以及所述第二组数据线的数据信号，对所述第二组数据线的数据信号进行放大。
19.如权利要求18所述的存储器，其特征在于，所述第一组放大模块与奇数列的所述感测放大器阵列对应，所述第二组放大模块与偶数列的所述感测放大器阵列对应；所述第一组放大模块共用同一根第一参考数据线，所述第二组放大模块共用同一根第二参考数据线。
20.如权利要求18所述的存储器，其特征在于，多根所述第二数据线中的一半位于所述第一参考数据线以及所述第二参考数据线的一侧，多根所述第二数据线中的另一半位于所述第一参考数据线以及所述第二参考数据线的另一侧。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114566207A (zh) * 2022-04-29 2022-05-31 长鑫存储技术有限公司 存储器的测试方法及测试装置
WO2023133973A1 (zh) * 2022-01-14 2023-07-20 长鑫存储技术有限公司 本地放大电路、数据读出方法和存储器
WO2023133974A1 (zh) * 2022-01-14 2023-07-20 长鑫存储技术有限公司 本地放大电路、数据读出方法和存储器
CN117542389A (zh) * 2024-01-10 2024-02-09 长鑫存储技术(西安)有限公司 半导体存储器
CN117577148A (zh) * 2024-01-15 2024-02-20 长鑫存储技术(西安)有限公司 半导体存储器

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116895310B (zh) * 2023-07-27 2024-02-27 合芯科技(苏州)有限公司 双端读写的存储装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100583959B1 (ko) * 2004-01-07 2006-05-26 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드방법
US7742324B2 (en) * 2008-02-19 2010-06-22 Micron Technology, Inc. Systems and devices including local data lines and methods of using, making, and operating the same
US8279650B2 (en) * 2009-04-20 2012-10-02 Sandisk 3D Llc Memory system with data line switching scheme
US9136006B2 (en) * 2013-03-11 2015-09-15 Macronix International Co., Ltd. Method and device for reducing coupling noise during read operation
JP6161482B2 (ja) * 2013-09-19 2017-07-12 ルネサスエレクトロニクス株式会社 半導体記憶装置
CN212392000U (zh) * 2020-06-19 2021-01-22 长鑫存储技术(上海)有限公司 半导体集成电路以及存储器

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023133973A1 (zh) * 2022-01-14 2023-07-20 长鑫存储技术有限公司 本地放大电路、数据读出方法和存储器
WO2023133974A1 (zh) * 2022-01-14 2023-07-20 长鑫存储技术有限公司 本地放大电路、数据读出方法和存储器
CN114566207A (zh) * 2022-04-29 2022-05-31 长鑫存储技术有限公司 存储器的测试方法及测试装置
CN114566207B (zh) * 2022-04-29 2022-07-19 长鑫存储技术有限公司 存储器的测试方法及测试装置
CN117542389A (zh) * 2024-01-10 2024-02-09 长鑫存储技术(西安)有限公司 半导体存储器
CN117542389B (zh) * 2024-01-10 2024-05-03 长鑫存储技术(西安)有限公司 半导体存储器
CN117577148A (zh) * 2024-01-15 2024-02-20 长鑫存储技术(西安)有限公司 半导体存储器
CN117577148B (zh) * 2024-01-15 2024-05-03 长鑫存储技术(西安)有限公司 半导体存储器

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