CN101295538A - 半导体器件 - Google Patents

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CN101295538A
CN101295538A CNA2008100923853A CN200810092385A CN101295538A CN 101295538 A CN101295538 A CN 101295538A CN A2008100923853 A CNA2008100923853 A CN A2008100923853A CN 200810092385 A CN200810092385 A CN 200810092385A CN 101295538 A CN101295538 A CN 101295538A
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平山雅行
长谷川政己
金光道太郎
林弥生
阿南尚幸
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Abstract

本发明提供一种以简单结构谋求待机时的消耗电流的降低的半导体器件。具有存储单元阵列，该存储阵列具有设置在多条字线和多条互补位线的交叉部的多个CMOS静态型存储单元。上述存储单元阵列以并列方式设置了开关MOSFET、形成二极管形态的第一导电型和第二导电型的MOSFET，其中开关MOSFET在构成多个静态型存储单元的第一和第二CMOS倒相电路所具有的第一导电型MOSFET的源极所连接的第一源极线和与其对应的第一电源线之间，在第一工作模式时被置于截止状态，在与上述第一工作模式不同的第二工作模式时被置于导通状态。构成上述第一和第二CMOS倒相电路的第二导电型MOSFET的源极所连接的第二源极线，连接在与其相对应的上述第二电源线上。

Description

半导体器件
技术领域
本发明涉及一种半导体器件，尤其涉及一种有效用于具有由静态型存储单元构成的存储单元阵列的半导体器件在待机时的泄漏电流降低技术的有效技术。
背景技术
作为在静态型存储单元的源极线上设置电位控制电路，存储单元在待机时通过上述电位控制电路把源极电位作为中间电位来减低泄漏电流的例子，有日本特开2004-206745号公报。另外，作为在存储单元的电源线或接地线中的一方设置追加MOSFET，存储单元在待机状态时形成反映构成存储单元的交叉反馈电路的MOSFET的阈值电压变动的一方或者双方的偏置电压，从而进行控制的例子，有日本特开2006-073065号公报。
[专利文献1]日本特开2004-206745号公报
[专利文献2]日本特开2006-073065号公报
发明内容
在上述专利文献1中，把上述源极电位作为中间电位的电位控制电路，为了抑制接地电位侧的源极线的电位上升而采用二极管形态的N沟道MOSFET或者为了抑制电源电压侧的源极电位的电位降低而采用二极管形态的P沟道MOSFET。因此，与构成电位控制电路MOSFET相对应的导电型MOSFET的阈值电压由于工艺标准离差而发生较大变动时，上述中间电位也与其对应变大。用N沟道MOSFET的例子进行说明，则存储单元的N沟道MOSFET与构成上述电位控制电路的N沟道MOSFET的阈值电压均变大时，存储单元中由于N沟道MOSFET的阈值电压的上升，用于维持导通状态所需的N沟道MOSFET的栅极、源极之间的电压将变大。与此相对，构成上述电位控制电路的N沟道MOSFET，存在将会向使源极线的中间电位变大而使在上述导通状态所需的栅极、源极之间的电压变小的方向工作的问题。这样一来，在专利文献1的技术中，在由于MOSFET的工艺标准离差使阈值电压的变动变大的情况下，在数据保持特性方面会出现问题。
上述专利文献2中，使流过将二极管形态的P沟道MOSFET串联连接而得到的电路的电流与流过将二极管形态的N沟道MOSFET和P沟道MOSFET串联连接而得到的电路的电流在电阻中流动而形成偏置电压，从而形成补偿工艺标准离差那样的偏置电压。可是，为了使在上述那样的MOSFET串联电路中形成的电流在电阻中流动而得到偏置电压，除需要上述2个串联链接的P沟道MOSFET、以及串联连接的上述P沟道MOSFET和N沟道MOSFET的阈值电压之外，为了在上述电阻中产生上述偏置电压以上的大电压而需要大的工作电压。所以，存在工作下限电压将被限定为产生上述偏置电压所需的较大电压的问题。
本发明的一个目的在于提供一种以简单的结构谋求待机时的消耗电流的降低的半导体器件。本发明的上述及其他目的以及新的特征，将从本说明书的记载和附图而得到明确。
本发明申请中公开的一个实施例如下。具有存储单元阵列，该存储阵列具有设置在多条字线和多条互补位线的交叉部的多个CMOS静态型存储单元。上述存储单元阵列以并列方式设置了开关MOSFET、形成二极管形态的第一导电型和第二导电型的MOSFET，其中开关MOSFET位于构成多个静态型存储单元的第一和第二CMOS倒相电路所具有的第一导电型MOSFET的源极所连接的第一源极线和与其对应的第一电源线之间，在第一工作模式时被置于截止状态，与上述第一工作模式不同的第二工作模式时被置于导通状态。构成上述第一和第二CMOS倒相电路的第二导电型MOSFET的源极所连接的第二源极线，连接在与其相对应的上述第二电源线上。
本发明申请中公开的另外一个实施例如下。具有通过提供第一电源电压和第二电源电压而而被置于可工作状态的第一电路块和第二电路块以及电源控制电路。上述第一电路块在处于第一工作模式时，通过来自上述电源控制电路的控制信号关断上述第一电源电压或第二电源电压，在处于与上述第一工作模式不同的第二工作模式时，被提供上述第一电源电压和第二电源电压。上述第二电路块在上述第一工作模式和第二工作模式时，被提供上述第一电源电压和上述第二电源电压。上述第二电路块具有存储单元阵列，该存储单元阵列具有设置在多条字线和多条互补位线的交叉部的多个CMOS静态型存储单元。上述存储单元阵列以并列方式设置了开关MOSFET、形成二极管形态的第一导电型和第二导电型的MOSFET，其中开关MOSFET在构成多个静态型存储单元的第一和第二CMOS倒相电路所具有的第一导电型MOSFET的源极所连接的第一源极线和与其对应的第一电源线之间，在第一工作模式时被置于截止状态，在与上述第一工作模式不同的第二工作模式时被置于导通状态。构成上述第一和第二CMOS倒相电路的第二导电型MOSFET的源极所连接的第二源极线，连接在与其相对应的上述第二电源线上。
依照P沟道MOSFET和N沟道MOSFET中的任一个较小的阈值电压，使静态型存储单元的源极电位作为中间电位，因此，能够使泄漏电流的降低和数据保持同时成立。能够实现含有逻辑电路等和SRAM的半导体器件的低功耗。
附图说明
图1是表示安装在本发明的半导体器件上的SRAM的存储单元阵列部的一个实施例的概略框图。
图2是表示图1的存储单元MC的一个实施例的电路图。
图3是表示图1的存储单元阵列部的一个实施例的阱配置图。
图4是表示图1中的1个存储单元MC和源极线控制电路的电路图。
图5是用于说明本发明的源极线控制电路的工作的波形图。
图6是表示本发明的SRAM的一个实施例的整体电路图。
图7是表示本发明的SRAM中的存储单元阵列部的另外一个实施例的概略框图。
图8是表示本发明的SRAM中的半导体集成电路器件的一个实施例的框图。
具体实施方式
图1示出了安装在本发明的半导体器件上的静态型RAM(以下称为SRAM)的存储单元阵列部的一个实施例的概略框图。存储单元阵列是多个存储单元MC在字线和互补位线的交叉部配置成矩阵状而构成的。图1中，作为代表，在字线方向(横方向)上例示性地示出了6个存储单元MC、在位线方向(纵方向)上例示性地示出了6个存储单元MC。
图2是示出了存储单元MC的一个实施例的电路图。第一CMOS倒相电路和第二CMOS倒相电路的输入和输出交叉连接而构成了锁存电路，其中第一CMOS倒相电路由N沟道MOSFET Q10和P沟道MOSFET Q12构成，第二CMOS倒相电路由N沟道MOSFET Q11和P沟道MOSFET Q13构成。在这个实施例中，电源电压VDD被提供给P沟道MOSFETQ12和P沟道MOSFETQ13的源极。N沟道MOSFETQ10和N沟道MOSFET Q11的源极与源极线VSS-CEL连接。在上述锁存电路的一个输入输出节点N1和非倒相(true)位线BL之间设有N沟道MOSFETQ14。在上述锁存电路另一侧的输入输出节点N2和倒相(bar)位线/BL之间设有N沟道MOSFETQ15。上述N沟道MOSFETQ14和N沟道MOSFETQ15的栅极与字线WL连接。
上述存储单元MC在中央部分配置了P沟道MOSFET Q12和P沟道MOSFET Q13、以及上述交叉连接的输入输出节点N1和N2。这些电路部分形成于N阱NWEL。挟持上述N阱NWEL、左右如斜线所划那样设置P阱PWEL。在左右的P阱PWEL中分别设置了上述N沟道MOSFET Q10和N沟道MOSFET Q14以及N沟道MOSFETQ11和N沟道MOSFET Q15。
在图1中，多个上述图2所示的存储单元MC构成存储单元阵列，上述N沟道MOSFET(Q10，Q11)的源极与源极线VSS-CEL公共连接。在这个源极线VSS-CEL上设有源极线控制电路。源极线控制电路由MOSFET Q1～MOSFET Q3构成。N沟道MOSFET Q1设置在源极线VSS-CEL和电路接地线VSS(或称GND)之间，由控制信号SW进行开关控制。N沟道MOSFET Q2是栅极和漏极均与上述源极线VSS-CEL公共连接从而形成二极管形态。同样，P沟道MOSFET Q3是栅极和漏极与接地线VSS公共地连接从而形成二极管形态。
图3示出了图1的存储单元阵列部的一个实施例的阱配置图。形成有存储单元MC的N沟道MOSFET和P沟道MOSFET的N阱NWEL与P阱PWEL，在位线方向(纵方向)排列的存储单元MC中公用。并且，N阱NWEL中左右邻接的部件被公用化。电路的接地电位VSS提供给上述存储单元阵列部的P阱PWEL。电源电压VDD提供给上述存储单元阵列部的N阱NWEL。
形成有上述源极线控制电路的P沟道MOSFETQ3的N阱NWEL，如上述存储单元阵列部的P阱PWEL那样，不是与电源电压VDD连接，而是与MOSFET Q3的源极即上述图1的源极线VSS-CEL连接。上述源极线控制电路的N沟道MOSFETQ1和MOSFETQ2，对形成有该N沟道MOSFETQ1和MOSFETQ2的P阱PWEL提供电路的接地电压VSS。因此，这些MOSFET Q1和MOSFETQ2可以形成在相同的P阱PWEL上，也可以在形成上述存储单元MC的N沟道MOSFET的P阱PWEL上形成。
图4示出了1个存储单元MC和源极线控制电路的电路图。存储单元阵列的1个存储单元MC例如同图所示的那样，在上述锁存电路保持有高电平(H)和低电平(L)。在第一CMOS倒相电路中，因为P沟道MOSFET Q12处于导通状态，所以处于截止状态的MOSFETQ10中产生泄漏电流，这个泄漏电流流入上述接地线VSS-CEL。同样，在第二CMOS倒相电路中，因为N沟道MOSFET Q11处于导通状态，所以处于截止状态的P沟道MOSFET Q13中产生泄漏电流，这个泄漏电流流入上述接地线VSS-CEL。另外，当倒相位线/BL为高电平时，字线WL为低电平的非选择状态，在处于截止状态的MOSFET Q15中产生泄漏电流，从而通过上述MOSFET Q11流入上述接地线VSS-CEL。
图5中示出了用于说明本发明的源极线控制电路的工作的波形图。含有上述存储单元阵列在内的SRAM或者含有SRAM的半导体器件本身在待机状态时，上述控制信号SW从高电平变成低电平。这样的结果使上述MOSFET Q1从导通状态变成截止状态。存储单元阵列的存储单元MC，分别在上述锁存电路中产生例如图4所示那样的泄漏电流，该泄漏电流流入上述接地线VSS-CEL。因为不仅在一个存储单元MC中产生泄漏电流，而是在存储单元阵列中的许多存储单元MC产生泄漏电流，所以流入上述接地线VSS-CEL的电流变为无法忽略的电流。
在上述接地线VSS-CEL上连接有如上述那样的许多存储单元MC的N沟道MOSFET的源极，并且由于它们互相连接的布线从而存在寄生电容。如上述那样，当MOSFET Q1处于截止状态时，由于上述泄漏电流而使上述寄生电容被充电，从而使电压上升。
在图5的(A)的例子中，在N沟道MOSFET Q2的阈值电压VthN和P沟道MOSFET的阈值电压VthP相等时，源极线VSS-CEL达到上述阈值电压VthN(＝VthP)时，上述MOSFET Q2、MOSFET Q3处于导通状态而使上述泄漏电流流入接地线VSS，因此由于上述泄漏电流导致的电位上升受到限制，与上述阈值电压VthN(＝VthP)相对应而成为恒定电位。上述P沟道MOSFET Q3因为源极和作为衬底栅极的N阱NWEL公共连接，因此即使提供给源极的源极线VSS-CEL的电位是中间电位，也不会对源极和衬底栅极施加反馈偏压。因此，上述源极线VSS-CEL达到上述阈值电压VthP时，P沟道MOSFET Q3变成导通状态。
在图5的(B)的例子中，P沟道MOSFET Q3的阈值电压VthP比N沟道MOSFET Q2的阈值电压VthN大(VthN＜VthP)时，源极线VSS-CEL达到上述阈值电压VthN后，MOSFET Q2处于导通状态使上述泄漏电流流入接地线VSS，因此由于上述泄漏电流导致的电位上升受到限制，与上述阈值电压VthN相对应而变为恒定电位。
在图5的(C)的例子中，N沟道MOSFET Q2的阈值电压VthN比P沟道MOSFET Q3的阈值电压VthP大(VthP＜VthN)时，源极线VSS-CEL达到上述阈值电压VthP后，MOSFET Q3处于导通状态使上述泄漏电流流入接地线VSS，因此由于上述泄漏电流导致的电位上升受到限制，与上述阈值电压VthP相对应而变为恒定电位。
在该实施例的源极线控制电路中，能依照N沟道MOSFET Q2、P沟道MOSFET Q3中阈值电压较小的一者限制源极线VSS-CEL的电位。例如上述那样以N沟道MOSFET的例子说明，则存储单元的N沟道MOSFET与构成上述源极线控制电路的N沟道MOSFET的阈值电压均变大，则在存储单元中由于N沟道MOSFET的阈值电压的上升，为了维持导通状态所需的N沟道MOSFET的栅极、源极之间的电压将变大。与此相对，在上述源极线控制电路中，对上述N沟道MOSFET的阈值电压增大没有影响，如图5的(C)所示那样，利用P沟道MOSFET的阈值电压来限制源极线VSS-CEL的上升。相反，即使P沟道MOSFET的阈值电压因工艺标准离差而变大，则如图5(B)所示那样，利用N沟道MOSFET Q2的阈值电压也将限制源极线VSS-CEL的上升。
在由N沟道MOSFET和P沟道MOSFET构成的CMOS电路中，N沟道MOSFET的阈值电压与P沟道MOSFET的阈值电压在完全无关地产生标准离差的情况下，N沟道MOSFET的阈值电压变大的概率是1/2，但N沟道MOSFET与P沟道MOSFET这两者均变成大阈值电压的概率仅为1/4，从而能减轻对存储单元的数据保持性所带来的影响。利用以上述的阈值电压VthN和VthP中较小一者所设定的源极线VSS-CEL，在存储单元MC中设定电源电压VDD以进行数据保持动作，从而能够兼顾泄漏电流的降低和数据保持动作。
当将上述源极线VSS-CEL的中间电压中的、存储单元MC中数据保持动作所需的电源电压作为VDD’时，当比SRAM工作时的电源电压VDD小的情况下，也可以是除在上述待机状态时利用上述控制信号SW使MOSFETQ1(Q4)处于截止状态之外，使存储单元阵列的电源电压VDD像上述VDD’那样降低。因此，在后面图8中示出的半导体集成电路器件中，在电源控制电路SWC上设有形成上述VDD’的降压电源电路。
并且，形成在上述存储单元阵列上的N沟道MOSFET所形成的P阱电位，被施加电路的接地电位VSS。与此相对，上述N沟道MOSFETQ的源极与源极线VSS-CEL连接，在上述待机状态时，利用源极线控制电路而变成中间电位(例如VthN等)，因此如上述那样，存储单元MC中，源极和衬底栅极被施加反馈偏压，能够谋求泄漏电流的降低。
图6中示出了本发明的静态型RAM的一个实施例的整体电路图。静态型RAM包括存储单元阵列、设置在该存储单元阵列的周边电路的地址选择电路、读出电路以及写入电路等。
作为存储单元阵列，以三条字线WL1～WL3；三对互补位线BL0、/BL0～BL2、/BL2；以及设于它们交点上的9个存储单元MC作为代表而进行示例。上述存储单元MC包括：上述图2所示的N沟道MOSFET Q10、N沟道MOSFET Q11与P沟道MOSFET Q12、P沟道MOSFET Q13构成的2个CMOS倒相电路的输入和输出交叉连接而成的锁存电路；以及设置在该锁存电路的一对输入输出节点与位线BL、/BL之间的N沟道MOSFET Q14、N沟道MOSFET Q15构成的选择开关。
没有特别的限制，但实际中的存储单元阵列在一条字线WL上设置256个存储单元。因此、互补位线BL、/BL由BL0、/BL0～BL255、/BL255那样的256对位线构成。例如，在一对位线BL、/BL上设置256个存储单元。因此，字线由WL0～WL255那样的256条构成。在上述各位线BL、/BL上设置了没有图示的预充电和均压电路。该预充电和均压电路例如由向互补位线BL、/BL施予电源电压这样的预充电电压的P沟道MOSFET与在上述互补位线BL、/BL之间短路的P沟道MOSFET构成。另外，也可以是，在互补位线BL、/BL与电源端子之间设置栅极和漏极交叉连接而成的P沟道MOSFET作为上拉(pull-up)MOSFET。通过这个上拉MOSFET来防止读出时高电平侧位线的下降。
没有特别的限制，但上述256对位线，通过构成由P沟道MOSFET形成的读出用列开关YS的P沟道MOSFET Q20、Q21、Q22、Q23以及Q24、Q25等，与64对互补的读出数据线CB、/CB连接。一条读出数据线CB、/CB与4对位线BL、/BL中的至少一条连接。在上述读出数据线CB、/CB上设有读出放大器SA。读出放大器SA包括CMOS锁存电路和N沟道MOSFET Q30，其中CMOS锁存电路由P沟道MOSFET Q28、P沟道MOSFET Q29与N沟道MOSFET Q26、N沟道MOSFET Q27构成的2个CMOS倒相电路的输入和输出交叉连接而成，N沟道MOSFET Q30设置在上述CMOS锁存电路的N沟道MOSFET的源极与电路的接地电位VSS上。与上述读出数据线CB、/CB如上述那样设置64对相对应，读出放大器SA也总体设有64个。
将定时产生电路形成的读出放大器选择信号sac提供给激活上述读出放大器SA的N沟道MOSFET Q30的栅极。读出放大器SA通过上述选择信号sac而激活，放大读出数据线CB、/CB的信号。上述读出放大器SA的放大信号例如传给输出锁存电路，通过输出电路OB形成输出信号dout。
在这个实施例中，没有特别限制，但能够有选择地进行如下动作，即：全部激活上述64个读出放大器SA而输出由64位构成的读出信号的读出动作、激活上述64个读出放大器SA中的32个而输出由32位构成的读出信号的读出动作、或者激活上述64个读出放大器SA中的16个而输出由16位构成的读出信号的读出动作。上述读出放大器选择信号sac对应上述三种读出动作而进行读出放大器SA等的控制。
在这个实施例中，在各位线对BL、/BL上设有读出放大器WA。这些读出放大器，与上述读出动作对应，将提供给写入用数据线的写入信号提供给上述位线对BL、/BL。如上述那样，不经由列开关设置上述读出放大器WA，所以各读出放大器进行选择激活上述的64位线、32位线或者16位线等的数据单位的写入。这样的纵向开关YS和读出放大器SA的选择动作、读出放大器WA的选择动作通过来自控制电路CTRL的信号而进行。
上述256条组成的字线WL中的一条通过接受由解码器电路DEC形成的选择信号的字线驱动器WDR来进行选择。解码器电路DEC接受由定时生成电路形成的定时信号和地址信号，形成上述字线的选择信号、列选择信号。并且，在上述待机工作等的工作模式中，与地址信号没有关系地将所有字线设成非选择水平。在解码器电路中形成的列选择信号，通过控制电路CTRL所具备的逻辑电路，进行与上述32位工作、16位工作和8位工作对应的选择动作。
这个实施例的SRAM具备多个上述256×256的存储单元阵列，这些存储阵列分别设置了上述的地址选择电路、读出放大器SA、驱动WA。并且，用于使待机时的泄漏电流降低的上述源极线控制电路也与上述多个存储单元阵列分别对应而设置多个。
图7中示出了本发明的SRAM中的存储单元阵列部的另外一个实施例的概略框图。这个实施例中，存储单元MC的P沟道MOSFETQ12、MOSFET Q13的源极与源极线VDD-CEL连接，电路的接地电压VSS提供给存储单元MC的N沟道MOSFET Q10、MOSFET Q11的源极。上述源极线VDD-CEL上设有源极线控制电路。源极线控制电路由MOSFET Q4～MOSFETQ6构成。P沟道MOSFET Q4设置在源极线VDD-CEL和电源电压VDD之间，由控制信号/SW进行开关控制。P沟道MOSFET Q5是栅极与漏极均与上述源极线VDD-CEL公共连接而形成二极管形态。同样，N沟道MOSFET Q6是栅极和漏极与电路的电源电压VDD公共连接而形成二极管形态。
上述源极线控制电路的N沟道MOSFET Q6所形成的P阱PWEL，如上述存储单元阵列部的P阱PWEL那样，并不是连接电源电压VDD，而是与上述MOSFETQ6的源极即上述源极线VDD-CEL连接。上述源极线控制电路的P沟道MOSFET Q4和MOSFET Q5所形成的N阱NWEL被提供电源电压VDD。因此，这些MOSFETQ4和MOSFETQ5既可以形成在同样的N阱NWEL上，也可以形成在上述存储单元MC的P沟道MOSFET被形成的N阱NWEL上。
图8中示出了本发明的半导体集成电路器件(半导体器件)的一个实施例的框图。在图8中，没有特别的限制，通过2个种类的电源电压VCC和VDD进行工作。没有特别的限制，电源电压VCC取为3.3V那样的较高电压，电源电压VDD取为1.2V那样的较低电压。上述较高的电源电压VCC和与其对应的接地电压VSS，提供给设置在芯片周边的I/O(输入输出)缓存器。上述较低的电源电压VDD和与其对应的接地电压VSS，提供给VDD系统逻辑电路1、VDD系统逻辑电路2、VDD系统RAM和电源控制电路SWC。上述VDD系统逻辑电路1和VDD系统逻辑电路2通过电源开关S1和S2被选择性地提供电路的接地电压VSS。与此相对VDD系统RAM没有设置那样的电源开关，始终提供电源电压VDD和接地电压VSS。另外，上述电源控制电路SWC也始终被提供电源电压VDD和接地电压VSS。
VDD系统逻辑电路1和VDD系统逻辑电路2，由于在半导体集成电路器件不进行工作的待机状态下不进行任何工作，上述的开关S1和S2处于截止状态，从而降低待机状态下的泄漏电流。与此相对，上述VDD系统RAM因为必须进行数据保持动作，所以不能设置上述VDD系统逻辑电路1和VDD系统逻辑电路2那样的开关S1和S2。所以，VDD系统RAM设置上述那样的源极线控制电路来谋求待机状态下的存储单元MC中泄漏电流的降低。在上述电源控制电路SWC所形成的控制信号SW也提供给上述VDD系统RAM，作为上述源极线控制电路的控制信号。上述VDD系统逻辑电路1、VDD系统逻辑电路2与VDD系统RAM之间设置了微输入输出电路μIO。微输入输出电路μIO是用于防止VDD系统逻辑电路1或VDD系统逻辑电路2电源关断时的不稳定电平的传播。
以上，基于上述实施方式具体说明了本发明者完成的发明，但本发明并不限于上述实施模式，可在不脱离其宗旨的范围进行各种变更。例如，存储单元阵列的阱结构可以采取各种实施模式。构成源极线控制电路的N沟道MOSFET和P沟道MOSFET也可以在每个字线方向或位线方向的存储单元中分散设置。在这样分散设置MOSFET的情况下，利用源极线VSS-CEL或VDD-CEL中的布线电阻，能够防止存储单元阵列上配置的如256×256那样的存储单元中其源极电压变化变得不均匀。特别是，能够使从待机状态变成有效状态时的响应性的速度提高。本发明能够广泛用于SRAM和装载SRAM的半导体器件。

Claims (8)

1.一种半导体器件，其中：
包括存储单元阵列，该存储单元阵列具有设置在多条字线和多条互补位线的交叉部的多个静态型存储单元，
上述静态型存储单元包括输入和输出交叉连接的第一CMOS倒相电路和第二CMOS倒相电路，以及设置在上述第一CMOS倒相电路和第二CMOS倒相电路的输入端子与对应的上述互补位线之间、栅极与对应的上述字线相连接的选择开关MOSFET，
上述存储单元阵列包括：
第一源极线和第二源极线，分别连接着构成上述第一CMOS倒相电路和第二CMOS倒相电路的N沟道MOSFET和P沟道MOSFET的源极，其中上述第一CMOS倒相电路和第二CMOS倒相电路构成上述多个静态型存储单元；
开关MOSFET，设置在上述第一源极线和与其相对应的第一电源线之间，在第一工作模式时被置于截止状态，在与上述第一工作模式不同的第二工作模式时被置于导通状态；
N沟道MOSFET，设置在上述第一源极线和上述第一电源线之间，源极与形成有该N沟道MOSFET的P阱连接，漏极和栅极连接而形成二极管形态；以及
P沟道MOSFET，设置在上述第一源极线和上述第一电源线之间，源极与形成有该P沟道MOSFET的N阱连接，漏极和栅极连接而形成二极管形态，
上述第二源极线连接在与其相对应的上述第二电源线上。
2.根据权利要求1所述的半导体器件，其特征在于：
上述第一源极线与构成上述静态型存储单元的上述第一CMOS倒相电路和第二CMOS倒相电路的N沟道MOSFET的源极连接，
上述开关MOSFET是N沟道MOSFET，
上述第一电源线被提供电路的接地电位，
上述第二源极线与构成上述静态型存储单元的上述第一CMOS倒相电路和第二CMOS倒相电路的P沟道MOSFET的源极连接，并被提供正的电源电压。
3.根据权利要求1所述的半导体器件，其特征在于：
上述第一源极线与构成上述静态型存储单元的上述第一CMOS倒相电路和第二CMOS倒相电路的P沟道MOSFET的源极连接，
上述开关MOSFET是P沟道MOSFET，
上述第一电源线被提供正的电源电压，
上述第二源极线与构成上述静态型存储单元的上述第一CMOS倒相电路和第二CMOS倒相电路的N沟道MOSFET的源极连接，并被提供电路的接地电位。
4.根据权利要求1所述的半导体器件，其特征在于：
上述第一工作模式为不进行上述静态型存储单元的写入和读出动作的待机状态，
上述第二工作模式是能够进行上述静态型存储单元的写入或读出动作的有效状态。
5.一种半导体器件，其中
包括：通过提供第一电源电压和第二电源电压而被置于可工作状态的第一电路块和第二电路块；以及电源控制电路，
上述第一电路块在处于第一工作模式时，通过来自上述电源控制电路的控制信号而被关断上述第一电源电压或第二电源电压，并在处于与上述第一工作模式不同的第二工作模式时，被提供上述第一电源电压和第二电源电压，
上述第二电路块在处于上述第一工作模式和第二工作模式时，被提供上述第一电源电压和第二电源电压，
上述第二电路块具有存储单元阵列，该存储单元阵列具有设置在多条字线和多条互补位线的交叉部上的多个静态型存储单元，
上述静态型存储单元包括输入和输出交叉连接的第一CMOS倒相电路和第二CMOS倒相电路，以及设置在上述第一CMOS倒相电路和第二CMOS倒相电路的输入端子与对应的上述互补位线之间、栅极与对应的上述字线相连接的选择开关MOSFET，
上述存储单元阵列包括：
第一源极线和第二源极线，分别连接着构成上述第一CMOS倒相电路和第二CMOS倒相电路的MOSFET的源极，其中上述第一CMOS倒相电路和第二CMOS倒相电路构成上述多个静态型存储单元；
开关MOSFET，设置在上述第一源极线和与其相对应的第一电源电压线之间，在第一工作模式时被置于截止状态，在与上述第一工作模式不同的第二工作模式时被置于导通状态；
N沟道MOSFET，设置在上述第一源极线和上述第一电源电压线之间，源极与形成有该N沟道MOSFET的P阱连接，漏极和栅极连接而形成二极管形态；以及
P沟道MOSFET，设置在上述第一源极线和上述第一电源电压线之间，源极与形成有该P沟道MOSFET的N阱连接，漏极和栅极连接而形成二极管形态，
上述第二源极线连接在与其相对应的上述第二电源电压线上。
6.根据权利要求5所述的半导体器件，其特征在于：
上述第一源极线与构成上述静态型存储单元的上述第一CMOS倒相电路和第二CMOS倒相电路的N沟道MOSFET的源极连接，
上述开关MOSFET是N沟道MOSFET，
上述第一电源电压线被提供电路的接地电位，
上述第二源极线与构成上述静态型存储单元的上述第一CMOS倒相电路和第二CMOS倒相电路的P沟道MOSFET的源极连接，并被提供上述第二电源电压即正电源电压。
7.根据权利要求6所述的半导体器件，其特征在于：
上述第一源极线与构成上述静态型存储单元的上述第一CMOS倒相电路和第二CMOS倒相电路的P沟道MOSFET的源极连接，
上述开关MOSFET是P沟道MOSFET，
上述第一电源电压线被提供上述第一电源电压即正电源电压，
上述第二源极线与构成上述静态型存储单元的上述第一CMOS倒相电路和第二CMOS倒相电路的N沟道MOSFET的源极连接，并被提供上述第二电源电压即电路的接地电位。
8.根据权利要求5所述的半导体器件，其特征在于：
上述第一工作模式是半导体器件的待机状态，
上述第二工作模式是半导体装置的有效状态。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101877244A (zh) * 2009-04-29 2010-11-03 台湾积体电路制造股份有限公司 非易失性现场可编程门阵列
CN102543165A (zh) * 2010-11-30 2012-07-04 台湾积体电路制造股份有限公司 模式转变电路
CN103165177A (zh) * 2011-12-16 2013-06-19 台湾积体电路制造股份有限公司 存储单元
CN105575423A (zh) * 2014-10-31 2016-05-11 瑞萨电子株式会社 半导体存储器件
CN107077885A (zh) * 2015-03-31 2017-08-18 瑞萨电子株式会社 半导体器件
CN108461097A (zh) * 2017-02-17 2018-08-28 爱思开海力士有限公司 具有电力网结构的半导体存储器件
CN110168642A (zh) * 2017-01-10 2019-08-23 株式会社半导体能源研究所 半导体装置及其工作方法、电子构件以及电子设备
CN110880347A (zh) * 2018-09-05 2020-03-13 高丽大学校产学协力团 排列电路

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102008053533A1 (de) * 2008-10-28 2010-04-29 Atmel Automotive Gmbh Schaltung, Verfahren zur Steuerung und Verwendung einer Schaltung für einen Ruhemodus und einen Betriebsmodus
US20100149884A1 (en) * 2008-11-11 2010-06-17 Stmicroelectronics Pvt. Ltd. Reduction of power consumption in a memory device during sleep mode of operation
JP2013232257A (ja) * 2012-04-27 2013-11-14 Renesas Electronics Corp マルチポートメモリを備える半導体装置
US9940996B1 (en) 2017-03-01 2018-04-10 Nxp Usa, Inc. Memory circuit having increased write margin and method therefor
US9934846B1 (en) * 2017-03-01 2018-04-03 Nxp Usa, Inc. Memory circuit and method for increased write margin
US10122347B2 (en) * 2017-04-03 2018-11-06 Intel Corporation Adaptive voltage system for aging guard-band reduction

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3983032B2 (ja) * 2001-11-09 2007-09-26 沖電気工業株式会社 半導体記憶装置
JP4388274B2 (ja) 2002-12-24 2009-12-24 株式会社ルネサステクノロジ 半導体記憶装置
US7092307B2 (en) * 2003-04-02 2006-08-15 Qualcomm Inc. Leakage current reduction for CMOS memory circuits
US6977519B2 (en) * 2003-05-14 2005-12-20 International Business Machines Corporation Digital logic with reduced leakage
US6839299B1 (en) * 2003-07-24 2005-01-04 International Business Machines Corporation Method and structure for reducing gate leakage and threshold voltage fluctuation in memory cells
JP4138718B2 (ja) 2004-08-31 2008-08-27 株式会社東芝 半導体記憶装置

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101877244B (zh) * 2009-04-29 2013-11-20 台湾积体电路制造股份有限公司 非易失性现场可编程门阵列
CN101877244A (zh) * 2009-04-29 2010-11-03 台湾积体电路制造股份有限公司 非易失性现场可编程门阵列
CN102543165B (zh) * 2010-11-30 2016-05-25 台湾积体电路制造股份有限公司 模式转变电路
US8947949B2 (en) 2010-11-30 2015-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. Mode changing circuitry
US9053818B2 (en) 2010-11-30 2015-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Mode changing circuitry
CN102543165A (zh) * 2010-11-30 2012-07-04 台湾积体电路制造股份有限公司 模式转变电路
CN103165177B (zh) * 2011-12-16 2016-04-06 台湾积体电路制造股份有限公司 存储单元
CN103165177A (zh) * 2011-12-16 2013-06-19 台湾积体电路制造股份有限公司 存储单元
CN105575423B (zh) * 2014-10-31 2021-11-12 瑞萨电子株式会社 半导体存储器件
CN105575423A (zh) * 2014-10-31 2016-05-11 瑞萨电子株式会社 半导体存储器件
CN107077885A (zh) * 2015-03-31 2017-08-18 瑞萨电子株式会社 半导体器件
CN107077885B (zh) * 2015-03-31 2021-03-12 瑞萨电子株式会社 半导体器件
CN110168642A (zh) * 2017-01-10 2019-08-23 株式会社半导体能源研究所 半导体装置及其工作方法、电子构件以及电子设备
CN110168642B (zh) * 2017-01-10 2023-08-01 株式会社半导体能源研究所 半导体装置及其工作方法、电子构件以及电子设备
CN108461097A (zh) * 2017-02-17 2018-08-28 爱思开海力士有限公司 具有电力网结构的半导体存储器件
CN110880347A (zh) * 2018-09-05 2020-03-13 高丽大学校产学协力团 排列电路
CN110880347B (zh) * 2018-09-05 2023-10-03 高丽大学校产学协力团 排列电路

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Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

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