CN110880347A - 排列电路 - Google Patents

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Abstract

本发明公开排列电路。根据本发明的一实施例，排列电路包括二极管结构体的源区与接近电子器件的漏极区域串联的多个反馈场效应电子器件，上述二极管结构体与位线及第一字线相连接，上述接近电子器件与源线及第二字线相连接，向上述位线、上述第一字线及上述第二字线选择性施加电压来执行任意接近动作。

Description

排列电路
本申请要求于2018年09月05日提交且申请号为10-2018-0106114的韩国专利申请的优先权，其全部内容通过引用结合在本申请中。
技术领域
本发明涉及排列电路，更详细地，涉及向位线和两个字线选择性施加电压来体现反馈环存储机制的利用反馈环动作的反馈场效应电子器件及利用其的排列电路。
背景技术
通常，物联网(Internet of Things)技术是指在各种事物内置传感器及通信功能来与各种事物无线连接的技术。
各个事物以收发数据的方式向用户提供所学习的信息，为此，需要可处理庞大的量的数据的大容量超高速存储器件。并且，因使用电池的物联网的特性上，存储器件需要超低电力动作。
在现有的易失性存储器件中的DRAM存储器件的情况下，一个晶体管和一个电容器1T-1C形成单位单元结构，并以高的集成度制作存储器，但是，动作速度相对于SRAM存储器件慢，因需要周期性刷新(refresh)，从而导致电力消耗大。
并且，在SRAM存储器件的情况下，以6晶体管6T的单位单元结构实现超高速动作，但是存在集成度的限制，随着实现小型化，因泄漏电流的增加而导致电力消耗增加。
另一方面，美国授权专利第6690039号公开THYRISTOR-BASED DEVICE。所公开的THYRISTOR-BASED DEVICE中，p-n-p-n器件的漏极与Vref相连接，接近晶体管的源区域与位线相连接。
因此，THYRISTOR-BASED DEVICE通过接近晶体管接收位线电压来对位线电压的施加发生一部分延迟。
并且，美国授权专利第7893456号公开利用上述的THYRISTOR-BASED DEVICE的阵列(array)。
所公开的利用THYRISTOR-BASED DEVICE的阵列中，2个字线平行地配置，位线在字线垂直地形成。
在反馈器件的情况下，为了防止当构成排列电路时所发生的相互之间的妨碍(disturbance)而是2个字线垂直配置。
因此，利用THYRISTOR-BASED DEVICE的阵列中，2个字线平行配置而发生相互之间妨碍(disturbance)。
上述线配置的差异因p-n-i-n结构的内在(intrinsic)区域的载体寿命(carrierlifetime)而引起。
载体(carrier)的寿命(lifetime)受到高浓度的影响而在低的掺杂浓度中具有长的载体寿命。
在基于MOSFET的存储器件的情况下，因60mV/dec以上的阈值电压以下倾斜度(subthreshold swing，SS)而具有窄的电流检测宽度(current sensing margin)，随着实现小型化，因阈值电压以下倾斜度的增加而导致泄漏电流的增加。
由此，全世界进行对于具有60mV/dec以下的阈值电压以下倾斜度的隧道场效应晶体管(TFET，tunneling field-effect transistor)、碰撞电离MOSFET(IMOS，impactionization MOSFET)、负电容场效应晶体管(NCFET，negative capacitance field-effecttransistor)等多种器件的研究，因低的on-current、高的动作电压、复杂的工序过程而面临实用化的艰难。
在通过现有技术的反馈环(feedback loop)存储机制驱动的存储器件的情况下，基于硅通道来用于CMOS工序，呈现出优秀的开关特性和低的动作电压特性。
因此，进行着用作存储排列器件的研究，因存储单元之间的干扰及潜行(sneak)电流等而排列结构面临难题。
因此，需要开发使用现有CMOS工序的存储排列器件。
现有技术文献
专利文献1：韩国公开专利第10-2017-0127645号，“具有垂直半导体柱的双门存储器件”
专利文献2：韩国授权专利第10-1857873号，“逻辑半导体器件”
专利文献3：韩国授权专利第10-1835231号，“半导体器件”
专利文献4：美国授权专利第6690039号，“THYRISTOR-BASED DEVICE THATINHIBITS UNDERSIRABLE CONDUCTIVE CHANNEL FORMATION”
专利文献5：美国授权专利第7893456号，“THYRISTOR-BASED MEMORY AND ITSMETHOD OF OPERATION”
发明内容
本发明的目的在于，提供利用利用反馈环动作的反馈场效应电子器件的排列电路，即，向位线和两个字线选择性施加电压来体现反馈环存储机制。
本发明的目的在于，提供连接p-n-i-n晶体管和接近晶体管来执行任意接近的反馈场效应电子器件。
本发明的目的在于，提供p-n-i-n晶体管与接近晶体管串联来高速执行存储动作并没有泄漏电流的增加的反馈场效应电子器件。
本发明的目的在于，提供在包括多个反馈场效应电子器件的排列电路中，通过在反馈场效应电子器件中的接近晶体管断开单元和单元之间的干扰及潜行电流的排列电路。
本发明的目的在于，p-n-i-n晶体管和接近二极管串联来改善开关特性并提供低动作电压。
本发明的目的在于，p-n-i-n晶体管和接近晶体管串联来克服现有MOSFET所具有的阈值电压以下的限制性来确保高的电流检测宽度。
本发明的目的在于，第一字线和第二字线垂直排列来防止字线之间的妨碍(disturbance)，在通道区域内确保长的载体寿命来确保高的保留(retention)力。
根据本发明的一实施例，排列电路包括二极管结构体的源区与接近电子器件的漏极区域串联的多个反馈场效应电子器件，上述二极管结构体与位线及第一字线相连接，上述接近电子器件与源线及第二字线相连接，向上述位线、上述第一字线及上述第二字线选择性施加电压来执行任意接近动作。
根据本发明的一实施例，上述二极管结构体通过上述第一字线和上述第二字线接收栅极电压，在上述位线的电压大小大于基准电压的情况下，存储第一逻辑状态的数据，在上述位线的电压小于基准电压的情况下，存储第二逻辑状态的数据。
根据本发明的一实施例，上述二极管结构体并不通过上述第一字线和上述第二字线施加上述栅极电压，在上述位线的电压大于基准电压的情况下，维持上述存储的数据。
根据本发明的一实施例，在上述第一字线的第一栅极电压大于第一阈值电压的情况下，上述二极管结构体将上述第一栅极电压识别成第一状态，在上述第二字线的第二栅极电压大于第二阈值电压的情况下，将上述第二栅极电压识别成上述第一状态。根据本发明的一实施例，在上述二极管结构体中，在上述第一字线和上述第二字线中，仅通过上述第二字线施加栅极电压，在上述位线的电压大于基准电压的情况下，通过上述第二源区域向上述源线输出电流。
根据本发明的一实施例，在上述输出的电流大于基准电流的情况下，上述存储的数据的状态为第一逻辑状态，在上述输出的电流的大小小于基准电流的情况下，上述存储的数据的状态为第二逻辑状态。
根据本发明的一实施例，上述二极管结构体包括第一源区域、第一漏极区域、内在区域、阻挡区域及第一栅极，上述内在区域配置于上述第一源区域与上述第一漏极区域之间，上述阻挡区域配置于上述内在区域与上述第一漏极区域之间，上述第一栅极包围上述内在区域，上述接近电子器件包括第二源区域、第二漏极区域、栅极区域及第二栅极，上述第二栅极包围上述栅极区域，上述第一源区域与上述第二漏极区域串联。
根据本发明的一实施例，上述第一漏极区域与位线相连接，上述第二源区域与源线相连接，上述第一栅极与第一字线相连接，上述第二栅极与第二字线相连接。
根据本发明的一实施例，在上述接近电子器件中，沿着垂直方向，在上述源线上形成上述第二源区域，在形成上述栅极区域之后，通过上述第二栅极与上述第二字线相连接，形成有上述第二漏极区域，在上述第二漏极区域上形成上述第一源区域并串联。
根据本发明的一实施例，在上述二极管结构体中，沿着上述垂直方向，在上述第一源区域上形成上述内在区域之后，通过上述第一栅极与上述第一字线相连接，在上述内在区域上形成上述阻挡区域，在上述阻挡区域形成上述第一漏极区域，上述第一漏极区域与位线相连接。
根据本发明的一实施例，在通过上述第一字线和上述第二字线接收栅极电压的情况下，上述二极管结构体以上述位线的电压大小为基础来存储数据。
根据本发明的一实施例，上述反馈场效应电子器件包括：第一栅极绝缘膜，配置于上述第一栅极与上述内在区域之间；以及第二栅极绝缘膜，配置于上述第二栅极与上述栅极区域之间。
本发明提供利用利用反馈环动作的反馈场效应电子器件的排列电路，即，向位线和两个字线选择性施加电压来体现反馈环存储机制。
本发明提供连接p-n-i-n晶体管和接近晶体管来执行任意接近(random access)的反馈场效应电子器件。
本发明提供p-n-i-n晶体管与接近晶体管串联来高速执行存储动作并没有泄漏电流的增加的反馈场效应电子器件。
本发明提供在包括多个反馈场效应电子器件的排列电路中，通过在反馈场效应电子器件中的接近晶体管断开单元和单元之间的干扰及潜行电流的排列电路。
本发明中，p-n-i-n晶体管和接近二极管串联来改善开关特性并提供低动作电压。
本发明中，p-n-i-n晶体管和接近晶体管串联来克服现有MOSFET所具有的阈值电压以下的限制性来确保高的电流检测宽度。
本发明中，第一字线和第二字线垂直排列来防止字线之间的妨碍(disturbance)，在通道区域内确保长的载体寿命来确保高的保留(retention)力。
附图说明
图1a至图1c为用于说明本发明的一实施例的反馈场效应电子器件图。
图2a及图2b为用于说明本发明的一实施例的反馈场效应电子器件的动作特性的图。
图3a及图3b为用于说明本发明的一实施例的反馈场效应电子器件的数据维持特性的图。
图4为用于说明包括本发明的一实施例的多个反馈场效应电子器件的排列电路的三维结构图的图。
图5为用于说明包括本发明的一实施例的多个反馈场效应电子器件的排列电路的结构图的图。
图6为用于说明包括本发明的一实施例的多个反馈场效应电子器件的排列电路的动作特性的图。
附图标记的说明
110：二极管结构体
111:第一源区域
112:内在区域
113:阻挡区域
114:第一漏极区域
115:第一栅极
120:接近电子器件
121:第二漏极区域
122:栅极区域
123:第二漏极区域
124:第二栅极
具体实施方式
以下，参照附图，说明本发明的多个实施例。
实施例及在此使用的术语并非将在本说明书中记载的技术限定在特定实施方式，而是包括对应实施例的多种变更、等同技术方案和/或代替技术方法。
以下，在说明多种实施例的过程中，在判断为相关的功能或结构的具体说明使本发明的主旨不清楚的情况下，将省略对其的详细说明。
而且，后述的术语考虑到在多个实施例中的功能来定义的术语，这可根据使用人员、运营人员的意图或管理改变。因此，上述定义以本说明书整体内容来定义。
与图中的说明相关地，对类似的结构要素赋予类似的附图标记。
只要文脉上并未明确表示，单数的表现包括复数的表现。
在本说明书中，“A或B”或“A和/或B中的至少一个”等的表现可包括一同罗列的项目的多种可能的组合。
“第一”、“第二”、“第一”或“第二”等的表现与对应结构要素的顺序或重要度无关地修饰，仅用于区分两种结构要素，而并非用于限定对应结构要素。
当一个(例如，第一)结构要素与其他(例如，第二)结构要素“(功能或通信)连接”或“链接”时，上述一个结构要素与上述另一个结构要素直接连接或者通过其他结构要素(例如，第三结构要素)连接。
在本说明书中，例如，“以方式构成(后设定的)”(configured to)可根据状况与硬件或软件“适合于”、“具有能力”、“以方式变更的”、“以方式形成的”、“可进行”、或“以方式设计的”相互互换(interchangeably)使用。
在一个状况下，“以方式构成的装置”的表现意味着上述装置与其他装置或部件一同“进行”。
例如，文句“以执行A、B及C的方式构成(或设定)的处理器”为用于执行对应动作的专用处理器(例如，嵌入式处理器)或执行存储于存储装置的一个以上的软件程序来执行对应动作的常用处理器(例如，CPU或应用处理器)。
并且，术语“或”意味着包括的或“inclusive or”，而并非意味着排他性或“exclusive or”。
即，只要并未明确表示或从一个文脉明确表示，“x利用a或b”的表现意味着包括性自然顺序(natural inclusive permutations)中的一种。
以下使用的“部”、“器”等的术语为处理至少一个功能或动作的单位，这可通过硬件或软件或硬件及软件的结合体现。
图1a为用于说明本发明一实施例的反馈场效应电子器件的结构要素的图。
图1a例示本发明一实施例的二极管结构体110和接近电子器件120串联来形成反馈场效应电子器件的结构。
参照图1a，二极管结构体110的第一漏极区域与位线(BL)相连接，接近电子器件120的第二源区域与源线(SL)相连接，二极管结构体110的第一源区域与接近电子器件120的第二漏极区域串联来形成一个器件。
例如，二极管结构体可以为单一SiNW FBFET、p-n-i-n晶体管、存储器件、半导体器件或存储器件中的一个。
参照图1a，二极管结构体110包括第一源区域111、内在区域112、阻挡区域113及第一漏极区域114，在内在区域112形成及配置第一栅极115。
根据本发明的一实施例，第一栅极115可包围内在区域112。
根据本发明的一实施例，第一栅极115与第一字线WL1相连接来接收电压。
作为一例，接近电子器件120可包括第二源区域121、栅极区域122结包围第二漏极区域123及栅极区域122的第二栅极124。
根据本发明的一实施例，二极管结构体110的第一源区域111与接近电子器件120的第二漏极区域123可串联。
并且，第二栅极124可以与第二字线WL2相连接。
根据本发明的一实施例，二极管结构体110根据向位线BL、第一字线WL1及第二字线WL2施加的电压的大小来存储在第一逻辑状态的数据或第二逻辑状态的数据中的一个。
并且，二极管结构体110输出与存储的数据相应的电流或者没有所存储的数据损失地维持。
例如，第一逻辑状态的数据可以为“1”，第二逻辑状态的数据可以为“0”。另一方面，在上述说明过程中，第一逻辑状态的数据为“1”，第二逻辑状态的数据为“0”，可根据存储器的设定灵活地变更。
另一方面，二极管结构体110作为存储器，存储第一逻辑状态的数据的动作可以被称为编程(programming)。
并且，二极管结构体110作为存储器，存储第二逻辑状态的数据的动作可被称为擦除。
即，本发明向位线和两个字线选择性施加电压来体现反馈环存储器机制的利用反馈环动作的反馈场效应电子器件。
另一方面，各个区域的长度可以为50nm。二极管结构体110的掺杂浓度可对源、漏极及n+掺杂通道区域为1×1020cm-3。
内在区域112以2×1015cm-3的掺杂浓度简单进行p型掺杂。接近晶体管分别对源、漏极及通道区域具有1×1020cm-3及1×1017cm-3的掺杂浓度。
第一栅极115或第二栅极124中的一个可以为白金栅极。白金栅极(工作函数＝5.65eV)为了正极的临界电压而使用。
另一方面，漏极及源电极可使用铝电极。
例如，第一字线WL1和第二字线WL2可以被称为控制线。
本发明通过使p-n-i-n晶体管与接近晶体管串联来改善开关特性并提供低的动作电压。
并且，本发明通过串联p-n-i-n晶体管和晶体管与接近晶体管来克服现有MOSFET所具有的阈值电压以下的限界性来确保高的电流检测宽度。
图1b具体说明二极管结构体110的结构要素。
参照图1b，二极管结构体110可包括第一源区域111、第一漏极区域114、内在区域112及阻挡区域113，上述内在区域112配置于第一源区域111与第一漏极区域114之间，上述阻挡区域113配置于内在区域112与第一漏极区域114之间。
根据本发明的一实施例，二极管结构体110以包围内在区域112的方式配置第一栅极115。
作为一例，二极管结构体110以向第一漏极区域114施加的漏极电压和通过第一栅极115及第二栅极(未图示)施加的栅极电压为基础来作为开关或易失性存储器进行动作。其中，第二栅极可位于接近电子器件。
根据本发明的一实施例，二极管结构体110的通道长度LCH可以为100nm，通道直径可以为10nm，栅极氧化物的厚度为2nm。
根据本发明的一实施例，二极管结构体110作为n通道半导体器件动作，可呈现出除MOSFET的n通道器件和滞后特性之外的类似的特性。
根据本发明的一实施例，二极管结构体110在基板垂直或水平形成，基板为多结晶硅基板，二极管结构体110为多结晶状态或单结晶状态的硅。
根据另一实施例，二极管结构体110在基板上根据垂直位置以第一导电性或第二导电型掺杂。
其中，第一导电型为n型，第二导电型为p型。
作为一例，第一栅极绝缘膜115可包围内在区域112，也可以为硅氧化膜。
第一栅极绝缘膜121及第二栅极绝缘膜131可选择性包围内在区域112，可同时包围阻挡区域113和内在区域112。
作为一例，均可包括二极管结构体110可呈现出p+-n+-i-n+结构，第一p-n接合、第二p-n接合及第三p-n接合。
其中，p+为p型不纯物以高浓度掺杂的情况下，n+为n型不纯物以高浓度掺杂的情况。
例如，n通道为以二极管结构体110的内在区域112为基准在两侧掺杂n型不纯物的情况。
另一方面，p通道为以二极管结构体110的内在区域112为基准，在两侧掺杂p型不纯物的情况。
因此，本发明使p-n-i-n晶体管与接近晶体管串联来执行高速存储动作并体现没有泄漏电流的增加的反馈场效应电子器件。
并且，本发明使p-n-i-n晶体管与接近晶体管串联来改善开关特性并提供低动作电压。
根据本发明的一实施例，在二极管结构体110通过第一字线和第二字线接收栅极电压的情况下，以位线的电压为基础来存储数据。
即，二极管结构体110通过第一字线和第二字线接收栅极电压，在位线的电压大于基准电压的情况下，可存储第一逻辑状态的数据。
另一方面，二极管结构体110在位线的电压小于基准电压的情况下可存储第二逻辑状态的数据。
其中，基准电压与1.2V相应。
作为一例，二极管结构体110通过第一字线和第二字线并不施加栅极电压，在位线的电压大于基准电压的情况下，可维持预先存储的数据。
另一方面，二极管结构体110在第一字线的第一栅极电压大于第一阈值电压的情况下，将第一栅极电压识别为第一状态。例如，第一阈值电压约与0.6V的电压相对应。
根据本发明的一实施例，二极管结构体110在第二字线的第二栅极电压大于第二阈值电压的情况下，将第二栅极电压识别为第一状态。例如，第二阈值电压约与1V的电压相应。
例如，第一状态在逻辑电路上与“1”相应的状态，第二状态在逻辑电路上与“0”相应的状态。
根据本发明的一实施例，二极管结构体110仅通过在第一字线和第二字线中的第二字线来施加栅极电压，在位线的电压大于基准电压的情况下，通过第二源区域向源线输出电流。
例如，二极管结构体110通过源线输出电流的动作与引导动作相应。
图1c具体说明接近电子器件120的结构要素。
参照图1c，接近电子器件120可包括第二漏极区域121、栅极区域122及包围第二源区域123及栅极区域122的第二栅极124。例如，接近电子器件120也可以被称为接近晶体管或n通道SiNW MOSFET晶体管。
根据本发明的一实施例，接近电子器件120向第二漏极区域121和第二源区域123掺杂n型不纯物，向栅极区域掺杂p型不纯物。
作为一例，p为p型不纯物以低浓度掺杂的情况，n+为n型不纯物与高浓度掺杂的情况。
根据本发明的一实施例，接近电子器件120利用第二字线的电压来控制二极管结构体110的存储动作。
图2a及图2b为用于说明本发明的一实施例的反馈场效应电子器件的动作特性的图。
参照图2a，图表可包括第一位置200、第二位置201及第三位置210，位线电压和第二字线电压处于施加的状态。
根据本发明的一实施例，二极管结构体在第一位置200及第二位置201中不施加第一字线的电压，因此，反馈场效应电子器件通过源线输出电流，输出的电流大于第一位置200的基准电路，因此识别为第一逻辑状态，因小于第二位置201的基准电流，因此，识别为第二逻辑状态。
另一方面，当二极管结构体在第三位置210中施加第一字线电压时，位线电压大于基准电压，因此，可存储第一逻辑状态。
作为一例，二极管结构体在第一字线电压大于第一阈值电压，第二字线电压大于第二阈值电压，位线电压大于基准电压的情况下，可存储第一逻辑状态。
例如，在位线电压大于基准电压的情况下，可接近1.2V，在小于的情况下，可接近0.6V。
并且，在第一字线电压大于第一阈值电压的情况下，可接近0.6V，在小于的情况下可接近0V。
并且，在第二字线电压大于第二阈值电压的情况下，可接近1V，在小于的情况下，可接近0.45V。
参照图2b，图表可包括第一位置230、第二位置231及第三位置240，施加位线电压，不施加第一字线电压。
根据本发明的一实施例，第一位置230和第二位置231中，反馈场效应电子器件的数据处于维持状态。
根据本发明的一实施例，反馈场效应电子器件因在第一位置230中测定的电流小于基准电流，因此维持第二逻辑状态的数据，在第二位置231测定的电流大于基准电流，因此可维持第一逻辑状态的数据。
其中，第二字线的电压为第二阈值电压的以下，电流的大小在图表上为例示，与引导动作无关。
根据本发明的一实施例，在点位置240中，第二字线电压大于第二阈值电压，因此，可执行写入或读取动作。
即，在第一字线电压大于第一阈值电压的情况下，可执行写入动作，在小于的情况下，可执行读取动作。
根据图2a至图2b，本发明的一实施例的反馈场效应电子器件在施加以下表1的位线电压、栅极电压的情况下，可体现反馈环存储机制(feedback loop memory mechanism)。
表1
Figure BDA0001853825820000131
根据表1，反馈场效应电子器件当二极管结构体通过第一字线WL1和第二字线WL2同时接收电压来作为存储器激活时，在所施加的位线电压与1.2V相应的情况下存储第一逻辑状态。
其中，第一字线WL1的电压为0.6V，第二字线WL2的电压与1V相应。
另一方面，在第一字线WL1的电压接近0V的情况下，并不将第一字线WL1识别成施加状态。
并且，在第二字线WL2的电压接近0.45V的情况下，并不将第二字线WL2的电压识别成施加状态。
即，反馈场效应电子器件在所施加的位线电压为1.2V的情况下，可执行编程动作。
另一方面，反馈场效应电子器件在所施加的位线电压为小于1.2V的0.6V的情况下，存储第二逻辑状态。
即，反馈场效应电子器件在所施加的位线电压为0.6V的情况下，执行擦除动作。
另一方面，反馈场效应电子器件在施加位线电压的状态下，仅通过第二字线来施加电压脉冲并执行读取动作。
并且，反馈场效应电子器件在施加位线电压的状态下，在第一字线和第二字线中的一个不施加电压脉冲的情况下，基于在当前第一漏极区域施加的电压来维持存储的数据。
其中，维持所施加的数据的动作可以被称为把持(hold)。
根据本发明的一实施例，反馈场效应电子器件在仅施加位线电压和第二字线电压的情况下，以通过接近晶体管的源线输出的电流为基础来将存储的数据确定为第一逻辑状态或第二逻辑状态。
并且，根据本发明的一实施例，反馈场效应电子器件只要供给1.2V的位线电压就能维持存储的数据。
此时，为了减少在待机状态的电力消耗而减少向接近晶体管施加的第二字线的电压来将编程的存储单元的电流减少至0.2nA。
因此，本发明的一实施例的反馈场效应电子器件在待机状态下消耗电力并可作为低电力存储器件使用。
图3a及图3b为用于说明本发明的一实施例的反馈场效应电子器件的数据维持特性的图。
参照图3a，图表的横轴为时间的变化，纵轴为施加电压及电流。
作为一例，图表包括第一时间点310和第二时间点311，第一时间点310使第一字线电压301和第二字线电压302均施加大于的阈值电压的电压。
并且，位线电压与时间的变化无关地持续施加大于基准电压的电压。
因此，本发明的一实施例的反馈场效应电子器件在第一时间点310可存储第一逻辑状态的数据。
即，反馈场效应电子器件存储第一逻辑状态的数据，不接收第一字线电压和第二字线电压，仅接收位线电压来维持数据。
本发明的一实施例的反馈场效应电子器件在第二时间点311中施加两次第二字线电压302，在每个第二时间点311输出与第一逻辑状态的数据相应的电流。
即，反馈场效应电子器件将在第一时间点310中存储的数据维持至第二时间点311。
参照图3b，图表的横轴为时间的变化，纵轴为施加电压及电流。
作为一例，图标包括第一时间点330和第二时间点331，第一时间点330使第一字线电压321和第二字线电压322均施加分别大于阈值电压的电压，位线电压暂时降落至基准电压以下。
另一方面，在位线电压之后，与时间的变化无关地持续施加大于基准电压的电压。
因此，本发明的一实施例的反馈场效应电子器件在第一时间点330存储第二逻辑状态的数据。
即，反馈场效应电子器件存储第二逻辑状态的数据的状态，不接收第一字线电压和第二字线电压，仅施加位线电压来维持数据。
本发明的一实施例的反馈场效应电子器件中，在第二时间点331施加两次第二字线电压322，在每个第二时间点331输出与第二逻辑状态的数据相应的电流。
即，反馈场效应电子器件将在第一时间点330存储的数据维持至第二时间点331。
图4为用于说明包括本发明的一实施例的多个反馈场效应电子器件的排列电路的三维结构图的图。
参照图4，排列电路400包括多个反馈场效应电子器件。例如，由四个反馈场效应电子器件构成来以2×2排列电路排列。
根据本发明的一实施例，在多个反馈场效应电子器件中的一个可包括接近电子器件和二极管结构体。
作为一例，接近电子器件440沿着垂直方向，在源线460形成第二源区域，在形成栅极区域之后，通过第二栅极与第二字线450相连接，形成第二漏极区域，在第二漏极区域上形成二极管结构体420的第一源区域来串联。
根据本发明的一实施例，二极管结构体420沿着垂直方向，在第一源区域上形成内在区域之后，通过第一栅极传递第一字线430，在内在区域上形成阻挡区域，在阻挡区域形成第一漏极区域，第一漏极区域与位线410相连接。
根据本发明的一实施例，反馈场效应电子器件为第一字线430和第二字线450垂直配置的结构。
反馈场效应电子器件相对于字线沿着水平配置的结构相比，可提供相对内在(intrinsic)区域的长的载体寿命。
并且，反馈场效应电子器件基于具有垂直结构的字线来呈现对妨碍强的特性。
并且，反馈场效应电子器件在内在区域中，基于载体寿命的增加来提供得到提高的保留特性。
图5为用于说明包括本发明的一实施例的多个反馈场效应电子器件的排列电路的结构图的图。
参照图5，排列电路可包括9个反馈场效应电子器件。只是，3×3的结构只是一个实施例，反馈场效应电子器件的数量并不局限于此。
排列电路每行包括第二字线和位线，每列包括第一字线和源线。
即，排列电路包括位线520至位线522，也包括第一字线530至第一字线532，包括第二字线540至第二字线542，包括源线550至源线552。
观察排列电路，第一反馈场效应电子器件510和第二反馈场效应电子器件511共享位线520和第二字线540。
根据本发明的一实施例,排列电路向位线、第一字线及第二字线选择性施加电压来执行任意接近动作。
即，本发明可体现连接p-n-i-n晶体管与接近晶体管来执行任意接近的反馈场效应电子器件。
图6为用于说明包括本发明的一实施例的多个反馈场效应电子器件的排列电路的动作特性的图。
图6构成图5的3×3排列电路来呈现动作特性。
观察图表，单元在初期被初始化为“0”状态并可模拟包括所有静态存储的动作的30ns的时间顺序。
本发明的一实施例的排列电路与快速和非破坏读取一同提供可靠性随机存储功能。
水平排列的第二字线WL2支援并列写入及读取动作来引发不必要的读取电流。
外部晶体管与各个源线SL相连接来去除不必要的电力。因此，排列电路使电流信号602最小化来检测。
根据另一实施例，排列电路提供电流检测模式信号601。例如，排列电路利用电流检测模式信号601来缩减将电流信号变为电压信号的过程中发生的延迟时间。
本发明可体现在包括多个反馈场效应电子器件的排列电路中，通过在反馈场效应电子器件中的接近晶体管来断开单元与单元之间的干扰及潜行电流的排列电路。
本发明的权利要求或说明书中记载的实施例的方法可通过硬件、软件或硬件和软件的组合形态体现(implemented)。
这种软件可存储于计算机可读存储介质。计算机可读存储介质存储至少一个处理器(软件模块)及当在电子装置中，通过至少一个处理器执行时，包括电子装置实施本发明的方法的指令(instructions)的至少一个程序。
这种软件存储于以易失性(volatile)或如只读存储器(ROM，Read Only Memory)的非易失性(non-volatile)存储装置的形态或以随机存取存储器(RAM，random accessmemory)、存储芯片(memory chips)或如装置或集成电路(integrated circuits)的存储器的形态或光盘只读存储器(CD-ROM，Compact Disc-ROM)、数字多功能光盘(DVDs，DigitalVersatile Discs)、磁盘(magnetic disk)或磁带(magnetic tape)等的光学或磁读取介质。
存储装置及存储媒介为当执行使包括体现一实施例的指令的程序或适合存储程序的机械可读取单元的实施例。
在上述具体实施例中，在本发明中的结构要素根据揭示的具体实施例以单数或复数表现。
但是，以单数或复数表现以适合为了说明的便利而揭示的状况的方式选择，上述实施例并不局限于单数或复数结构要素，以复数表现的结构要素也能够以单数构成，以单数表现的结构要素也能够以复数构成。
另一方面，本发明的说明中对具体实施例进行了说明，在不超出多种实施例中的技术思想的范围的限度内可进行多种变形。
因此，本发明的范围并不局限于说明的实施例，本发明的范围通过权利要求和与权利要求等同的内容定义。

Claims (12)

1.一种排列电路，其特征在于，
包括二极管结构体的源区与接近电子器件的漏极区域串联的多个反馈场效应电子器件，
所述二极管结构体与位线及第一字线相连接，
所述接近电子器件与源线及第二字线相连接，
向所述位线、所述第一字线及所述第二字线选择性施加电压来执行任意接近动作。
2.根据权利要求1所述的排列电路，其特征在于，所述二极管结构体通过所述第一字线和所述第二字线接收栅极电压，在所述位线的电压大小大于基准电压的情况下，存储第一逻辑状态的数据，在所述位线的电压小于基准电压的情况下，存储第二逻辑状态的数据。
3.根据权利要求2所述的排列电路，其特征在于，所述二极管结构体并不通过所述第一字线和所述第二字线施加所述栅极电压，在所述位线的电压大小大于基准电压的情况下，维持所存储的所述数据。
4.根据权利要求3所述的排列电路，其特征在于，在所述第一字线的第一栅极电压大于第一阈值电压的情况下，所述二极管结构体将所述第一栅极电压识别成第一状态，在所述第二字线的第二栅极电压大于第二阈值电压的情况下，将所述第二栅极电压识别成所述第一状态。
5.根据权利要求2所述的排列电路，其特征在于，在所述二极管结构体中，仅通过所述第一字线和所述第二字线中的所述第二字线施加栅极电压，在所述位线的电压大小大于基准电压的情况下，通过第二源区域向所述源线输出电流。
6.根据权利要求5所述的排列电路，其特征在于，在输出的所述电流的大小大于基准电流的情况下，所存储的所述数据的状态为第一逻辑状态，在输出的所述电流的大小小于基准电流的情况下，所存储的所述数据的状态为第二逻辑状态。
7.根据权利要求1所述的排列电路，其特征在于，
所述二极管结构体包括第一源区域、第一漏极区域、内在区域、阻挡区域及第一栅极，所述内在区域配置于所述第一源区域与所述第一漏极区域之间，所述阻挡区域配置于所述内在区域与所述第一漏极区域之间，所述第一栅极包围所述内在区域，
所述接近电子器件包括第二源区域、第二漏极区域、栅极区域及第二栅极，所述第二栅极包围所述栅极区域，所述第一源区域与所述第二漏极区域串联。
8.根据权利要求7所述的排列电路，其特征在于，
所述第一漏极区域与位线相连接，
所述第二源区域与源线相连接，
所述第一栅极与第一字线相连接，
所述第二栅极与第二字线相连接。
9.根据权利要求8所述的排列电路，其特征在于，在所述接近电子器件中，沿着垂直方向，在所述源线上形成所述第二源区域，在形成所述栅极区域之后，通过所述第二栅极与所述第二字线相连接，形成有所述第二漏极区域，在所述第二漏极区域上形成所述第一源区域并串联。
10.根据权利要求9所述的排列电路，其特征在于，在所述二极管结构体中，沿着所述垂直方向，在所述第一源区域上形成所述内在区域之后，通过所述第一栅极与所述第一字线相连接，在所述内在区域上形成所述阻挡区域，在所述阻挡区域形成所述第一漏极区域，所述第一漏极区域与位线相连接。
11.根据权利要求8所述的排列电路，其特征在于，在通过所述第一字线和所述第二字线接收栅极电压的情况下，所述二极管结构体以所述位线的电压大小为基础来存储数据。
12.根据权利要求7所述的排列电路，其特征在于，所述反馈场效应电子器件包括：
第一栅极绝缘膜，配置于所述第一栅极与所述内在区域之间；以及
第二栅极绝缘膜，配置于所述第二栅极与所述栅极区域之间。
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