CN101877244B - 非易失性现场可编程门阵列 - Google Patents
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Abstract
一种非易失性存储器，包括连接到位线和字线上的第一互补金属氧化物半导体(CMOS)器件以及连接到第一CMOS器件上的第二CMOS器件。第二CMOS器件还连接到互补位线与互补字线上。第一CMOS器件和第二CMOS器件互相互补。输出节点连接在所述第一CMOS器件和所述第二CMOS器件之间。一种编程NV-FPGA的方法包括：连接信息处理系统到FPGA上，对FPGA中的多个存储单元执行块擦除，校验所述块擦除成功，对所述FPGA的上页进行编程，校验所述上页编程成功，对所述FPGA的下页进行编程，以及校验所述下页编程成功。
Description
背景技术
半导体集成电路(IC)工业已经经历了快速发展。IC材料和设计的技术进步已经产生了几代的集成电路(IC)，其中每一代相比前一代都具有更小和更复杂的电路。在集成电路演变的过程中，在几何尺寸(即使用制造工艺能够生产的最小元件或者线)减少的同时，功能密度(即每个芯片区域中的互连器件数量)通常增加。通过增加生产效率以及降低相应成本，按比例缩小的工艺通常提供益处。但是，这样的按比例缩小也增加了处理和制造集成电路的复杂性，并且为了实现这些进步，在集成电路处理和制造中也需要类似的发展。
一种特殊IC器件是已知的现场可编程门阵列(FPGA)。FPGA为能够被配置和制造用于以给定方式执行的门器件，通常制造传统的FPGA具有用于数据存储的静态随机存取存储器(SRAM)。在运行的同时，SRAM不需要刷新来维持数据。但是，如果SRAM掉电，或者其他方式的失去电源，SRAM为易失性存储器，并且将失去SRAM中保存的数据。通常从外部闪存装置载入SRAM代码。因此，如果希望改变FPGA的编程的逻辑函数，则必须通过修改SRAM代码来改变逻辑功能。这样，一旦该设备掉电，则数据将失去。此外，SRAM较大，并占据宝贵的器件空间。并且，由于该器件需要主IC加上闪存器件，因此器件的成本较高。
因此，需要一种集成电路器件以及使用该器件的方法来解决上述问题。
发明内容
本发明的实施例涉及一种非易失性存储器，包括连接到位线和字线上的第一互补金属氧化物半导体(CMOS)器件以及连接到第一CMOS器件上的第二CMOS器件。第二CMOS器件还连接到互补位线与互补字线上。第一CMOS器件和第二CMOS器件互相互补。输出节点连接在所述第一CMOS器件和所述第二CMOS器件之间。
在一个实施例中，一种用于编程非易失性现场可编程门阵列(NV-FPGA)的方法包括：将信息处理系统连接到FPGA上，对FPGA中的多个存储单元执行块擦除，校验所述块擦除成功，对所述FPGA的上页(upper page)进行编程，校验所述上页编程成功，对所述FPGA的下页(lower page)进行编程，以及校验所述下页编程成功。
本发明的上述和其他特征从下面结合附图对实施例的详细描述中将得到更好的理解。
附图说明
本发明的公开当结合附图阅读下文的详细描述时将得到最好的理解。需要强调的是，依照工业标准实践，各种结构没有按照比例绘制，并且仅用于阐述的目的。实际上，为清楚讨论的目的，各种结构的尺寸可以任意增加或减小。
下面为本发明示例附图的简要说明，它们仅为示例实施例，并且本发明公开的范围不应当限制于这些实施例。
图1显示了本发明实施例的集成电路器件的实施例的示意图；
图2显示了本发明实施例的集成电路器件的编程方法；
图3显示了本发明实施例的集成电路器件的编程方法；
图4显示了本发明实施例的集成电路器件的编程方法。
具体实施方式
本发明涉及集成电路(IC)器件，尤其涉及非易失性现场可编程门阵列(NV-FPGA)集成电路及其编程方法。本发明实施例的说明将结合附图进行理解，附图被考虑为整个说明书的一部分。在描述中，例如“低”、“高”、“水平”、“垂直”、“上方”、“下方”、“向上”、“向下”、“顶部”和“底部”及其派生词(例如“水平地”、“向下地”、“向上地”等)等等相对性词语应当被构造用来表示在讨论中对应的附图中描述或显示的方位。这些相对性词语仅为了方便描述，并不需要以特定的方向构造或操作设备。
应当理解，下文中提供了多种不同的实施例或例子，用来实现发明公开的各种结构。下面将描述部件和设置的特定示例。以简化发明公开。当然，这些仅仅是例子，而不能解释为对本发明的限制。例如，下文中描述的第一结构形成在第二结构上方或者上面可以包括第一结构与第二结构直接接触形成的实施例，并且也可以包括另外的结构嵌入到第一结构和第二结构之间形成的实施例，这样第一结构与第二结构可以不是直接接触。此外，在不同例子中本发明公开可以重复参考数字和/或字母。这些重复是为了简化和清楚的目的，本身并不在于表示讨论的各种实施例和/或配置之间的关系。
本发明的实施例涉及IC设计和编程，包括具有互补金属氧化物半导体(CMOS)型存储单元的非易失性现场可编程门阵列以驱动下一级逻辑门。非易失性应当理解为表示存储在非易失性存储装置/单元中的数据可以保留，即使当器件没有被供电。非易失性存储器件可以利用磁性、光学和/或其他类型的存储介质实现。
参考图1到图4，下面集中描述了设备及其方法。应当理解，对于该方法的其他实施例，在该方法之前、过程中已经之后可以提供另外的步骤，并且下文描述的一些不足可以被替换或删除。进一步理解，对于该设备的其他实施例，额外的结构可以被增加到该设备中，并且下文描述的一些结构可以被替换或删除。本发明实施例的设备及其方法提供了一种非易失性现场可编程门阵列，该门阵列具有互补金属氧化物半导体(CMOS)型存储单元来代替传统静态随机存取存储器。也就是说，位于每个非易失性存储单元对中的数据应当是互补的并且类似于CMOS器件阵列的功能。互补存储单元可以是PMOS和NMOS晶体管的形式。在一个实施例中，考虑使用漂浮栅或其他电介质膜，例如SiN或其他材料可以构造非易失性存储器。在一个实施例中，使用低功率消耗福勒-诺德海(Fowler-Nordheim，FN)隧穿电流可以容易地执行存储器件的编程(PGM)和擦除(ERS)。本领域普通技术人员显然可知，在器件掉电时不丢失数据的情况下，利用CMOS型存储单元替换SRAM存储单元来驱动下一级逻辑门将维持希望的速度以及随机存取存储器的其他结构。在一个实施例中，由于存储器可以嵌入到FPGA芯片中，因此封装成本将减少。
众所周知，传统FPGA包括使用SRAM存储块的快速易失性存储器。在一个实施例中，本发明公开利用互补CMOS存储块代替传统的SRAM存储块。如此，本发明实施例涉及在FPGA中以互补CMOS存储单元形式使用非易失性存储器。FPGA为互联到一起的逻辑单元阵列，其中每个逻辑单元可以具有通用的功能，如起到完整逻辑器件的作用。可以编程FPGA以实现希望的功能。FPGA通常可以用来执行应用专用集成电路(ASIC)能执行的任意逻辑功能，但是FPGA具有更新或者其他重新编程的能力。逻辑单元/逻辑块之间的互联通常是可编程的。这些互联属于不同的类型，并且在电路中的选择点之间多种路径是是可能的。此外，可以编程输入/输出单元以显示存储元件、信息方向以及电平。应当理解，通常可以编程FPGA逻辑块以执行多个可结合的逻辑电路，其中一个逻辑块的输出可以用作另一个逻辑块的输入。
由于当存储器没有供电时，存储器上存储的数据会丢失，随机存取存储器(RAM)通常被认为是易失性的。但是，如整个本发明中所述的，使用CMOS型存储单元将允许使用非易失性RAM。RAM为固态存储器，其允许读和写数据到各个存储位置。存储单元通常被排列为形成行与列的存储单元阵列。这样，阵列中的每个存储单元形成行与列之间的交叉部。由于每行和每列仅交叉一次，因此阵列中的任意单独存储单元由一行与一列的地址限定。每个单元可以通常保存一个bit的信息。为了从RAM中的特定位置检索信息，则行与列的地址码需是特地的。该位置的输出由合适的检测装置采样，检测装置与每行和每列连接。因此，行被称作为位线，以及列被称作为字线。在一个实施例中，用于位线和字线的名称可以颠倒。随机在本领域通常表示不管最后存取的存储位置为何，存储器中的位置可以以任意顺序写出或者读入。
CMOS器件为通常使用互补对称的集成电路器件。互补对称表示通常包括p型和n型金属氧化半导体场效应晶体管(MOSFET)的互补和对称对的CMOS器件，以执行逻辑功能。由于当CMOS器件中的晶体管在开关状态之间转换时仅使用相当大的功率，因此CMOS器件具有低的静态功率消耗。因此，由于相比其他形式的逻辑器件，例如晶体管-晶体管逻辑(TTL)或NMOS逻辑，CMOS器件不产生大量的浪费，因此CMOS器件是理想的。小尺寸的CMOS器件可实现单个IC芯片上的高密度逻辑器件。词语金属氧化半导体通常涉及某些场效应晶体管的物理结构，这些晶体管具有设置在氧化绝缘体上的栅极，其中氧化绝缘体依次位于半导体材料的上部。铝、多晶硅、高k材料以及其他材料可以使用。应当理解，数百万或者更多的p型和n型晶体管可以被构造在硅或者其他合适材料的衬底上，从而产生CMOS器件芯片/管芯。
在运行中，CMOS器件作为采用p型和n型金属氧化半导体场效应晶体管的逻辑门工作，从而产生从电压电源或者电源地的输出路径。当从电源电压产生输出路径时，电路被上拉，因此表示数字1或者“开”状态。另一方面，当从电源地产生输出路径时，电路被下拉，因此表示数字0或者“关”状态。
图1显示了具有CMOS型存储单元102的NV-FPGA 100的实施例示意图。在一个实施例中，图1所示的门阵列100由CMOS型存储单元102所驱动。CMOS型存储单元102可以结合到可配置RAM(C-RAM)中，以代替传统的SRAM存储单元(例如，通常的4-T SRAM)。可以看出，CMOS型存储单元102为CMOS型非易失性存储器(C-NVM)。C-NVM存储单元102包括互补位线VBL 104和/VBL 106。在使用中，本发明的实施例将位线VBL 104和/VBL 106分别连接到互补Vcc电压电源(例如VBL104)和接地(例如/VBL 106)上。C-NVM存储单元102还包括互补字线VWL 108和/VWL 110。在一个实施例中，字线VWL 108和/VWL 110分别连接到互补Vcc电压电源和接地上。例如，VWL 108连接到Vcc上，以及/VWL 110接地。这样，互补数据能够保存到字线VWL 108和字线/VWL 110上。
C-NVM存储单元102在C-NVM输出节点112提供了输出信号/数值。如上文所述，关于其他CMOS器件，C-NVM输出节点112数值可以操作用于提供0或者1的输出值。在一个实施例中，在C-NVM存储单元102读时，位线VBL 104将大概为1.45伏，并且位线/VBL 106将大概为0伏。这样，0的数据值将大概为0伏，并且1的数据值将大概为1.45伏。但是，应当理解，其他数值可以提供到位线VBL 104和/VBL 106上，还可提供到字线VWL 108和/VWL 110上。C-NVM输出节点112还包括清零复位器件114。C-NVM清零复位器件114用来复位C-NVM输出节点112的值。清零复位器件114可以是金属氧化物半导体场效应晶体管(MOSFET)。但是，其他类型的开关型器件可以用于清零复位器件114。
在NV-FPGA 100中，C-NVM输出节点112连接到大量的路由传输门116、118和120上。可以使用任意数量的通路门116、118和120。本技术领域普通技术人员应当理解，路由传输门116、118和120通常用于改善NV-FPGA 100的速度。如图1可知，实施例提供了分别使用路由信号117、119和121的路由传输门116、118和120。在一个实施例中，路由信号117、119和121大约为0.9伏。但是，其他值可以用于路由信号117、119和121。并且，在一个实施例中，路由信号117、119和121由C-NVM输出节点112控制。
图2显示了用于C-NVM存储单元(例如，C-NVM存储单元102)的编程系统200的实施例示意图。C-NVM存储单元，例如图1的C-NVM存储单元102可以基本用作CMOS器件，并且在一些实施例中，可以采用CMOS反相器(例如包括NMOS器件和PMOS器件)操作原理。这样，C-NVM存储单元可以能够存储1或0形式的数字数据。图2显示了CMOS反相器和C-NVM存储单元DE上拉和下拉模型。参考CMOS反相器，显示了上拉模型202和下拉模型212。在上拉模型202中，当接地条件施加到栅极上时(例如0伏)，PMOS器件打开，并且NMOS器件关闭，导致数值1(例如Vcc)加载到CMOS反相器的输出节点。在下拉模型2102中，当电压施加到栅极上时(例如Vcc)，PMOS器件关闭，并且NMOS器件打开，导致输出节点电压释放为0伏(接地)。在上拉和下拉模型中，例如逻辑操作，C-NVM存储单元可以功能类似于CMOS反相器。例如，当编程(即关闭)晶体管206时，用于C-NVM的上拉模型208将传输基本上为在输出端连接到210的电压电源的数值。相反，当编程(即关闭)晶体管216时，用于C-NVM的下拉模型218将传输基本上为在输出端连接到220的接地的数值。
图3显示了用于C-NVM存储单元阵列302的编程系统300的实施例示意图。在该实施例中，C-NVM存储单元阵列302包括CMOS型器件，以提供非易失性存储器。如图所示，C-NVM存储单元阵列302包括字互补字线WL 304和/WL 306。在一个实施例中，字线WL 304连接到15伏的电压电源上，以及/WL 306接地或者0伏上。但是，应当理解不同的电压值可以用于字线WL 304和/WL 306。C-NVM存储单元阵列302还包括位线BL1 308、/BL1 310、BL2 312和/BL2 314。单元N1 316为WL 304和BL1308的结点。单元/N1 318为/WL 306和/BL1 310的结点。单元N2 320为WL 304和BL2 312的交叉部。单元/N2 322为/WL 306和/BL2 314的结点。因此，在输出节点1324和输出节点2326处可以发现用于C-NVM存储单元阵列302的输出。
图表350提供了用于编程C-NVM存储单元阵列302的示例数值。应当理解，其他数值也可以用于编程C-NVM存储单元阵列302。在运行中，C-NVM存储单元阵列302的擦除(ERS)和编程(PGM)通过擦除开始。在ERS条件下，可将集成电路器件的p井和深n井区域连接到正极高电压(例如15伏)上，字线(即WL和/或/WL)可以接地(例如0伏)。并且位线(即BL1、/BL1、BL2和/或/BL2)可以漂浮(例如没有连接或耦合到电压电源或接地)。同时，存储材料中的电子可以由FN电流拉出。这可能导致晶体管存储单元变低(正常打开)。应当容易理解，擦除电流非常小，导致节省了C-NVM存储单元阵列302的功率。ERS块(例如擦除存储块)可以清除页(page)、扇区、存储块和/或整个芯片。
存储单元可以组成页。例如，第四个存储单元可以定义为页。在一些实施例中，存储单元的页可以同时在一起编程。在一些实施例中，存储单元页可以部分地编程，其中选择存储单元的编程是被限制的，并且选择的存储单元可以独立编程。
在本实施例中，对包括BL1308的上页(即上存储单元，N1316)编程。参考图表350，对于N1316，字线WL 304被设置为15伏，并且位线BL1 308被设置为0伏。因此，在该例子中，对于/N1 318，字线/WL 306被设置为0伏，并且位线/BL1 310被设置为0伏。因此，假设N2320的字线WL 304被设置为15伏，以限制N2 320中的电场，位线BL2 312被设置为5伏。类似地，位线/BL2 314被设置为5伏，以改善从BL2 312到/BL1314的泄漏抑制，从而减少功率损失。如图表350所示，当字线WL 304和/WL 306设置为0伏，并且位线BL1 308、/BL1 310、BL2 312和/BL2 314漂浮(例如没有连接)，以及p井(PW)/深n井(DNW)区域连接到15伏时，可以擦除(ERS)位线BL1 308、/BL1 310、BL2 312和/BL2 314，在此基础上通过使用FN隧穿擦除单元。本领域普通技术人员应当容易理解，其他值和次序可以用于擦除(ERS)、编程(PRG)和/或读(Rd)C-NVM存储单元阵列302的C-NVM存储单元。
非易失性存储器件可以基于本领域公知的漂浮栅晶体管。门单元的存储状态通常由栅极上的电荷浓度确定。存储器的运行取决于用于从栅极注入或除去电荷的技术。存在至少两种用于将电荷移动到存储器的存储单元栅极中，或者从栅极移出的普通系统。一个系统称作为热电子注入。通过在存储单元的漏极和源极之间提供正电压，以及提供正电压到控制栅极，从而导致热电子注入。这导致感应单元中的电流，并且将电流中的热电子穿过栅极单元的隧道氧化物注入到栅极中。热电子注入通常为需要高电流的快速操作。因此，这可能被限制用于在器件中同时编程几个单元。另一个用于将电荷移入或移出存储单元栅极的系统被称作为FN隧穿，如图3的图表350所示。可以通过在控制栅极与漏极源极和沟道的其中一个之间，或者在控制栅极与这些节点的组合之间建立较大电场而引起FN隧穿。电场建立了穿过隧道氧化物的FN隧穿电流，并且能够用于将电子注入到栅极中以及驱动电子从栅极中移出。由于其不涉及存储单元的源极与漏极之间的电流流动，因此FN隧穿工艺典型地为低电流操作。因此，FN隧穿可以用于在器件中同时平行地越过大量的单元。这样，FN隧穿可以用于预编程或擦除存储器件，例如C-NVM存储单元阵列302。存储器的运行通常包括使用保存在栅极中的电荷数量的单元对单元(cell-by-cell)控制，使用位线和字线以及擦除，来编程阵列，其中整个阵列或者阵列的选择器可以清除到栅极中的预定电荷状态。在一个实施例中，FN隧穿可以用于编程和擦除阵列中的存储单元。在一个实施例中，热电子注入可以用来编程，并且FN隧穿可以用来擦除。
通常，为了确保在擦除存储单元上更均匀的电荷分布，可以执行预定编程顺序，从而在提供擦除电压之前，将在存储块上将要被擦除的所有单元预编程为公知的状态，例如高阈值状态。以此方式，当擦除存储阵列时，所有的存储单元将在栅极中具有基本相同数量的电荷开始。因此，擦除顺序在整个存储块上提供了更均匀的电荷电平。
图4显示了用于CMOS型存储单元(例如C-NVM存储单元102)的编程方法400实施例流程图。为了编程或擦除存储单元，信息处理系统(IHS)连接到存储单元上，以用于HIS与存储单元(例如C-NVM存储单元102)之间的通信。方法400首先是方框402，其中方法400执行C-NVM存储单元的块擦除(ERS)。可以通过FN隧穿或者其他方法执行C-NVM存储单元的块擦除。在方法400在方框402中执行块擦除之后，方法400在方框404中执行擦除校验。擦除校验确认用于C-NVM存储单元的存储单元被正确地擦除，并且设定为合适的电荷电平。此外，方法400可以在方框404中执行测试，以判断在C-NVM存储单元中是否存在不可接受的泄漏电流电平。如图3所示，泄漏电流可以被抑制，例如，通过将/BL2连接到5伏的电压电源上。如果方法400判断方框404的擦除校验失败，方法400将返回到方框402，重新执行擦除程序。如果方法400判断存在不可接受的泄漏电流电平，方法400结束，并通知用户。
另一方面，如果方法400判断方框404的擦除校验和泄漏检查是可接受的，方法400则继续到方框406以编程C-NVM存储单元的上页(例如上存储单元)。在方法400执行方框406的上页编程(PGM)之后，方法400在方框408中执行编程校验。编程校验确认用于上页的存储单元已被正确编程，并且被设置为合适的电荷电平。此外，方法400可以在方框408中执行测试，以判断在C-NVM存储单元中是否存在不可接受的泄漏电流电平。如果方法400判断方框408的擦除校验失败，则方法400将返回到方框406以重新执行编程上页的程序。如果方法400判断存在不可接受的泄漏电流电平，则方法400结束，并通知用户。
如果方法400判断方框408的编程上页校验和泄漏检查是可接受的，方法400则继续到方框410，以编程(PGM)C-NVM存储单元的下页(例如下存储单元)。在方法400执行方框410的下页编程(PGM)之后，方法400在方框412中执行编程校验。编程校验确认用于下页的存储单元被正确编程，并且被设置为合适的电荷电平。此外，方法400可以在方框412中执行测试，以判断在C-NVM存储单元中是否存在不可接受的泄漏电流电平。如果方法400判断方框412的擦除校验失败，则方法400将返回到方框410，重新执行编程下页的程序。如果方法400判断存在不可接受的泄漏电流电平，则方法400结束，并通知用户。如果方法400判断方框412的编程校验和泄漏检查是可接受的，方法400则继续到方框414，以允许C-NVM存储单元中的存储单元的正常读(Rd)和DC路径检查。
上述结构对于本领域普通技术人员应当是容易理解的，包括但不限于：上述制造C-NVM存储器可以使用位于衬底上的多层和阱进行，以产生用于存储器的n型和p型晶体管。利用不同实施例，可以实现各种PGM/ERS过度曲线、每单元电流、耐久度、存储单元漏极电流(Id)、存储单元栅极电压(Vg)、存储单元电压阈值(Vt)、存储单元漏极电压(Vd)、Vt窗(假设在误差修正代码ECC中没有PV(Program Verify；即当在写操作中执行校验操作时触发的信号)和/或EV(Erase Verify；即在擦除操作中执行校验操作的同时触发的信号))。还应当理解，具有CMOS对类似功能性的非易失性的存储器(在数据单元对中具有互补数据)可以用来驱动下一级逻辑门。还应当理解，FN编程以及擦除可以使用低功率消耗用于编码存储数据。
上文地概述了本发明的几个实施例的特征，从而本领域普通技术人员可以更好地理解本发明的方面。本领域的普通技术人员应当了解，他们可以容易地使用本发明公开作为修改或设计其他工艺和结构的基础，以实现与本发明实施例相同的目的，和/或取得相同的优点。本领域的普通技术人员还应当意识到，这样的等同结构没有脱离本发明的精神和保护范围，并且他们可以在不脱离本发明的精神和保护范围的情况下进行各种变化、替换和修改。
Claims (14)
1.一种非易失性存储器，包括：
连接到位线和字线上的第一互补金属氧化物半导体(CMOS)器件；
连接到所述第一CMOS器件、互补位线与互补字线上的第二CMOS器件，其中所述第一CMOS器件和所述第二CMOS器件互相互补；以及
连接在所述第一CMOS器件和所述第二CMOS器件之间的输出节点。
2.如权利要求1所述的存储器，还包括：
连接到所述输出节点的复位开关，其位于所述输出节点与电源地之间。
3.如权利要求1所述的存储器，其中所述输出节点记录0或1的数字数据值，并且其中所述0值为基本上0伏，以及所述1值为基本上1.45伏。
4.如权利要求1所述的存储器，还包括：
连接到所述输出节点的一个或多个路由传输门，其中所述一个或多个路由传输门利用大约0.9伏的路由控制信号工作。
5.如权利要求1所述的存储器，其中由于所述存储器的上拉配置，提供数字数值1到所述输出节点，并且由于所述存储器的下拉配置，提供数字数值0到所述输出节点，其中所述数字数值1通过编程所述第二CMOS器件获得，并且所述数字数值0通过编程所述第一CMOS器件获得。
6.一种编程非易失性现场可编程门阵列NV-FPGA的方法，所述方法包括：
对所述NV-FPGA中的多个存储单元执行块擦除；
校验所述块擦除成功；
对所述多个存储单元的至少一个的上页进行编程；
校验所述上页编程成功；
对所述多个存储单元的至少一个的下页进行编程；以及
校验所述下页编程成功，
其中，所述存储单元包括：连接到位线和字线上的第一互补金属氧化物半导体(CMOS)器件；连接到所述第一CMOS器件、互补位线与互补字线上的第二CMOS器件，其中所述第一CMOS器件和所述第二CMOS器件互相互补；以及连接在所述第一CMOS器件和所述第二CMOS器件之间的输出节点。
7.如权利要求6所述的方法，其中对所述多个存储单元的至少一个的上页进行编程使用Fowler-Nordheim编程执行；
其中对所述多个存储单元的至少一个的下页进行编程使用Fowler-Nordheim编程执行。
8.如权利要求6所述的方法，其中执行所述多个存储单元的块擦除包括：
将一个或多个p阱和/或深n阱区域连接到正电压电源上；
将所述存储单元的一个或多个字线接地；以及
漂浮所述存储单元的一个或多个位线。
9.如权利要求6所述的方法，其中以Fowler-Nordeim方式执行所述多个存储单元的块擦除包括：
将一个或多个字线连接到负电压电源上；以及
将一个或多个位线、p阱区域和/或深n阱区域接地。
10.如权利要求6所述的方法，还包括：
在所述NV-FPGA上执行泄漏检查，以检查所述NV-FPGA内部的泄漏电流。
11.一种包括现场可编程门阵列的集成电路器件，所述现场可编程门阵列包括：
按行和列排列的多个逻辑单元，每个逻辑单元提供用于执行一个或多个逻辑功能；以及
连接到所述多个逻辑单元的至少一个上的存储单元，
其中，所述存储单元包括：连接到位线和字线上的第一互补金属氧化物半导体(CMOS)器件；连接到所述第一CMOS器件、互补位线与互补字线上的第二CMOS器件，其中所述第一CMOS器件和所述第二CMOS器件互相互补；和连接在所述第一CMOS器件和所述第二CMOS器件之间的输出节点。
12.如权利要求11所述的集成电路器件，还包括：
连接到所述输出节点的复位开关，位于所述输出节点与电源地之间。
13.如权利要求11所述的集成电路器件，其中所述输出节点记录0或1的数字数据值，并且其中所述0值为基本上0伏，以及所述1值为基本上1.45伏。
14.如权利要求11所述的集成电路器件，还包括：
连接到所述输出节点的一个或多个路由传输门。
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| US11227838B2 (en) | 2019-07-02 | 2022-01-18 | iCometrue Company Ltd. | Logic drive based on multichip package comprising standard commodity FPGA IC chip with cooperating or supporting circuits |
| US11887930B2 (en) | 2019-08-05 | 2024-01-30 | iCometrue Company Ltd. | Vertical interconnect elevator based on through silicon vias |
| US11637056B2 (en) | 2019-09-20 | 2023-04-25 | iCometrue Company Ltd. | 3D chip package based on through-silicon-via interconnection elevator |
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Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101295538A (zh) * | 2007-04-26 | 2008-10-29 | 日立超大规模集成电路系统株式会社 | 半导体器件 |
Family Cites Families (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06505848A (ja) * | 1991-12-26 | 1994-06-30 | アルテラ コーポレーション | Ｅｐｒｏｍを基本とした待機電力ゼロのクロスバースイッチ |
| US5439840A (en) * | 1993-08-02 | 1995-08-08 | Motorola, Inc. | Method of forming a nonvolatile random access memory capacitor cell having a metal-oxide dielectric |
| US5623440A (en) * | 1993-10-15 | 1997-04-22 | Solidas Corporation | Multiple-bit random access memory cell |
| US5646901A (en) * | 1996-03-26 | 1997-07-08 | Advanced Micro Devices, Inc. | CMOS memory cell with tunneling during program and erase through the NMOS and PMOS transistors and a pass gate separating the NMOS and PMOS transistors |
| US5757713A (en) * | 1996-09-18 | 1998-05-26 | Micron Technology, Inc. | Adjustable write voltage circuit for SRAMS |
| US5831897A (en) * | 1996-12-12 | 1998-11-03 | Stmicroelectronics, Inc. | SRAM memory cell design having complementary dual pass gates |
| US5706226A (en) * | 1996-12-31 | 1998-01-06 | Sgs-Thomson Microelectronics, Inc. | Low voltage CMOS SRAM |
| US5936426A (en) * | 1997-02-03 | 1999-08-10 | Actel Corporation | Logic function module for field programmable array |
| US5807786A (en) * | 1997-07-30 | 1998-09-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of making a barrier layer to protect programmable antifuse structure from damage during fabrication sequence |
| US6265257B1 (en) * | 1999-10-01 | 2001-07-24 | Taiwan Semiconductor Manufacturing Company | Method of making a barrier layer to protect programmable antifuse structure from damage during fabrication sequence |
| JP2002359296A (ja) * | 2001-06-01 | 2002-12-13 | Mitsubishi Electric Corp | 半導体記憶装置 |
| ITRM20010525A1 (it) * | 2001-08-30 | 2003-02-28 | St Microelectronics Srl | Memoria eeprom flash cancellabile per righe. |
| US6773967B1 (en) * | 2002-01-04 | 2004-08-10 | Taiwan Semiconductor Manufacturing Company | Method to prevent antifuse Si damage using sidewall spacers |
| US6717839B1 (en) * | 2003-03-31 | 2004-04-06 | Ramtron International Corporation | Bit-line shielding method for ferroelectric memories |
| US7350177B2 (en) * | 2004-04-29 | 2008-03-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Configurable logic and memory devices |
| US7046565B1 (en) * | 2005-02-22 | 2006-05-16 | International Business Machines Corporation | Bi-mode sense amplifier with dual utilization of the reference cells and dual precharge scheme for improving data retention |
| FR2888423B1 (fr) * | 2005-07-05 | 2008-04-11 | Iroc Technologies Sa | Cellule de memorisation durcie |
| US7294888B1 (en) * | 2005-09-30 | 2007-11-13 | Xilinx, Inc. | CMOS-compatible non-volatile memory cell with lateral inter-poly programming layer |
| WO2008046179A1 (en) * | 2006-01-10 | 2008-04-24 | Manoj Sachdev | Asymmetric four-transistor sram cell |
| US7359272B2 (en) * | 2006-08-18 | 2008-04-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Circuit and method for an SRAM with reduced power consumption |
| US7609578B2 (en) * | 2007-10-31 | 2009-10-27 | Broadcom Corporation | Quad SRAM based one time programmable memory |
| US7626423B1 (en) * | 2007-12-03 | 2009-12-01 | Xilinx, Inc. | Slew rate control for output signals |
| US7804702B2 (en) * | 2007-12-28 | 2010-09-28 | Texas Instruments Incorporated | Ferroelectric memory cell with access transmission gate |
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2009
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Patent Citations (1)
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|---|---|---|---|---|
| CN101295538A (zh) * | 2007-04-26 | 2008-10-29 | 日立超大规模集成电路系统株式会社 | 半导体器件 |
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