JPH06505848A - Ｅｐｒｏｍを基本とした待機電力ゼロのクロスバースイッチ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ＥＰＲＯＭを基本とした　２　ゼロのクロスバースイッ工咀例宣基 本発明は、ディジタル回路のプログラマブル相互接続に関する。特に、この発明 は、Ｎ個のディジタル入力をＮ個のディジタル出力に接続するために使用される クロスバ−スイッチとして周知のプログラマブル相互接続に関する。

種々の相互接続の計画が可能であり、例えば、ワング他の米国特許第４，８７１ ．９３０号に記載されたプログラマブルロジックのブロックすなわち論理アレイ ブロック（ＬＡＢ）は、プログラマブル相互接続アレイ（ＰＩＡ）を用いてプロ グラマブルに相互接続され得る。この方法では、比較的多数の小さな論理エレメ ントが階層的な方法を用いて有効に相互接続され得るｍ−最初に基本の論理エレ メントをＬＡＢ内へ相互接続し、次にＰＩＡを用いてＬＡＢを相互接続する。

ＰＩＡはＬＡＢから全輪理機能出カを受取り、これらの後部の小さな部分集合を ＬＡＢ内へプログラマブルに相互接続する手段を提供する。

しカルながら、プログラマブルに幾っがの入力を同数の出力へ切り替えるディジ タル回路の相互接続を提供することが、しばしば所望される。さらに、このスイ ッチング回路は低待機電力であると共に比較的小さな寄生容量値を示すことが所 望される。また、このスイッチは、１０グラムが容易で、かつ低コストでもなけ ればならない。

光皿例！！ 前述した観点から、この発明の目的は、低待機消費電力を備えたプログラマブル クロスバ−スイッチを提供することである。

さらに、この発明の目的は、消去可能なプログラマブル読出し専用メモリ（ＥＰ ＲＯＭ）　トランジスタを基本としたクロスバ−スイッチ、従って比較的安価で 容易にプログラムされるタロスパースイッチを提供することである。

さらにまた、この発明の目的は、低寄生容量のビット線を備えたＦ、ＦＲＯＭを 基本としたクロスバ−スイッチを提供することである。

本発明は、上述した所望の構造を提供する。すなわち、Ｎ個の入力ノードをＮ個 の出力ノードへプログラマブルに相互接続するためのクロスバ−スイッチが提供 され、これにより全体回路に対して比較的少ない寄生容量が加わるけれども、デ ィジタル回路の相互接続が可能になる。２本のビット線と２本のワード線の各交 差部に対し２個のＥ　Ｔ）ＲＯＭ　）ランジスタを使用するたりであることが、 低寄生容量に寄りする。相補のビット線を有するセンスアンプに関する係属中の 米層特許出願第５９６，７６４号に示されるように、先行技術の交差部は典型的 には４個のＥＰＲＯＭ）−ランジスタを備えるため、ピント線のより大きな負荷 と、より遅い回路性能を招く結果となる。

図面の簡単な説明 図１は、本発明に係るタロスパースイッチの一実施例を示す１セルの回路図であ る。また、このセルが駆動するバイアストランジスタおよび一対の交差結合され たインバータも示されている。

図２は、本発明の原理に従って構成されたタロスパースイッチ回路の一実施例の 代表的な４×４の小区分の回路図であり、セルのマトリクス配！を示す。

好ｌ！ｉｔ　の−゛　を−０ 図１に示されるように、この発明に従って構成されたクロスバ−スイッチの代表 的な部分は、相補のピント線１４０および１４２と、プログラマブルＥＰＲＯＭ トランジスタ５０および５２を介して交差する相補のワード線１３０および１３ ２を備える。ＮＸＮのクロスバ−スイッチにおいて、この様な交差部がＮ２個存 在し、図２に示されるように配置される。これにより、Ｎ個の入力の中の１個が 、ＥＰＲＯＭ）ランジスタの適切なプログラミングによってＮ個の出力の中のど の１個に対してもプログラマフルにスイッチされることを可能にする。すなわち 、ＥＰＲＯＭトランジスタ５０および５２がプログラムされる場合、これらはス イッチせず、ノード１０における入力電圧”ＩＮ’の状態はノード１２０におけ る出力電圧、■　に影響を法えない、しかしながら、ＥＰＲＯＭ）−ラＯＵＴ’ ンジスタ５０および５２が消去される（プログラムされない）場合、これらのト ランジスタは■１Ｎの変化に応答してスイッチする。一対の相補のワード線上の 一組のＥＰＲＯＭトランジスタを除いて全部をプログラムすることにより、ノー ド１０のような入力ノードにおける入力信号は、１２０のような適当な出力ノー ドにおける出力となる０種々のＥＰＲＯＭトランジスタが使用され得る６例えば 、ＥＰＲＯＭトランジスタ５０および５２は、ＵＶ（紫外線）消去可能なＥＰＲ ＯＭトランジスタ若しくは電気的に消去可能なプログラマブル読出し専用メモリ （Ｅ”ＰＲＯＭ＞　トランジスタとし得る。

図１によれば、低レベルから高レベルおよび高レベルから低レベルへの遷移の両 方に対し、消去されたＥＰＲＯＭ　トランジスタ５０および５２を介して出力ノ ード１２０へのノード１０における入力信号の伝播は、次のように記述される。

ノード１１０および１１２における電源電圧は約５．ＯＶ、ノード１００におけ るバイアス電圧は３．０■の範囲内、および接地ノード１５０の電位はｏｖに維 持されることを注記する。このバイアストランジスタの配置は、ノード７ｏおよ び７２が余りに高レベルとなりＥＰＲＯＭトランジスタ５０または５２を誤って プログラムするのを防止する。

低レベルから高レベルへの遷移に関して、ノード１０の初期状態は低レベルであ り、従ってＥＰＲＯＭトランジスタ５０は最初オフ状態、すなわちノード７０は 高レベルである。ノード７０の高レベル信号は、ｎ形バッファトランジスタ９０ を介してノード６２へ伝達され、ｐ形トランジスタ４２をオフ状態に保持する。

ノード５２における、ノード１０の低レベルの相補電圧が、ＥＰＲＯＭ）ランジ スタ５２をオン状態に保持し、ノード７２を低レベルに保持する。ｐ形トランジ スタ４２がオフ状態であるから、無視できる電流がビット線１４２に流れるだけ である。ノード７２における低レベル信号は、ｐ形トランジスタ４ｏをオン状態 に保持するノード６０ヘバツフアトランジスタ９２を介して伝達される。しかし ながら、ＥＰＲＯＭトランジスタ５０はオフ状態であるから、無視できる電流が ビット線１４０を流れるだけである。ビット線１４０および１４２には電流が流 れないので、図１での回路の待機消費電力はゼロに近い、ノード７２における低 レベル信号は、バッファトランジスタ９２を介して出力ノード１２０へ伝達され ることを注記する。

入力ノード１０における低レベルから高レベルへの遷移により、ＥＰＲＯＭ）ラ ンジスタ５０がオン状態となり、ノード７０を低レベルに引き下げる。この低レ ベルの電圧はバッファトランジスタ９０を介してノード６２へ伝送され、ｐ形ト ランジスタ４２をオン状態にする。ノード１０の高レベルの相補である低レベル のノード３２がＥＰＲＯＭトランジスタ５２をオフ状態にしている。従って、ｐ 形トランジスタ４２をオン状態にすることにより、ノード６０、すなわち出力ノ ード１２０は高レベルとなる。その後、ｐ形トランジスタ４０はオフ状態にされ 、ビット線１４０内の電流の流れを阻止する。オフ状態となったＥＰＲＯＭｌ− ランジスタ５２により＠流の流れがビット線４４２内で阻止されるので、静止消 費電力は、ノード１０におりる電圧ｖ１Ｎが低レベルであった前の状態における ように、無視できる。

ノード１０にお番Ｊる高レベルから低レベルへの遷移は、ノード３２を高レベル にし、ＥＰＲＯＭトランジスタ５２をオン状態にし、そしてノード７２を低レベ ルにさせる。この低レベルの電圧は、口形バッファトランジスタ９２を介してノ ード６０および出力ノード１２０へ伝送され、ｐ形トランジスタ４０をオン状態 にする。ノード３０は低レベルであるから、ＥＰＲＯＭ　トランジスタ５０はオ フ状態である。このようにｐ形トランジスタ４０がオン状態となるので、ノード ６２を高レベルにし、ρ形トランジスタ４２をオフ状態にし、そしてビット線１ ４２内の電流の流れを阻止する。電流の流れは、ＥＰＲＯＭ）ランジスタ５０を オフ状態にすることにより、ビット線ｔ４０内で阻止される。このセルは今やそ の最初の状態に復帰されている。

図２に示されるように、タロスパースイッチはまた出力信号をバッファすると共 に反転するための出力バッファ２１５も幅える。更に図１に示されるように、ノ ード１２０の相補である出力ノード１２２を提供することも可能である。

上記から、図１の回路はノード１０における入力信号を出力ノード１２０へ伝送 するばかりでなく、この回路はまたゼロ静止消′ｇ！！電力を提供することは明 らかである。

２ＥＦＲＯＭｌ−ランジスタセル２１０の構造はチップ上のほんの僅かの面積を 消費するだけなので、各セルに４ＥＰＲＯＭ）ランジスタが当てられる場合より もより高い集積度が可能である。また、２トランジスタセル２１０は、４トラン ジスタセルと同程度にはビット線１４０および１４２と、ワード線１３０および １３２とを負荷にしない、この減少された負荷が、クロスバ−回路においてより 高速のスイッチングを提供する。

クロスバ−スイッチの１セルの作用に特に注意が払われたけれども、チップの全 体の機能はＮ個の入力をＮ個の出力へ１１７グラマブルに相互接続することであ り、当業者には思い浮かぶであろう本発明の範囲内での可能な他の種々の変更に おいて、どんな数の入力及び出力にも使用され得ることは理解されるであろう。

ＦＩＧ　／

Claims (1)

1. 【特許請求の範囲】 １．Ｎ個の入力ノードをＮ個の出力ノードヘプログラマブルに相互接続するＥＰ ＲＯＭを基本としたクロスバースイッチであって、前記入力ノードと通じる複数 の相補のワード線と、複数の相補のビット線と、 前記相補のビット線と前記相補のワード線とを相互接続する複数のＥＰＲＯＭト ランジスタ対と、および 前記相補のビット線と前記出力ノードとの間に伝達を行うための回路手段と、か ら構成されることを特徴とするＥＰＲＯＭを基本としたクロスバースイッチ。 ２．前記トランジスタ対は消去対とプログラム対とからなり、前記消去対は前記 相補のワード線と前記相補のビット線との間の伝達を行い、そして前記プログラ ム対は前記相補のワード線と前記相補のビットとの間の伝達を行わない請求項１ 記載の装置。 ３．前記消去対の一方の第１のトランジスタが第１のワード線と第１のビット複 との間の伝達を行い、 前記消去対の対応する第２のトランジスタが第２のワード線と第２のビット線と の間の伝達を行い、かつ、 前記第２のワード線は前記第１のワード線の相補であると共に、前記第２のビッ ト線は前記第１のビット線の相補である請求項２記載の装置。 ４．前記第１のトランジスタは、 前記第１のワード線に接続されたゲートと、前記第１のビット線に接続された第 ２の端子と、および接地ノードに接続された第３の端子とから構成される請求項 ３記載の装置。 ５．前記第２のトランジスタは、 前記第２のワード線に接続されたゲートと、前記第２のビット線に接続された第 ２の端子と、および接地ノードに接続された第３の端子とから構成される請求項 ３記載の装置。 ６．前記回路手段は、前記相補のビット線上の電圧暴走を制限するバッファトラ ンジスタ対から構成される請求項１記載の装置。 ７．前記回路手段は、前記バッファトランジスタと前記出力ノードとの間の伝達 を提供する出力バッファから更に構成される請求項６記載の装置。 ８．前記回路手段は、前記相補のビット線における静止電流の流れを制限する前 記バッファトランジスタを介して前記相補のビット線との伝達を行う交差結合さ れたインバータから更に構成される請求項６記載の装置。 ９．前記交差結合されたインバータの各々は、（１）第１のビット線に接続され た第１のゲートと、（２）電源に接続された第１の端子と、および（３）前記第 １のピット線の相補である第２のビット線に接続された第２の端子と、 を有する第１のｐ形トランジスタと、 （１）前記第２のビット線に接続された第２のゲートと、（２）前記電源に接続 された第３の端子と、および（３）前記第１のビット線に接続された第４の端子 と、を有する第２のｐ形トランジスタとから構成される請求項８記載の装置。 １０．各々の前記相補のワード線上で、ＥＰＲＯＭトランジスタの前記対の中の 一つを除いて全部がプログラムされる請求項１記載の装置。 １１．各々の前記相補のビット線上で、ＥＰＲＯＭトランジスタの前記対の中の 一つを除いて全部がプログラムされる請求項１記載の装置。 １２．Ｎ個の入力ノードをＮ個の出力ノードヘプログラマプルに相互接続するＥ ＰＲＯＭを基本としたクロスバースイッチであって、前記Ｎ個の入力ノードのそ れぞれ一つと各々伝達を行うＮ個の相補のワード線対と、 Ｎ個の相補のビット線対と、 前記相補のビット線対と前記相補のワード線対とを相互接続するためのＮ２個の ＥＰＲＯＭトランジスタ対とからなり、前記トランジスタ対は消去対とノログラ ム対とから構成され、前記消去対は前記相補のワード線対と前記相補のビット線 対との間の伝達を提供し、そして前記プログラム対は前記相補のワード線対と前 記相補のビット線対との間の伝達を提供せず、かつ、 前記消去対の各々の第１のトランジスタは第１のワード線と第１のビット線との 間の伝達を提供し、前記第１のトランジスタは、前記第１のワード線に接続され た第１のゲートと、前記第１のピット線に接続された第１のドレインと、接地さ れた第１のソースとから構成され、前記消去対の対応する第２のトランジスタは 第２のワード線と第２のビット線との間の伝達を提供し、前記第２のトランジス タは、前記第２のワード線に接続された第２のゲートと、前記第２のピット線に 接続された第２のドレインと、前記接地に接続された第２のソースとから梢成さ れ、かつ、前記第２のワード線は前記第１のワード線の相補であり、そして前記 第２のビット線は前記第１のピット線の相補であり、かつ、前記相補のビット線 の各々と前記出力ノードのそれぞれの一つとの間の伝達を提供するための回路手 段と、 から構成されることを特徴とするＥＰＲＯＭを基本としたクロスバースイッチ。 １３．前記回路手段は、前記相補のビット線上の電圧暴走を制限するバッファト ランジスタ対から構成される請求項１２記載の装置。 １４．前記回路手段は、前記バッファトランジスタと前記出力ノードとの間の伝 達を提供する出力バッファから吏に構成される請求項１３記載の装置。 １５．前記回路手段は、前記相補のビット線における静止電流の流れを制限する 前記バッファトランジスタを介して前記相補のビット線との伝達を行う交差結合 されたインバータから吏に構成される請求項１３記載の装置。 １６．前記交差結合された各インバータは、（１）第１のビット線に接続された 第１のゲートと、（２）電源に接続された第１の端子と、および（３）前記第１ のビット線の相補である第２のビット線に接続された第２の端子と、 を有する第１のｐ形トランジスタと、 （１）前記第２のピット線に接続された第２のゲートと、（２）前記電源に接続 された第３の端子と、および（３）前記第１のビット線に接続された第４の端子 と、を有する第２のｐ形トランジスタとから構成される請求項１５記載の装置。 １７．各前記相補のワード線上で、ＥＰＲＯＭトランジスタの前記対の１つを除 いて全都がプログラムされる請求項１２記載の装置。 １８．各前記相補のビット線上で、ＥＰＲＯＭトランジスタの前記対の１つを除 いて全部がプログラムされる請求項１２記載の装置。 １９．複数の入力端子の各々を複数の出力端子のそれぞれのいずれにもプログラ マブルに接続する集積回路であって、 前記入力端子の各々と結合された１対のワード線導体と、各入力端子に印加され る信号の真およびその相補を、入力端子に結合されたワード線導体の対における ワード線導体のそれぞれに印加する手段と、前記出力端子の各々と結合された１ 対のビット線導体と、ワード線導体の各対をビット線導体の各対にプログラマブ ルに相互接続する手段であって、ワード線導体の各対をビット線導体の各対にプ ログラマブルに相互接続する前記手段は各々がゲートとソースードレインチャネ ルを有するＥＰＲＯＭトランジスタ対からなり、各ＥＰＲＯＭトランジスタのゲ ートはワード線導体の結合する対におけるワード線のそれぞれ１つに接続され、 かつ各ＥＰＲＯＭトランジスタのソースードレインチャネルはビット線導体の結 合する対におけるビット線のそれぞれ１つに接続されており、導通するＥＰＲＯ Ｍトランジスタが接続される各ピット線導体に供給される電流が、ピット線導体 の前記対における他方のビット線導体に接続された導通するＥＰＲＯＭトランジ スタがなにも無い場合に遮断されるように、ビット線導体の各対におけるピット 線導体を相互接続する手段と、から構成される複数の入力端子の各々を複数の出 力端子のそれぞれのいずれにもアログラマブルに接続する集積回路。 ２０．各ＥＰＲＯＭトランジスタのソースードレインチャネルは、該ＥＰＲＯＭ トランジスタが接続されるビット線導体と接地電位のソースとの間に直列に接続 されることを特徴とする請求項１９記載の集積回路。 ２１．ビット線導体の各対におけるビット線導体を相互接続する前記手段は、端 ビット線導体と論理１の電位のソースとの間に直列に接続されたソースードレイ ンチャネルを有するｐチャネルトランジスタであって、各ｐチャネルトランジス タはまたビット線導体の結合された対における他方のビット線導体に接続される ゲートを有して成ることを特徴とする請求項２０記載の集積回路。 ２２．各ビット線導体と、該ビット線チャネルと結合されたｐチャネルトランジ スタのソースードレインチャネルとの間に直列に接続されたソースードレインチ ャネルを有するｎチャネルトランジスタから更に構成され、各ｎチャネルトラン ジスタはまた前記接地電位と前記論理１の電位との中間となるバイアス電位のソ ースに接続されたゲートを有することを特徴とする請求項２１記載の集積回路。 ２３．ピット線導体の各対と結合された出力端子は、それぞれソースードレイン チャネルが該ビット線導体の対におけるビット線導体の一方と直列に接続された ｐチャネルトランジスタとｎチャネルトランジスタとの間に接続されることを特 徴とする請求項２２記載の集積回路。