KR910008424A - 검사회로를 갖는 반도체 집적회로 장치 - Google Patents

검사회로를 갖는 반도체 집적회로 장치 Download PDF

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Abstract

내용 없음

Description

검사회로를 갖는 반도체 집적회로 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본발명의 가장 양호한 실시예를 나타낸 블럭도,
제3도는 제2도에 도시한 행선택 계수기 및 행선택 디코우더를 나타낸 회로도.
제4도는 제2도에 도시한 이동레지스터 및 제어라인 선택회로의 회로도.

Claims (22)

  1. 논리셀 어레이는 복수개의 행과 열을 갖는 매트릭스 형태를 배열된 복수개의 논리셀(13)을 구비하고 상기 논리셀은 각기 입력단자 및 출력단자를 가지며, 적절한 논리회로가 형성되도록 상기 논리셀의 입력 및 출력단자를 경유하여 상기 논리셀을 서로 연결하는 상호 연결선(15)를 구비한 반도체 집적회로 장치에 있어서, 논리셀을 상호 연결선에 선택적으로 연결하기 위해 상기 논리셀에 제공된 복수개의 스위치 수단(25;38;38, 45;45)과, 복수개의 스위치수단이 논리셀의 출력단자를 상호 연결선으로 부터 단절시킨 상태에서 반도체 집적회로 장치를 검사하기 위해 사용되는 적절한 데이터를 상기 논리셀의 입력단자에 직접 공급하기 위한 수단(21, 27;27A, 27B)을 구비한 것을 특징으로 하는 반도체 집적회로 장치.
  2. 청구범위 제1항에 있어서, 복수개의 스위치수단은 각각 논리셀중의 한개 및 상호 연결선중의 한개 사이에 제공되며 각기 ON/OFF 제어단자를 갖는 트랜지스터(25,45)를 구비하고, 선택된 한개의 열과 관계된 논리셀이 대응하는 상호연결선으로 부터 단정되고 상기 대응하는 상호 연결선을 경유하여 상기 선택된 한개의 열과 관계된 상기 트랜지스터에 연결된 논리셀의 입력단자에 적절한 데이터가 인가될때 상기 선택된 열과 관계된 트랜지스터가 OFF되도록 하기 위해 상기 선택된 열과 관계된 트랜지스터의 ON/OFF 제어단자에 선택신호를 인가하며 모든 열에서 논리셀을 선택하기 위한 선택수단(27;27A,27B)를 구비한 것을 특징으로 하는 반도체 집적회로 장치.
  3. 청구범위 제1항 또는 제2항에 있어서, 상기 수단을 논리셀에 각기 제공되며 ON/OFF제어단자를 각기 가지며 적절한 데이터가 통과되서 상호 연결선에 인가되어지는 통로가 되는 트랜지스터(21,44)를 구비하며, 상기 반도체 집적회로 장치가 적절한 데이터가 선택된 한개의 행과 관계된 트랜지스터를 경유하여 대응되는 상호 연결선에 각기 인가되고이어 상기 선택된 한개의 행과 관계된 상기 대응되는 상호 연결선에 연결된 상기 논리셀의 입력단자에 인가되도록 하기 위하여 상기 선택된 한개의 행과 관계된 상기 트랜지스터의 ON/OFF제어단자에 행 선택신호를 인가하며 모든 행에서 상에 논리셀을 선택하기 위한 선택수단(19,19A)을 구비한 것을 특징으로 하는 반도체 직접회로 장치
  4. 청구범위 제2항에 있어서, 열에 각기 제공되는 제어라인(26,42)를 좀 더 구비하며, 상기 제어라인은 트랜지스터(25,45)의 ON OFF제어단자 및 상기 선택 수단과 결합되고 각기 열 선택신호를 반송하는 것을 특징으로 하는 반도체 집적회로 장치.
  5. 청구범위 제3항에 있어서, 행에 각기 제공되는 제어라인(20)을 좀 더 구비하며, 상기 제어 라인은 트랜지스터(21,44)의 ON/OFF 제어단자 및 상기 선택수단과 결합되고 각기 행 선택신호를 나르는 것을 특징으로 하는 반도체 집적회로 장치.
  6. 청구범위 제5항에 있어서, 역에 각기 제공되는 열 읽기/쓰기 라인(22)을 좀 더 구비하며, 상기 열 읽기/쓰기 라인은 트랜지스터(21)를 경유하여 상호 연결선(15)의 출력단자에 결합되는 것을 특징으로 하는 반도체 집적회로 장치
  7. 청구범위 제1항 내지 제6항중 어느 한항에 있어서, 외부장치로 부터 받은 적절한 데이터를 상기 수단에 출력하며 읽혀진 데이터를 복수개의 스위치을 경유하며 상기 외부장치를 출력하기 위한 이동 레지스터 수단 (23)을 좀 더 구비한 것을 특징으로 하는 반도체 집적회로 장치.
  8. 청구범위 제1항에 있어서, 복수개의 스위치 수단은 각각 노리셀중의 한개 및 상호 연결선중의 한개 사이에 제공되며 각기 ON/OFF 제어단자를 갖는 아날로그 스위치(38)를 구비하고, 상기 반도체 집적회로 장치는 선택된 한개의 열과 관계된 노리셀이 대응하는 상호 연결선으로 부터 단절되고 상기 대응되는 상호 연결선을 경유하며 상기 선택된 한개의 열과 관계된 상기 안날로그 스위치에 연결된 논리셀의 입력단자에 적절한 데이터가 인가될때 상기 선택된 열과 관계된 안날로그 스위치가 OFF 되도록 하기 위해 상기 선택된 열과 관계된 아날로그 스위치의 ON/OFF 제어단자에 선택신호를 인가하며 모든 열에서 논리셀을 선택하기 위한 선택수단(27)을 구비한 것을 특징으로 하는 반도체 집적회로 장치.
  9. 청구범위 제1항에 있어서, 각각의 복수개의 스위ㅣ 수단은 한싸의 전원(Vcc, 접지)으로 부터 대응되는 논리셀을 단전하기 위한 수단(39)를 구비한 것을 특징으로 하는 반도체 집적회로 장치.
  10. 청구범위 제1항에 있어서, 각각의 복수개의 스위칭 수단은 대응되는 상호 연결선이 상기 복수개의 스위치수단중 대응되는 한개에 의해 상기 대응되는 한개의ㅣ 논리셀의 출력단자로 부터 단절된 상태에서 상기 대응되는 상호 연결선을 경유하여 적절한 데이터에 대응되는 적절한 논리상태로 상기 대응되는 한개의 논리셀의 입력단자를 셋팅시키기 위한 데이터 셋팅수단(46,47,48)을 구비한 것을 특징으로 하는 반도체 집적회로 장치.
  11. 청구범위 제10항에 있어서, 열에 각기 제공되는 제1제어라인(43)과, 행에 각기 제공되는 제2제어라인(41)과, 상기 제1제어라인중의 한개 및 상기 제2제어라인 중의 한개를 선택하는 것에 의해 데이터 셋팅수단을 지정하며 상기 데이터 셋팅 수단이 대응되는 한개의 논리셀의 입력단자를 적절한 논리상태로 셋팅시키게 하기 위한 선택수단(19A,27A)을 구비한 것을 특징으로 하는 반도체 집적회로 장치.
  12. 청구범위 제11항에 있어서, 데이터 셋팅 수단은 제1제어라인과 결합된 제1입력라인단자, 제2제어라인과 결합된 제2 입력 단자 및 출력단자를 갖는 AND게이트(47); 상기 AND게이트위 출력단자 및 대응되는 상호 연결선 사이에 결합되고 상기 AND 게이트의 출력단자와 결합되는 게이트를 갖는 전계 효과트랜지스터(46); 상기 전계효과 트랜지스터의 게이트에 연결된 양극단자와 복수개의 스위치 수단(45)중 대응되는 한개에 연결된 음극단자를 갖는 인버터(48)을 구비한 것을 특징으로 하는 반도체 집적회로 장치.
  13. 청구범위 제12항에 있어서, 각각의 복수개의 스위치 수단은 논리셀과 상호 연결선 사이에 끼워지며 상기 인버터의 음극단자에 연결되는 게이트를 갖는 전계효과 트랜지스터(45)를 구비한 것을 특징으로 하는 반도체 집적회로 장치.
  14. 청구범위 제13항에 있어서, 열에 각기 제공되는 열읽기라인(42); 논리셀과 상기 열읽기라인의 사이에 각기 제공되며 데이터가 논리셀로 부터 읽혀져서 상기 열읽기라인으로 출력되는 통로가 되며 각기 하나의 게이트를 갖는 복수개의 전계 효과 트랜지스터(44); 행에 각기 제공되며 상기 전계효과 트랜지스터의 게이트에 각각 연결되는 행 선택라인(20); 논리셀로 부터 상기 행의 한개와 관계된 논리셀을 선택하기 위한 행선택수단(19A)를 구비한 것을 특징으로 하는 반도체 집적회로 장치.
  15. 청구범위 제10항에 있어서, 열에 각기 제공되는 제1제어라인(43); 행에 각기 제공되는 제2제어라인(41); 열에 각기제공되는 제3제어라인(49); 상기 제1제어라인중의 한개, 상기 제2제어라인중의 한개 및 상기 제3제어라인중의 한개를 선택하는 것에 의해 데이터 셋팅수단을 지정하며 상기 데이터 셋팅 수단이 대응되는 한개의 논리셀의 입력단자을 적절한 논리상태로 셋팅시키게 하기 위한 선택수단(27,27B,19A)을 구비한 것을 특징으로 하는 반도체 집적회로 장치.
  16. 청구범위 제15항에 있어서, 데이터 셋팅 수단은 제1제어라인(43)과 결합된 제1입력단자, 제2제어라인(41)과 결합된 제2입력단자 및 출력단자를 갖는 AND게이트(47); 상기 AND게이트의 출력단자 및 대응되는 상호 연결선 사이 결합되고 게이트를 갖는 전계효과 트랜지스터(46) 및 상기 전계효과 트랜지스터의 게이트에 연결되는 음극단자와 상기 복수개의 스위치 수단중 대응되는 한개와 상기 대응되는 제3제어라인사이에 연결되는 양극단자를 갖는 인버터(48)를 구비한 것을 특징으로 하는 반도체 집적회로 장치.
  17. 청구범위 제16항에 있어서, 각각의 복수개의 스위치 수단은 논리셀과 상호 연결선 사이에 삽입되며 인버터의 양극단자 및 제3제어라인과 연결되는 전계효과 트랜지스터(45)를 구비한 것을 특징으로 하는 반도체 집적회로 장치.
  18. 청구범위 제17항에 있어서, 열에 각기 제공되는 열읽기라인(42); 논리셀과 상기 열읽기라인에 각기 제공되며 데이터가 논리셀로 부터 읽혀져서 상기 열읽기라인으로 출력되는 통로가 되며 각기 하나의 게이트를 갖는 복수개의 전계효과 트랜지스터(44); 행에 각기 제공되며 상기 전계효과 트랜지스터의 게이트에 각각 연결되는 행선택라인 및 논리셀로 부터 상기 행의 한개와 관계된 논리셀을 선택하기 위한 행 선택수단(19A)를 구비한 것을 특징으로 하는 반도체 집적회로 장치.
  19. 청구범위 제2항에 있어서, 각각의 트랜지스터는 한개의 게이트 단자를 갖는 전계효과 트랜지스터(25,45)이고 ON/OFF단자는 상기 게이트에 대응되는 것을 특징으로 하는 반도체 집적회로 장치.
  20. 청구범위 제3항에 있어서, 각각의 트랜지스터는 한개의 게이트 단자를 갖는 전계효과 트랜지스터(21)이며 ON/OFF 제어단자는 상기 게이트 단자에 대응되는 것을 특징으로 하는 반도체 집적회로 장치.
  21. 청구범위 제1항 내지 제20항중 어느 한항에 있어서, 복수개의 논리셀중 대응되는 논리셀의 입력단자와 출력단자에 연결되는 복수개의 I/O버퍼(14)를 구비한 것을 특징으로 하는 반도체 집적회로 장치.
  22. 복수개의 행과 열을 갖는 매트릭스 형태로 배열된 복수개의 논리셀(13)을 갖는 논리셀어레이를 구비하고 상기 논리셀은 각기 입력단자 및 출력단자(13out)를 갖는 반도체 집적회로 장치에 있어서, 각각의 논리셀은 대응 되는 상기 논리셀의 출력단자를 부동상태나 비부동상태로 선택적으로 셋팅하기 위한 스위치수단과 논리회로부(13X)를 구비하며, 상기 반도체 집적회로 장치가 적절한 논리회로가 형성되동록 논리셀의 입력 및 출력단자를 통해서 논리셀을 상호 연결하는 상호 연결선(15)와, 복수개의 스위치 수단이 논리셀의 출력단자를 상호 연결선으로 부터 단절시킨 상태에서 반도체 집적회로 장치를 검사하기 위해 사용되는 적절한 데이터를 상기 논리셀의 입력 단자에 직접 공급하기 위한 수단(21, 27; 46 47, 48, 27A, 27B)을 구비한 것을 특징으로 하는 반도체 집적회로 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019900016232A 1989-10-13 1990-10-13 검사회로를 갖는 반도체 집적회로 장치 KR940004207B1 (ko)

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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06150024A (ja) * 1992-11-10 1994-05-31 Nec Corp マイクロコンピュータ
US5539331A (en) * 1993-05-10 1996-07-23 Kabushiki Kaisha Toshiba Field programmable gate array having transmission gates and semiconductor integrated circuit for programming connection of wires
EP0655683B1 (en) * 1993-11-30 1999-09-01 STMicroelectronics S.r.l. Circuit architecture and corresponding method for testing a programmable logic matrix
US5539349A (en) * 1994-03-24 1996-07-23 Hitachi Microsystems, Inc. Method and apparatus for post-fabrication ascertaining and providing programmable precision timing for sense amplifiers and other circuits
GB9417297D0 (en) * 1994-08-26 1994-10-19 Inmos Ltd Method and apparatus for testing an integrated circuit device
JP3607760B2 (ja) * 1995-10-13 2005-01-05 富士通株式会社 半導体集積回路装置
US5867507A (en) * 1995-12-12 1999-02-02 International Business Machines Corporation Testable programmable gate array and associated LSSD/deterministic test methodology
US5870408A (en) * 1996-04-30 1999-02-09 Sun Microsystems, Inc. Method and apparatus for on die testing
US5991898A (en) * 1997-03-10 1999-11-23 Mentor Graphics Corporation Arithmetic built-in self test of multiple scan-based integrated circuits
GB2348753B (en) * 1999-03-27 2003-07-23 Evan Arkas Pulse clock/signal delay apparatus & method
KR100394858B1 (ko) * 2000-12-27 2003-08-19 현대자동차주식회사 캠축 구동용 체인 가이드
KR100440027B1 (ko) * 2002-02-28 2004-07-14 현대자동차주식회사 장력 감쇠를 위한 체인 가이드의 구조
EP2442356B1 (en) * 2009-06-09 2019-05-22 Sharp Kabushiki Kaisha Electronic device
JP2011149775A (ja) * 2010-01-20 2011-08-04 Renesas Electronics Corp 半導体集積回路及びコアテスト回路
US9500700B1 (en) * 2013-11-15 2016-11-22 Xilinx, Inc. Circuits for and methods of testing the operation of an input/output port

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH073865B2 (ja) * 1984-08-07 1995-01-18 富士通株式会社 半導体集積回路及び半導体集積回路の試験方法
JPH0772744B2 (ja) * 1984-09-04 1995-08-02 株式会社日立製作所 半導体集積回路装置
US4730320A (en) * 1985-02-07 1988-03-08 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device
EP0197363B1 (de) * 1985-03-26 1990-05-30 Siemens Aktiengesellschaft Verfahren zum Betreiben eines Halbleiterspeichers mit integrierter Paralleltestmöglichkeit und Auswerteschaltung zur Durchführung des Verfahrens
JPH0672911B2 (ja) * 1985-05-29 1994-09-14 株式会社東芝 システムｌｓｉ
JPS61294695A (ja) * 1985-06-20 1986-12-25 Mitsubishi Electric Corp 半導体集積回路装置
US4739250A (en) * 1985-11-20 1988-04-19 Fujitsu Limited Semiconductor integrated circuit device with test circuit
US4857774A (en) * 1986-09-19 1989-08-15 Actel Corporation Testing apparatus and diagnostic method for use with programmable interconnect architecture
JPS63293944A (ja) * 1987-05-27 1988-11-30 Nec Corp 論理回路代替方式
US5065090A (en) * 1988-07-13 1991-11-12 Cross-Check Technology, Inc. Method for testing integrated circuits having a grid-based, "cross-check" te

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