CN103579191A - 用于测试六管sram的漏电流的半导体测试结构 - Google Patents

Abstract

本发明提供一种用于测试六管SRAM的漏电流的半导体测试结构，属于SRAM技术领域。该半导体测试结构中，其前端结构包括按行和列排列的六管SRAM单元，其后端结构包括从奇数列的六管SRAM单元的第一扩散区引出的第一焊盘、从偶数列的六管SRAM单元的第一扩散区引出的第二焊盘、从奇数列的六管SRAM单元的第二扩散区引出的第三焊盘（PAD3）、从偶数列的六管SRAM单元的第二扩散区引出的第四焊盘、从第一扩散区所在的第一阱中引出的第五焊盘、从第二扩散区所在的第二阱中引出的第六焊盘以及从栅极引出的第七焊盘。该半导体测试结构可以全面地测试6T-SRAM的各种器件相关的漏电流。

Description

用于测试六管SRAM的漏电流的半导体测试结构

技术领域

本发明属于SRAM（Static Random Access Memory, 静态随机存取存储器）技术领域，涉及用于测试六管SRAM（简称为6T-SRAM）的漏电流的半导体测试结构。

  背景技术

SRAM在集成电路（IC）中被广泛使用，例如，计算机中使用的内存。其中，六管SRAM是最常见的一种SRAM结构，通常地，六管SRAM单元包括六个MOS晶体管，因此，简称为6T-SRAM；6T-SRAM基本地由两个交叉耦合的CMOS反相器和两个存取晶体管构成。图1所示为6T-SRAM单元的电路结构示意图。如图1所示，6T-SRAM单元10具有对称性，其基本地包括M1至M6共六个MOS晶体管；其中，M1（通常也称为左边上拉（pull up）晶体管）、M2（通常也称为右边上拉（pull up）晶体管）为PMOS晶体管，M3（通常也称为左边下拉（pull down）晶体管）、M4（通常也称为右边下拉（pull down）晶体管）、M5（通常也称为左边存取晶体管）和M6（通常也称为右边存取晶体管）为NMOS晶体管； M1与M3构成一个CMOS反相器，M2与M4构成另一个CMOS反相器，两个CMOS反相器相互交叉耦合，构成双稳态电路，用来锁存1位数字信号；M5和M6也可以称为传输晶体管，其在对6T-SRAM单元10进行读/写操作时完成将该存储单元与外围电路连接或断开的功能。对存储单元10的存取时，通过字线WL（Word Line）使能，字线WL为高电平时M5和M6导通，使存储单元10的存储信息传递到位线BL（Bit Line），存储单元10的反信号传递到位线，外围电路通过BL和读取信息。写操作时，存储单元10的外围电路将写电压传递到BL和上作为输入，字线WL使能后，信息写入存储单元10。

以上多个6T-SRAM单元可以按行和列排列形成6T-SRAM阵列，因此，不但6T-SRAM单元内部、而且6T-SRAM阵列中都会存在漏电流。6T-SRAM的功耗与各种漏电流的大小完全相关，因此，需要监控漏电流以反映漏电流的大小和漏电流的来源等，进而可以实现有针对性地对6T-SRAM的工艺尺寸进行改进、判断设计规则是否合理等功能；当前，主要地通过设计对应于6T-SRAM的半导体测试结构（例如，称为Testkey）来对漏电流进行测试。

申请号为200910196451.6、名称为“一种半导体测试结构”的中国专利中，公开了6T-SRAM的一种漏电流测试结构。但是，在该专利中，其仅公开了该半导体测试结构的前端结构，并未具体揭示具体的用于测试各种漏电流的后端互连结构，因此，其仅能测试用于形成M3-M5（如图1所示）的源区或漏区的N+扩散区至P阱（用于形成M3-M5）的结漏电流，明显地，其漏电流测试不全面，并不能检测出所有和器件相关的漏电流，从而难以达到测试的目的。

在其他的针对SRAM的半导体测试结构中，同样存在器件漏电流的测试不全面的问题。

发明内容

本发明的目的在于，基本全面地测试6T-SRAM的各种器件相关的漏电流。

为实现以上目的或者其他目的，本发明提供一种半导体测试结构，其用于测试六管SRAM的漏电流，所述半导体测试结构包括基本形成于半导体衬底中的所述六管SRAM的前端结构，多个包括第一上拉晶体管（M1）、第二上拉晶体管（M2）、第一下拉晶体管（M3）、第二下拉晶体管（M4）、第一传输晶体管（M5）以及第二传输晶体管（M6）的六管SRAM单元按行和列排列形成所述六管SRAM，在所述前端结构中，所述六管SRAM单元的第一上拉晶体管和第二上拉晶体管形成于第一掺杂类型的第一阱（220）中，所述六管SRAM单元的第一下拉晶体管、第二下拉晶体管、第一传输晶体管和第二传输晶体管形成于第二掺杂类型的第二阱（210）中；

在所述半导体测试结构的后端结构包括第一焊盘（PAD1）、第二焊盘（PAD2）、第三焊盘（PAD3）、第四焊盘（PAD4）、第五焊盘（PAD5）、第六焊盘（PAD6）和第七焊盘（PAD7）； 

奇数列的所述六管SRAM单元所对应的第一阱（220）中的、用于形成所述第一上拉晶体管（M1）和第二上拉晶体管（M2）的源区和漏区的、第二掺杂类型的第一扩散区（221）被引出至所述第一焊盘（PAD1），

偶数列的所述六管SRAM单元所对应的第一阱（220）中的、用于形成所述第一上拉晶体管（M1）和第二上拉晶体管（M2）的源区和漏区的、第二掺杂类型的第一扩散区（221）被引出至所述第二焊盘（PAD2），

奇数列的所述六管SRAM单元所对应的第二阱（210）中的、用于形成第一下拉晶体管（M3）、第二下拉晶体管（M4）、第一传输晶体管（M5）和第二传输晶体管（M6）的源区/漏区的、第一掺杂类型的第二扩散区（211）被引出至所述第三焊盘（PAD3），

偶数列的所述六管SRAM单元所对应的第二阱（210）中的、用于形成第一下拉晶体管（M3）、第二下拉晶体管（M4）、第一传输晶体管（M5）和第二传输晶体管（M6）的源区和漏区的、第一掺杂类型的第二扩散区（211）被引出至所述第四焊盘（PAD4），

所述第一阱（220）被引出至所述第五焊盘（PAD5），

所述第二阱（210）被引出至所述第六焊盘（PAD6），

所述第一传输晶体管（M5）和第二传输晶体管（M6）的栅极（230a）被引出至所述第七焊盘（PAD7）；

其中，所述第一掺杂类型与所述第二掺杂类型为相反的掺杂类型。

按照本发明一实施例的半导体测试结构，其中，所述半导体测试结构的后端结构还包括第八焊盘（PAD8），所述第一上拉晶体管（M1）、第二上拉晶体管（M2）、第一下拉晶体管（M3）和第二下拉晶体管（M4）的栅极（230b）被引出至所述第八焊盘（PAD8）。

按照本发明又一实施例的半导体测试结构，其中，相邻行的所述六管SRAM单元中的相同类型的晶体管在同一第一阱/第二阱中形成。

进一步，相邻行的所述六管SRAM单元中的所述第一上拉晶体管（M1）和第二上拉晶体管（M2）为PMOS晶体管，其在第一阱中基本对称地形成；

相邻行的所述六管SRAM单元中的所述第一下拉晶体管（M3）、第二下拉晶体管（M4）、第一传输晶体管（M5）和第二传输晶体管（M6）为NMOS晶体管，其在第二阱中基本对称地形成。

进一步，所述六管SRAM单元中的所述第一上拉晶体管（M1）和第二上拉晶体管（M2）为共源区对称结构；所述六管SRAM单元中的所述第一下拉晶体管（M3）和第二下拉晶体管（M4）为共源区对称结构。

按照本发明还一实施例的半导体测试结构，其中，所述半导体测试结构的后端结构包括第一层金属布线和第二层金属布线。

在之前所述任一实施例的半导体测试结构中，优选地，所述第一层金属布线包括第一类型第一层金属布线（310）和第二类型第二层金属布线（320）；

其中，第一类型第一层金属布线（310）用于将每列六管SRAM单元的、在一个第一阱（220）中的第一上拉晶体管（M1）和第二上拉晶体管（M2）的第一扩散区（221）连接在一起；

第二类型第一层金属布线（320）用于将每列六管SRAM单元的、在一个第二阱（210）中的所述第一下拉晶体管（M3）、第二下拉晶体管（M4）、第一传输晶体管（M5）和第二传输晶体管（M6）的第二扩散区（211）连接在一起。

在之前所述任一实施例的半导体测试结构中，优选地，所述第二层金属布线包括第一类型第二层金属布线（410）、第二类型第二层金属布线（420）、第三类型第二层金属布线（430）和第四类型第二层金属布线（440）；

其中，所述第一类型第二层金属布线（410）将奇数列的六管SRAM单元之上的第一类型第一层金属布线（310）连接在一起；

所述第二类型第二层金属布线（420）将偶数列的六管SRAM单元之上的第一类型第一层金属布线（310）连接在一起；

所述第三类型第二层金属布线（430）将奇数列的六管SRAM单元之上的第二类型第一层金属布线（320）连接在一起；

所述第四类型第二层金属布线（440）将偶数列的六管SRAM单元之上的第二类型第一层金属布线（320）连接在一起。

在之前所述任一实施例的半导体测试结构中，优选地，所述第一焊盘和第二焊盘从所述第一层金属布线上引出，所述第三焊盘和第四焊盘从所述第二层金属布线上引出。

在之前所述任一实施例的半导体测试结构中，优选地，所述栅极为多晶硅栅极，同一行的所述六管SRAM单元所对应的第一传输晶体管和第二传输晶体管的栅极通过同一多晶硅栅极形成。

具体地，所述第一掺杂类型可以为N型掺杂，所述第二掺杂类型可以为P型掺杂。

本发明的技术效果是，该半导体测试结构相对全面地测试6T-SRAM的各种器件相关的漏电流，有利于快速、准确、高效地发现6T-SRAM的漏电问题，容易有针对性地在工艺和设计上对6T-SRAM进行改进，以降低6T-SRAM的功耗。

附图说明

从结合附图的以下详细说明中，将会使本发明的上述和其他目的及优点更加完全清楚，其中，相同或相似的要素采用相同的标号表示。

图1是6T-SRAM单元的电路结构示意图。

图2是按照本发明一实施例的半导体测试结构的前端结构示意图。

图3是图2中的A-A截面结构示意图。

图4是图2中的B-B截面结构示意图。

图5是图2中的C-C截面结构示意图。

图6是图2所示实施例的半导体测试结构的第一层金属布线结构示意图。

图7是图2所示实施例的半导体测试结构的第二层金属布线结构示意图。

图8是图7所示半导体测试结构的D-D截面结构示意图。

图9是图7所示半导体测试结构的E-E截面结构示意图。

图10是图7所示半导体测试结构的F-F截面结构示意图。

图11是图7所示半导体测试结构的G-G截面结构示意图。

具体实施方式

下面介绍的是本发明的多个可能实施例中的一些，旨在提供对本发明的基本了解，并不旨在确认本发明的关键或决定性的要素或限定所要保护的范围。容易理解，根据本发明的技术方案，在不变更本发明的实质精神下，本领域的一般技术人员可以提出可相互替换的其他实现方式。因此，以下具体实施方式以及附图仅是对本发明的技术方案的示例性说明，而不应当视为本发明的全部或者视为对本发明技术方案的限定或限制。

图2所示为按照本发明一实施例的半导体测试结构的前端结构示意图。在图2中，以版图结构对其进行示意说明。在该实施例中，该测试结构被设计为用来测试6T-SRAM的Testkey， 因此，其前端结构被设计为基本与6T-SRAM的前端结构相同，也即基本包括6T-SRAM的前端结构，具体地，该Testkey的前端结构可以与6T-SRAM的前端结构在同一晶圆上同步地制备形成。因此，该Testkey的前端结构也是由用于形成6T-SRAM单元的6个MOS管组成，以六个MOS管为单位，6T-SRAM单元的前端结构按行和列的形式排列。在图2所示实施例中，仅示意性地给出了4行4列的6T-SRAM单元（第n+1行6T-SRAM单元仅示意出M1和M2），但是，6T-SRAM单元的具体数量不是限制性的。同样地，6T-SRAM单元的六个MOS管为如图1所示的左边上拉晶体管M1、右边上拉晶体管M2、左边下拉晶体管M3、右边下拉晶体管M4、左边传输晶体管M5以及右边传输晶体管M6。

继续如图2所示，每个6T-SRAM单元所对应的M1至M6在半导体衬底上按行和列的方式排列形成，在该实施例中，M1、M2为PMOS晶体管，以4行6T-SRAM单元为一组，以第m+1列的6T-SRAM单元为示例（一个6T-SRAM单元以虚线框示意框出），相邻的第n+1行和第n+2行的M1、M2共4个PMOS晶体管同时形成在半导体衬底的一个N阱220中，同样地，相邻的第n+3行和第n+4行的M1、M2共4个PMOS晶体管同时形成在半导体衬底的又一个N阱220中，依次类推地布局M1和M2；M3至M6均为NMOS晶体管，相邻的第n+2行和第n+3行的M3至M6共8个NMOS晶体管同时形成在半导体衬底的一个P阱210中，可以类推，相邻的第n+4行和第（（n+1）+1）行的M3至M6共8个NMOS晶体管同时形成在半导体衬底的又一个P阱210中；这样相邻行的6T-SRAM单元中的相同类型的MOS晶体管在同一掺杂类型的阱中构图形成，版图设计紧凑规则。进一步优选地，N阱220和P阱210在列的方向交替地排列构图形成，N阱220和P阱210可以分布地在半导体衬底中构图掺杂形成；在N阱220中，每列中的相邻行的6-SRAM单元的M1、M2共4个PMOS晶体管基本对称地形成；在P阱210中，每列中的相邻行的6-SRAM单元的M3至M6共8个PMOS晶体管基本对称地形成。

为清楚说明6-SRAM的前端结构，以下结合图2中的A-A、B-B、C-C截面图进行说明。

图3所示为图2中的A-A截面结构示意图，图4所示为图2中的B-B截面结构示意图，图5所示为图2中的C-C截面结构示意图。如图2至图所示，在N阱220中构图掺杂形成P+扩散区（P+ Diffusion）221，其用于形成M1和M2的源区（Source）和漏区（Drain），P+扩散区221在该示例中大致为“工”字形结构。其中，M1和M2形成共源区对称结构，用于形成源区或漏区的每个P+扩散区221可以被N阱中的第一层钨栓塞222引出；相邻列的6T-SRAM单元之间在N阱220内通过绝缘隔离结构（例如如图所示的STI（浅沟槽隔离）结构）实现电隔离。并且，N阱220通过引出结构240引出，引出结构240包括N+掺杂区240a（其掺杂浓度高于N阱220）栓塞240b（如图3虚线部分所示），因此，N阱220可以通过引出结构240引出至PAD5。

在P阱中，构图掺杂形成N+扩散区（N+ Diffusion）211，其用于形成M3至M6的源区（Source）和漏区（Drain），N+扩散区211在该示例中大致为“回”字形结构，其中，M3和M4形成共源区对称结构（如图4所示）。用于形成源区或漏区的每个N+扩散区211可以被P阱中的第一层钨栓塞212引出；相邻列的6T-SRAM单元之间在P阱210内通过绝缘隔离结构（例如如图所示的STI结构）实现电隔离。并且，P阱210通过引出结构（图4中虚线部分所示）引出，引出结构包括N+掺杂区250a（其浓度高于P阱210）栓塞250b，因此，P阱210可以通过引出结构引出至PAD6。

在半导体衬底上，构图形成了M1至M6的栅极，在该实施例中，所述栅极为多晶硅栅极230a、230b，如图中所示的多晶硅栅极。其中，同一行的6T-SRAM单元所对应的M5和M6的栅极通过同一多晶硅栅极230a形成，多条多晶硅栅极230a可以连接在一起并被引出至字线（WL），在本发明中，M5和M6的多晶硅栅极230a被引出至PAD7（图中未示出）；同一6T-SRAM单元内的M1和M3的栅极通过一条多晶硅栅极230b形成，同样，同一6T-SRAM单元内的M2和M3的栅极通过又一条多晶硅栅极230b形成，多条如图2所示的多晶硅栅极230b可以通过栓塞引出至PAD8（图中未示出），在一实例中，在多晶硅栅极230b上对应打孔引出至第一层金属布线，再引出至PAD8。

图6所示为图2所示实施例的半导体测试结构的第一层金属布线结构示意图。如图6所示，在图2所示的Testkey的前端结构上构图形成第一层金属布线310、320（即第一层金属），其中所述第一层金属布线310位于所述N阱220之上，第一层金属布线310用于将每列6T-SRAM单元的一个N阱220中的M1和M2的P+扩散区221连接在一起（P+扩散区221通过第一层钨栓塞222连接至第一层金属布线310），以方便在测试过程中同时向P+扩散区221偏置电信号；所述第一层金属布线320位于所述P阱210之上，第一层金属布线320用于将每列6T-SRAM单元的一个P阱210中的M3至M6的N+扩散区211连接在一起（N+扩散区211通过第一层钨栓塞212（W1）连接至第一层金属布线320），以方便在测试过程中同时向N+扩散区211偏置电信号。第一层金属布线310和320的具体结构在其后的截面结构图中将进一步示意。

图7所示为图2所示实施例的半导体测试结构的第二层金属布线结构示意图。如图7所示，在图6所示的Testkey的第一层金属布线上方继续构图形成第二层金属布线410、420、430和440（即第二层金属），第二层金属布线410、420、430和440通过第二层钨栓塞（W2）与第一层金属布线310、320连接，第二层金属布线410、420、430和440按列方向分别排列。其中，第二层金属布线410将奇数列（例如第m+1列、第m+3列）的6T-SRAM单元之上的第一层金属布线310连接在一起，并连接至PAD1；第二层金属布线420将偶数列（例如第m+2列、第m+4列）的6T-SRAM单元之上的第一层金属布线310连接在一起，并连接至PAD2；第二层金属布线430将奇数列（例如第m+1列、第m+3列）的6T-SRAM单元之上的第一层金属布线320连接在一起，并连接至PAD3；第二层金属布线440将偶数列（例如第m+2列、第m+4列）的6T-SRAM单元之上的第一层金属布线320连接在一起，并连接至PAD4。

图8所示为图7所示半导体测试结构的D-D截面结构示意图；图9所示为图7所示半导体测试结构的E-E截面结构示意图；图10所示为图7所示半导体测试结构的F-F截面结构示意图；图11所示为图7所示半导体测试结构的G-G截面结构示意图。结合图6至图11所示，奇数列的6T-SRAM单元所对应的N阱220中的、用于形成M1和M2的源区和漏区的、P+扩散区221依次经过第一层金属布线310、第二层金属布线410被引出至PAD1，在该实例中，PAD1直接从第一层金属布线中引出。偶数列的6T-SRAM单元所对应的N阱220中的、用于形成M1和M2的源区和漏区的、P+扩散区221依次经过第一层金属布线310、第二层金属布线420被引出至PAD1，在该实例中，PAD2直接从第一层金属布线中引出。奇数列的六管SRAM单元所对应的P阱210中的、用于形成M3、M4、M5和M6的源区和漏区的、N+扩散区211依次经过第一层金属布线320、第二层金属布线430被引出至PAD3，在该实例中，PAD3直接从第二层金属布线中引出。偶数列的六管SRAM单元所对应的P阱210中的、用于形成M3、M4、M5和M6的源区和漏区的、N+扩散区211依次经过第一层金属布线320、第二层金属布线440被引出至PAD4，在该实例中，PAD4直接从第二层金属布线中引出。

因此，本发明实施例提供的半导体测试结构形成有PAD1至PAD7共7个焊盘（PAD），在具体使用时，可以通过以下方式检测至少8种漏电。

第1种， 检测P+扩散区221到相邻列6T-SRAN单元对应的P+扩散区221的隔离漏电，具体测试方式为：N阱220的PAD5以及PAD2接地，PAD1扫描偏置负电位，检测PAD1上的漏电流大小。

第2种，检测N+扩散区211到相邻列6T-SRAN单元对应的N+扩散区211的隔离漏电，具体测试方式为：P阱210的PAD6以及PAD4接地，PAD3扫描偏置正电位，检测PAD3上的漏电流大小。

第3种，检测P+扩散区221与N阱220之间的结（Junction）漏电，具体测试方式为：N阱220的PAD5接地、PAD1或者PAD2扫描偏置负电位，检测PAD1或者PAD2的漏电流大小。

第4种，检测N+扩散区211与P阱210之间的结（Junction）漏电，具体测试方式为：P阱210的PAD6接地、PAD3或者PAD4扫描偏置正电位，检测PAD3或者PAD4的漏电流大小。

第5种，检测P+扩散区221与P阱210之间的漏电，具体测试方式为：P阱210的PAD6接地、PAD1或者PAD2扫描偏置负电位，检测PAD1或者PAD2的漏电流大小。

第6种，检测N+扩散区211与N阱220之间的漏电，具体测试方式为：N阱220的PAD5接地、PAD3或者PAD4扫描偏置正电位，检测PAD3或者PAD4的漏电流大小。

第7种，检测P阱210与N阱220之间的漏电，具体测试方式为：P阱210的PAD6接地、N阱220的PAD5扫描偏置正电位, 检测PAD5的漏电流大小。

第8种，检测连接于第一层金属布线的栓塞（plug）与栅极之间的桥接（bridge）漏电，具体检测方式为：PAD1或PAD2或PAD3或PAD4接地，多晶硅栅极230a对应的PAD7上扫描偏置正电位，检测PAD7的漏电流大小；也还可以在多晶硅栅极230b对应的PAD8上扫描偏置正电位，检测PAD7的漏电流大小，从而可以检测所有的栓塞至栅极的漏电。

因此，本发明实施例提供的半导体测试结构可以相对全面地测试6T-SRAM的各种器件相关的漏电流，有利于快速、准确、高效地发现6T-SRAM的漏电问题，容易有针对性地在工艺和设计上进行改进，为最终降低6T-SRAM的功耗提供帮助。

需要说明的是，以上实施例的半导体测试结构适用于各种工艺技术代的6T-SRAM的测试，例如，0.18微米和0.13微米工艺平台设计的6T-SRAM都适用。

需要说明的是，在上文中，“连接”包括间接的连接和直接的连接的情形，相互“连接”的两个部件之间可以传递电信号。

需要理解的是，尽管以上实施例中仅针对标准6T-SRAM的半导体测试结构进行说明，在6T-SRAM单元的结构发生等同性的结构变化的情况下，本领域技术人员根据以上公开实施例的教导和启示，对以上实施例的半导体测试结构进行适用性的等同变换以使其适用变化后的6T-SRAM的漏电测试。

以上例子主要说明了本发明的用于测试6T-SRAM的漏电流的半导体测试结构。尽管只对其中一些本发明的实施方式进行了描述，但是本领域普通技术人员应当了解，本发明可以在不偏离其主旨与范围内以许多其他的形式实施。因此，所展示的例子与实施方式被视为示意性的而非限制性的，在不脱离如所附各权利要求所定义的本发明精神及范围的情况下，本发明可能涵盖各种的修改与替换。

Claims (11)

1.一种半导体测试结构，其用于测试六管SRAM的漏电流，所述半导体测试结构包括基本形成于半导体衬底中的所述六管SRAM的前端结构，多个包括第一上拉晶体管、第二上拉晶体管、第一下拉晶体管、第二下拉晶体管、第一传输晶体管以及第二传输晶体管的六管SRAM单元按行和列排列形成所述六管SRAM，在所述前端结构中，所述六管SRAM单元的第一上拉晶体管和第二上拉晶体管形成于第一掺杂类型的第一阱中，所述六管SRAM单元的第一下拉晶体管、第二下拉晶体管、第一传输晶体管和第二传输晶体管形成于第二掺杂类型的第二阱中；其特征在于，

在所述半导体测试结构的后端结构包括第一焊盘、第二焊盘、第三焊盘、第四焊盘、第五焊盘、第六焊盘和第七焊盘； 

奇数列的所述六管SRAM单元所对应的第一阱中的、用于形成所述第一上拉晶体管和第二上拉晶体管的源区和漏区的、第二掺杂类型的第一扩散区被引出至所述第一焊盘，

偶数列的所述六管SRAM单元所对应的第一阱中的、用于形成所述第一上拉晶体管和第二上拉晶体管的源区和漏区的、第二掺杂类型的第一扩散区被引出至所述第二焊盘，

奇数列的所述六管SRAM单元所对应的第二阱中的、用于形成第一下拉晶体管、第二下拉晶体管、第一传输晶体管和第二传输晶体管的源区/漏区的、第一掺杂类型的第二扩散区被引出至所述第三焊盘，

偶数列的所述六管SRAM单元所对应的第二阱中的、用于形成第一下拉晶体管、第二下拉晶体管、第一传输晶体管和第二传输晶体管的源区和漏区的、第一掺杂类型的第二扩散区被引出至所述第四焊盘，

所述第一阱被引出至所述第五焊盘，

所述第二阱被引出至所述第六焊盘，

所述第一传输晶体管和第二传输晶体管的栅极被引出至所述第七焊盘；

其中，所述第一掺杂类型与所述第二掺杂类型为相反的掺杂类型。

2. 如权利要求1所述的半导体测试结构，其特征在于，所述半导体测试结构的后端结构还包括第八焊盘，所述第一上拉晶体管、第二上拉晶体管、第一下拉晶体管和第二下拉晶体管的栅极被引出至所述第八焊盘。

3. 如权利要求1或2所述的半导体测试结构，其特征在于，相邻行的所述六管SRAM单元中的相同类型的晶体管在同一第一阱/第二阱中形成。

4. 如权利要求3所述的半导体测试结构，其特征在于，相邻行的所述六管SRAM单元中的所述第一上拉晶体管和第二上拉晶体管为PMOS晶体管，其在第一阱中基本对称地形成；

相邻行的所述六管SRAM单元中的所述第一下拉晶体管、第二下拉晶体管、第一传输晶体管和第二传输晶体管为NMOS晶体管，其在第二阱中基本对称地形成。

5. 如权利要求4所述的半导体测试结构，其特征在于，所述六管SRAM单元中的所述第一上拉晶体管和第二上拉晶体管为共源区对称结构；所述六管SRAM单元中的所述第一下拉晶体管和第二下拉晶体管为共源区对称结构。

6. 如权利要求1或2所述的半导体测试结构，其特征在于，所述半导体测试结构的后端结构包括第一层金属布线和第二层金属布线。

7. 如权利要求6所述的半导体测试结构，其特征在于，所述第一层金属布线包括第一类型第一层金属布线和第二类型第二层金属布线；

其中，第一类型第一层金属布线用于将每列六管SRAM单元的、在一个第一阱中的第一上拉晶体管和第二上拉晶体管的第一扩散区连接在一起；

第二类型第一层金属布线用于将每列六管SRAM单元的、在一个第二阱中的所述第一下拉晶体管、第二下拉晶体管、第一传输晶体管和第二传输晶体管的第二扩散区连接在一起。

8. 如权利要求7所述的半导体测试结构，其特征在于，所述第二层金属布线包括第一类型第二层金属布线、第二类型第二层金属布线、第三类型第二层金属布线和第四类型第二层金属布线；

其中，所述第一类型第二层金属布线将奇数列的六管SRAM单元之上的第一类型第一层金属布线连接在一起；

所述第二类型第二层金属布线将偶数列的六管SRAM单元之上的第一类型第一层金属布线连接在一起；

所述第三类型第二层金属布线将奇数列的六管SRAM单元之上的第二类型第一层金属布线连接在一起；

所述第四类型第二层金属布线将偶数列的六管SRAM单元之上的第二类型第一层金属布线连接在一起。

9. 如权利要求7所述的半导体测试结构，其特征在于，所述第一焊盘和第二焊盘从所述第一层金属布线上引出，所述第三焊盘和第四焊盘从所述第二层金属布线上引出。

10. 如权利要求1所述的半导体测试结构，其特征在于，所述栅极为多晶硅栅极，同一行的所述六管SRAM单元所对应的第一传输晶体管和第二传输晶体管的栅极通过同一多晶硅栅极形成。

11. 如权利要求1所述的半导体测试结构，其特征在于，所述第一掺杂类型为N型掺杂，所述第二掺杂类型为P型掺杂。

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