WO2012134096A2 - 비휘발성 메모리 소자, 전자제어 시스템, 및 비휘발성 메모리 소자의 동작방법 - Google Patents

비휘발성 메모리 소자, 전자제어 시스템, 및 비휘발성 메모리 소자의 동작방법 Download PDF

Info

Publication number
WO2012134096A2
WO2012134096A2 PCT/KR2012/002047 KR2012002047W WO2012134096A2 WO 2012134096 A2 WO2012134096 A2 WO 2012134096A2 KR 2012002047 W KR2012002047 W KR 2012002047W WO 2012134096 A2 WO2012134096 A2 WO 2012134096A2
Authority
WO
WIPO (PCT)
Prior art keywords
page
nand cell
data
cell array
pages
Prior art date
Application number
PCT/KR2012/002047
Other languages
English (en)
French (fr)
Other versions
WO2012134096A9 (ko
WO2012134096A3 (ko
Inventor
서명규
김용수
Original Assignee
(주)아토솔루션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by (주)아토솔루션 filed Critical (주)아토솔루션
Priority to EP12764518.2A priority Critical patent/EP2696350A4/en
Priority to US14/009,213 priority patent/US9262099B2/en
Priority to CN201280025856.3A priority patent/CN103608867B/zh
Publication of WO2012134096A2 publication Critical patent/WO2012134096A2/ko
Publication of WO2012134096A3 publication Critical patent/WO2012134096A3/ko
Publication of WO2012134096A9 publication Critical patent/WO2012134096A9/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0683—Plurality of storage devices
    • G06F3/0688—Non-volatile semiconductor memory arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G06F3/0619—Improving the reliability of storage systems in relation to data integrity, e.g. data losses, bit errors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0629—Configuration or reconfiguration of storage systems
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series

Definitions

  • the present invention relates to a semiconductor device and a control method thereof, and more particularly, to a nonvolatile memory device, an electronic control system using the same, and an operation method thereof.
  • a nonvolatile memory device such as a flash memory, has not only excellent data retention, but also low power consumption and strong external shock compared to a hard disk.
  • a NOR structure flash memory is used for code storage in the sense of high speed random access, and a NAND structure flash memory for high data density and page operation.
  • Such flash memory may be required to sequentially exchange data with a host depending on a product or an interface.
  • NOR flash memory With NOR flash memory, the read time is fast enough that you can read and prepare to print another page while printing one page. However, a low-capacity NAND flash memory may not be able to read and prepare another page while outputting one page. Further, when the position of the start address at which data starts to be read belongs to the second half of the page, continuous reading becomes more difficult.
  • the present invention has been made to solve various problems including the above problems, and to provide a non-volatile memory device capable of continuous reading, an electronic control system using the same, and an operation method thereof.
  • these problems have been presented by way of example, and the scope of the present invention is not limited by these problems.
  • a nonvolatile memory device includes a first NAND cell array including pages of a first group and a second NAND cell array including pages of a second group.
  • a plurality of X-decoders are coupled at least one-to-one to the first NAND cell array and the second NAND cell array.
  • the control logic is configured to simultaneously detect data of a first page to which a start address in the first group of pages belongs, and data of a second page subsequent to the first page in the pages of the second group. Control the decoders.
  • control logic controls the plurality of X-decoders to sense data of a third page subsequent to the second page while data of the second page is output to the outside.
  • the first group of pages may include the third page, and the third page may be arranged in a row following the first page.
  • the nonvolatile memory device may further include a third NAND cell array including a third group of pages, and the third group of pages may include the third page.
  • the nonvolatile memory device may include a plurality of page buffers coupled at least one-to-one to the first NAND cell array and the second NAND cell array to sense and latch data of the first NAND cell array and the second NAND cell array. It may further include.
  • the nonvolatile memory device may further include an input address detection unit that detects the start address.
  • control logic is configured to continuously output data of the first NAND cell array and the second NAND cell array from the start address to the outside without latency between pages through a serial interface. Can be.
  • a nonvolatile memory device includes a plurality of NAND cell arrays each including a plurality of pages.
  • a plurality of X-decoders are combined at least one-to-one with the plurality of NAND cell arrays.
  • a plurality of page buffers are coupled at least one-to-one to the plurality of NAND cell arrays to sense and latch data of the plurality of NAND cell arrays.
  • the control logic is further configured to sequentially output data of the plurality of NAND cell arrays from a start address, and data of a first page of the first NAND cell array to which the start address belongs among the plurality of NAND cell arrays.
  • the plurality of X-decoders are controlled to simultaneously sense data of a second page of a second NAND cell array following a page.
  • a plurality of NAND cell arrays each including a plurality of pages are provided.
  • a plurality of X-decoders are combined at least one-to-one with the plurality of NAND cell arrays.
  • a plurality of page buffers are coupled at least one-to-one to the plurality of NAND cell arrays to sense and latch data of the plurality of NAND cell arrays.
  • the control logic controls data reading so that the data of the plurality of NAND cell arrays can be sequentially outputted through the serial interface without a latency between pages from a start address.
  • an electronic control system includes a host; And a memory chip that exchanges data with the host through a serial interface.
  • the memory chip includes at least one of the aforementioned nonvolatile memory devices.
  • a method of operating a nonvolatile memory device is provided.
  • a start address of a first NAND cell array including pages of a first group and a second NAND cell array including pages of a second group is detected. And simultaneously detecting data of a first page to which a start address in the pages of the first group belongs, and data of a second page following the first page in the pages of the second group.
  • the operation method may further include sensing data of a third page subsequent to the second page while data of the second page is output to the outside.
  • the simultaneously sensing includes sensing and latching data of the first and second pages into first and second page buffers corresponding to the first and second pages, respectively. can do.
  • a chip structure and an operation method capable of high-speed output while increasing data capacity using NAND cell arrays can be provided. For example, when data is output from NAND cell arrays, the entire data may be sequentially output from the start address without no latency between pages.
  • FIG. 1 is a schematic block diagram illustrating a nonvolatile memory device according to an embodiment of the present invention.
  • FIG. 2 is a schematic circuit diagram illustrating a portion of a NAND cell array in the nonvolatile memory device of FIG. 1.
  • FIG. 3 is a schematic block diagram illustrating a nonvolatile memory device according to another exemplary embodiment of the present invention.
  • FIG. 4 is a schematic block diagram showing an electronic control system according to an embodiment of the present invention.
  • FIG. 5 is a flowchart illustrating a method of operating a nonvolatile memory device according to example embodiments.
  • FIGS. 6 and 7 are block diagrams illustrating a method of operating according to a start address location of a nonvolatile memory device according to example embodiments.
  • FIG. 8 is a timing diagram illustrating a method of operating a nonvolatile memory device according to an embodiment of the present invention.
  • 9 to 12 are schematic block diagrams illustrating a method of operating according to a start address position of a nonvolatile memory device according to another exemplary embodiment of the present invention.
  • the nonvolatile memory device may refer to a memory device capable of retaining data even when power is removed.
  • a nonvolatile memory device may include a flash memory, an EEPROM, a phase change memory (PRAM), a magnetic memory (MRAM), a resistive memory (RRAM), and the like.
  • the flash memory may be referred to as a floating gate memory, a charge trapping memory, a sonos memory, or the like, and the name does not limit the scope of these embodiments.
  • a NAND cell array may refer to an array of memory cells having a NAND structure.
  • FIG. 1 is a schematic block diagram illustrating a nonvolatile memory device 100 according to an embodiment of the present invention.
  • FIG. 2 is a schematic circuit diagram illustrating a portion of a NAND cell array in the nonvolatile memory device 100 of FIG. 1.
  • NAND cell arrays 110a and 110b may be separated and disposed in parallel.
  • the NAND cell array 110a may include a group of pages LP
  • the NAND cell array 110b may include another group of pages RP.
  • the group of pages LP and the other group of pages RP may be separated from each other and arranged in parallel.
  • the NAND cell arrays 110a and 110b may have the same structure and may be arranged side by side in the row direction. In this case, one group of pages LP may constitute a left half page, and another group of pages LP may constitute a right half page.
  • the NAND cell arrays 110a and 110b may include a plurality of memory cells MC arranged in a matrix.
  • the memory cells MC arranged in the same column may be connected in series to each other to be connected to the bit lines BL at both ends thereof and to the common source line CSL at the other end thereof.
  • the bit lines BL may be connected to the source / drain of the memory cells MC while extending in the column direction, and the word lines WL may be coupled to the control gate of the memory cells MC while extending in the row direction. Can be.
  • the connection of the word line WL0 and the bit lines BL may be controlled by the string select line SSL.
  • the string select line SSL may be coupled to gates of the string select transistors.
  • the connection between the memory cells MC and the common source line CSL may be controlled by the ground select line GSL.
  • the ground select line GSL may be coupled to the gates of the ground select transistors.
  • Memory cells MC arranged in each row may constitute each page (LP and RP of FIG. 1).
  • the first page LP-0 of the NAND cell array 110a and the first page RP-0 of the NAND cell array 110b may form memory cells MC coupled to the first word line WL0. It may include.
  • the nth page LP-n of the NAND cell array 110a and the nth page RP-n of the NAND cell array 110b are memory cells MC coupled to the nth word line WLn. It may include.
  • the NAND cell arrays 110a and 110b have a series connection structure, a contact structure for connecting the memory cells MC in each string may be omitted, and thus, the NAND cell arrays 110a and 110b may be more integrated than cell arrays having a NOR structure. .
  • the NAND cell arrays 110a and 110b may be difficult to use in a serial interface structure using one serial output terminal because they are difficult to perform high-speed random access compared to cell arrays having a NOR structure.
  • the nonvolatile memory device 100 may increase the data capacity by using the NAND cell arrays 110a and 110b, and the high speed output may be performed even when one serial output terminal is used as described below. Possible cell structures and methods of operation can be provided.
  • the NAND cell arrays 110a and 110b may include a structure in which a plurality of such blocks are connected by using the circuit structure of FIG. 2 as one block unit.
  • the number of bit lines BL and the number of word lines WL in one block may be appropriately selected according to the block size and do not limit the scope of this embodiment.
  • each of the NAND cell arrays 110a and 110b may operate by dividing the bit lines BL into an even / odd array.
  • the NAND cell array 110a may be coupled to the X-decoder 115a, and the NAND cell array 110b may be coupled to the X-decoder 115b.
  • the X-decoders 115a and 115b may be separated from each other and arranged in parallel. More specifically, the X-decoder 115a is coupled to the pages LP to control word lines WL in the NAND cell array 110a, and the X-decoder 115b is connected to the pages RP.
  • the word lines WL in the NAND cell array 110b may be combined to control the word lines WL.
  • the X-decoders 115a and 115b may have the same structure.
  • the X-decoder 115a may be a decoding unit for decoding address information of memory cells MC in the NAND cell array 110a, and an X-multiplexer / for driving pages LP according to the address information. It may include a driver unit.
  • the X-decoder 115b includes a decoding unit for decoding address information of the memory cells MC in the NAND cell array 110b, and an X-multiplexer / driver unit for driving the pages RP according to the address information. can do. Accordingly, the two groups of pages LP and RP may be driven sequentially or simultaneously using the two X-decoders 115a and 115b independently.
  • NAND cell arrays 110a and 110b may be coupled to page buffers 120a and 120b in a one-to-one manner for sensing and latching data.
  • the bit lines BL of the NAND cell array 110a may be connected to the page buffer 120a
  • the bit lines BL of the NAND cell array 110b may be connected to the page buffer 120b.
  • the operations of the NAND cell arrays 110a and 110b may be independently performed.
  • the page buffers 120a and 120b may include sense amplifier circuitry for sensing and latching data.
  • the sense amplifier may include a sense unit and a latch unit.
  • the page buffers 120a and 120b may also have the same structure.
  • the capacity of each of the page buffers 120a and 120b is NAND cell arrays 110a and 110b. It may correspond to half of each dose.
  • the page buffers 120a and 120b may be coupled to the I / O buffer & latch unit 150 through the multiplexer latch unit 140.
  • the input / output buffer & latch unit 150 may be coupled to an input / output interface 160.
  • the input / output buffer & latch unit 150 may be used as a data buffer for data input / output between the input / output interface 160 and an external device.
  • the input / output interface 160 may include a serial peripheral interface (SPI) or a parallel interface.
  • SPI serial peripheral interface
  • the multiplexer latch unit 140 regulates data output from the page buffers 120a and 120b to the input / output buffer & latch unit 150 or data from the input / output buffer & latch unit 150 to the page buffers 120a and 120b. You can adjust the input.
  • the control logic 130 controls the decoders 115a and 115b to control read / write operations of the NAND cell arrays 110a and 110b, and controls data input / output of the page buffers 120a and 120b.
  • the multiplexer latch unit 140 may be controlled to control the multiplexer latch unit 140.
  • the control logic 130 may configure a read control circuit when sequentially outputting data of the NAND cell arrays 110a and 110b as described below.
  • the control logic 130 is primarily shown to control the multiplexer Mux, but the control logic 130 is not limited thereto and may control the core / peripheral circuitry of the nonvolatile memory device as a whole.
  • Input address detection unit 135 may be coupled to control logic 130 to provide start address information in a read operation.
  • the input address detection unit 135 may perform an operation of detecting and latching input address information.
  • the input address detection unit 135 may detect and latch start address information.
  • the NAND cell arrays 110a and 11b, the pages LP, the X-decoders 115a and 115b, and the page buffers 120a and 120b are described.
  • the ordinal numbers first and second
  • the first NAND cell array to which a start address belongs may be referred to as a first NAND cell array
  • another NAND cell array may be referred to as a second NAND cell array.
  • the first NAND cell array may be referred to as including a first group of pages
  • the second NAND cell array may include a second group of pages.
  • the first NAND cell array may be referred to as coupled to the first X-decoder and the first page buffer
  • the second NAND cell array may be coupled to the second X-decoder and second page buffer.
  • FIG. 3 is a schematic block diagram illustrating a nonvolatile memory device 100a according to another exemplary embodiment of the present invention.
  • the nonvolatile memory device 100a according to this embodiment is a modification of some configurations in the nonvolatile memory device 100 of FIG. 1, and thus, duplicate descriptions of the nonvolatile memory device 100a are omitted.
  • the nonvolatile memory device 100a may include NAND cell arrays 110a, 110b, 110c, and 110d.
  • the NAND cell arrays 110a, 110b, 110c, and 110d may have the same structure and have the same capacity.
  • the number and arrangement of NAND cell arrays 110a, 110b, 110c, 110d are shown by way of example.
  • any one of the NAND cell arrays 110a, 110b, 110c, and 110d may be omitted, or a plurality of NAND cell arrays (not shown) may be further added.
  • the NAND cell arrays 110a, 110b, 110c, and 110d are illustrated to be arranged in one line, but may be arranged in two or more lines.
  • the X-decoders 115a, 115b, 115c, and 115d are coupled one-to-one in the row direction of the NAND cell arrays 110a, 110b, 110c, and 110d, respectively, and the page buffers 120a, 120b, 120c, and 120d are Each of the NAND cell arrays 110a, 110b, 110c, and 110d may be combined in a one-to-one manner.
  • the X-decoder 115a and the page buffer 120a are coupled to the NAND cell array 110a
  • the X-decoders 115b and 120b are coupled to the NAND cell array 110b
  • the X-decoder ( 115c) and page buffer 120c are coupled to NAND cell array 110c.
  • the X-decoder 115d and the page buffer 120d may be coupled to the NAND cell array 110d.
  • the page buffers 120a, 120b, 120c, and 120d may be combined with the multiplexer latch 140 to exchange data.
  • the control logic 130 may be combined with the X-decoders 115a, 115b, 115c, and 115d and the multiplexer latch 140 to control the operation of the nonvolatile memory device 100a.
  • 120d may be referred to as ordinal numbers (first to fourth), respectively, for convenience of description.
  • a NAND cell array to which a start address belongs may be referred to as a first NAND cell array
  • subsequent NAND cell arrays may be referred to as a second NAND cell array, a third NAND cell array, and a fourth NAND cell array. have.
  • the first NAND cell array is coupled to the first X-decoder and the first page buffer
  • the second NAND cell array is coupled to the second X-decoder and second page buffer
  • the third NAND cell array is It may be referred to be coupled to the 3 X-decoder and the third page buffer
  • the fourth NAND cell array is coupled to the fourth X-decoder and the fourth page buffer.
  • FIG. 4 is a schematic block diagram showing an electronic control system 200 according to an embodiment of the present invention.
  • the host 210 and the memory chip 220 may be connected to each other to exchange data through the interface 240.
  • the interface 240 may include a serial interface (SPI interface).
  • the host 210 may operate as a master device, and the memory chip 220 may operate as a slave device.
  • data may be transmitted between the memory chip 220 and the host 210 through one pin.
  • the memory chip 220 may include at least one of the nonvolatile memory devices 100 and 100a described above.
  • the host 210 may include a controller for controlling the memory chip 220, for example, a central processing unit (CPU).
  • the system 200 may further include an input / output device (not shown) for data transmission with the outside.
  • the host 210 may receive data from the input / output device and store the data in the memory chip 220 or output the data stored in the memory chip 220 through the input / output device.
  • a system 200 may include a computer, a mobile phone, a mobile device, a personal digital assistant (PDA) navigation device, a home appliance, and the like.
  • PDA personal digital assistant
  • a start address in the NAND cell arrays is detected (S10).
  • the data of the first page to which the start address in the first NAND cell array belongs and the data of the second page subsequent to the first page in the second NAND cell array are simultaneously sensed (S20).
  • the first NAND cell array Drive a first X-decoder coupled to and sense and latch data in the first page buffer while simultaneously driving a second X-decoder coupled to the second NAND cell array to detect and latch data in the second page buffer.
  • a first X-decoder coupled to and sense and latch data in the first page buffer
  • a second X-decoder coupled to the second NAND cell array to detect and latch data in the second page buffer.
  • the data of the first page and / or the data of the second page may be output to the outside, and the data of the third page following the second page may be sensed during this output time (S30).
  • the third X-decoder coupled to the second page may be driven to sense and latch data in the third page buffer.
  • the third page may belong to the first NAND cell array or may belong to the third NAND cell array. In the former case, the third X-decoder may be the same as the first X-decoder.
  • data of the fourth page following the third page may be output to the outside (S40).
  • the fourth X-decoder coupled to the fourth page may be driven to sense and latch data in the fourth page buffer.
  • the fourth page may belong to either one of the first and second NAND cell arrays.
  • by repeating the step (S40) it is possible to sequentially output the entire data to the outside in sequence.
  • 6 and 7 are block diagrams illustrating a method of operating according to a start address of a nonvolatile memory device according to example embodiments.
  • 8 is a timing diagram illustrating a method of operating a nonvolatile memory device according to an embodiment of the present invention.
  • data of the first page LP-0, to which the start address SA belongs, and the second page RP-0 following it, may be simultaneously detected (1).
  • the first page LP-0 may belong to the NAND cell array 110a and the second page RP-0 may belong to the NAND cell array 110b.
  • Data of the first page LP-0 and the second page RP-0 may be sensed and latched in the page buffers 120a and 120b, respectively.
  • the third page LP Data of -1) may be sensed and latched in the page buffer 110a (2).
  • the third page LP-1 may belong to the first NAND cell array 110a and may be disposed in a row immediately below the first page LP-0.
  • data of the fourth page RP-1 that follows may be sensed (3).
  • the fourth page RP-1 may belong to the NAND cell array 110b and its data may be latched in the page buffer 110b.
  • data of the fifth page LP-2 that follows may be sensed (4).
  • the fifth page LP-2 may belong to the first NAND cell array 110a and its data may be latched in the first page buffer 110a.
  • the data of the second page RP-0, the third page LP-1, and the fourth page RP-1 are sequentially sequentially from the start address SA of the first page LP-0. Can be output.
  • data can be continuously output from the start address SA between the pages with no latency.
  • this read operation it is possible to continuously output all data from the start address SA without latency.
  • data of the first page RP-0 to which the start address SA belongs and the second page LP-1 following it may be detected simultaneously (1).
  • the first page RP-0 may belong to the NAND cell array 110b and the second page LP-1 may belong to the NAND cell array 110a.
  • Data of the first page RP-0 and the second page LP-1 may be sensed and latched in the page buffers 120b and 120a, respectively.
  • the X-decoders 115b and 115a and the page buffers 120b and 120a are disposed even though the first page RP-0 and the second page LP-1 are disposed in different adjacent rows. Since they are used separately, the data can be detected simultaneously.
  • the reason for initially detecting the data of the first page RP-0 and the data of the second page LP-1 at the same time is that the start address SA of the first page RP-0 is almost the end of the first row. This is because it is located near the column. Accordingly, it is difficult to detect the data of the second page LP-1 which is followed within a short time of outputting the data from the start address SA of the first page RP-0.
  • a predetermined latency is given to give a time for reading the second page LP-1.
  • the data after the start address SA of the first page RP-0 latched in the page buffer 120b is output, and the second page LP- latched in the page buffer 120a is output. While sequentially outputting the data of 1) through the multiplex latch 140, data of the third page RP-1 of the NAND cell array 110b may be sensed (2). Therefore, it is not necessary to give a latency for data sensing of the third page RP-1.
  • the data of the subsequent fourth page LP-2 of the NAND cell array 110a may be sensed and latched in the page buffer 110a (3).
  • data of the fifth page RP-2 of the NAND cell array 110b may be sensed and latched in the page buffer 110b (4).
  • the data of the second page LP-1, the third page RP-1, and the fourth page LP-2 are sequentially and sequentially from the start address SA of the first page RP-0. Can be output.
  • data can be continuously output from the start address SA between the pages with no latency.
  • this read operation it is possible to continuously output all data from the start address SA without latency.
  • Such a high speed continuous read performance may satisfy the specification of a product using a serial interface as shown in FIG. More specifically, when the chip select signal is input to the chip select terminal CS #, an instruction and an address are sequentially input to the serial input terminal SI in accordance with the clock signal of the serial clock terminal SCK. Can be. After the address is input, the data D1, D2, etc. may be sequentially output to the serial output terminal SO without latency.
  • FIG. 9 to 12 are schematic block diagrams illustrating a method of operating a nonvolatile memory device according to another exemplary embodiment of the present invention.
  • the operation method of the nonvolatile memory device according to the present embodiment is a modification of some configurations in the above-described method of operating the nonvolatile memory device of FIG. 7, and thus, redundant descriptions of the two embodiments are omitted.
  • first and second pages of the NAND cell arrays 110a and 110b may be simultaneously detected and latched (1).
  • subsequent third page data of the NAND cell array 110c may be sensed and latched (2).
  • the data of the subsequent fourth page of the NAND cell array 110d may be sensed and latched (3).
  • the data of the subsequent fifth page of the NAND cell array 110a may be sensed and latched (4).
  • first and second pages of the NAND cell arrays 110b and 110c may be simultaneously detected and latched (1).
  • subsequent third page data of the NAND cell array 110d may be sensed and latched (2).
  • the data of the subsequent fourth page of the NAND cell array 110a may be sensed and latched (3).
  • the data of the subsequent fifth page of the NAND cell array 110b may be sensed and latched (4).
  • first and second pages of the NAND cell arrays 110c and 110d may be simultaneously detected and latched (1).
  • subsequent third page data of the NAND cell array 110a may be sensed and latched (2).
  • the data of the subsequent fourth page of the NAND cell array 110b may be sensed and latched (3).
  • the data of the subsequent fifth page of the NAND cell array 110c may be sensed and latched (4).
  • first and second pages of the NAND cell arrays 110d and 110a may be simultaneously detected and latched (1).
  • subsequent third page data of the NAND cell array 110b may be sensed and latched (2).
  • the data of the subsequent fourth page of the NAND cell array 110c may be sensed and latched (3).
  • the data of the subsequent fifth page of the NAND cell array 110d may be sensed and latched (4).

Abstract

비휘발성 메모리 소자, 전자제어 시스템 및 비휘발성 메모리 소자의 동작방법이 제공된다. 일 실시예에 따른 비휘발성 메모리 소자는 제 1 군의 페이지들을 포함하는 제 1 낸드 셀어레이 및 제 2 군의 페이지들을 포함하는 제 2 낸드 셀어레이를 포함한다. 복수의 X-디코더들은 상기 제 1 낸드 셀어레이 및 상기 제 2 낸드 셀어레이에 적어도 일대일로 결합된다. 제어 로직은 상기 제 1 군의 페이지들 내의 시작 어드레스가 속한 제 1 페이지의 데이터, 및 상기 제 2 군의 페이지들 내의 상기 제 1 페이지에 이어지는 제 2 페이지의 데이터를 동시에 감지하도록 상기 복수의 X-디코더들을 제어한다.

Description

비휘발성 메모리 소자, 전자제어 시스템, 및 비휘발성 메모리 소자의 동작방법
본 발명은 반도체 소자 및 그 제어방법에 관한 것으로서, 특히 비휘발성 메모리 소자 및 이를 이용한 전자제어 시스템과, 이들의 동작방법에 관한 것이다.
비휘발성 메모리 소자, 예컨대 플래시 메모리는 데이터의 보존성이 우수할 뿐만 아니라, 하드 디스크 등에 비해서 소비전력이 낮고 외부충격에 강한 장점이 있다. 특히, 노어(NOR) 구조의 플래시 메모리는 고속 랜덤 액세스가 가능하다는 점에서 코드 저장용으로 이용되고, 낸드(NAND) 구조의 플래시 메모리는 그 집적도가 높고 페이지 동작이 가능하다는 점에서 데이터 저장용으로 일반적으로 이용된다. 이러한 플래시 메모리는 제품 또는 인터페이스에 따라서 호스트와 순차적으로 데이터를 주고받을 것이 요구되기도 한다.
노어 플래시 메모리의 경우 읽기 시간이 충분히 빠르기 때문에 하나의 페이지를 출력하는 동안 다른 페이지를 읽고 출력할 준비를 할 수 있다. 하지만, 저용량 낸드 플래시 메모리의 경우 하나의 페이지를 출력하는 동안 다른 페이지를 읽고 출력할 준비를 모두 마치지 못할 수 있다. 나아가, 데이터를 읽기 시작하는 시작 어드레스의 위치가 페이지의 후반에 속한 경우, 연속적인 읽기가 더욱 어려워진다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 연속적인 읽기가 가능한 비휘발성 메모리 소자, 이를 이용한 전자제어 시스템 및 그 동작방법을 제공하고자 한다. 하지만, 이러한 과제는 예시적으로 제시되었고, 본 발명의 범위가 이러한 과제에 의해서 제하되는 것은 아니다.
본 발명의 일 관점에 따른 비휘발성 메모리 소자는 제 1 군의 페이지들을 포함하는 제 1 낸드 셀어레이 및 제 2 군의 페이지들을 포함하는 제 2 낸드 셀어레이를 포함한다. 복수의 X-디코더들은 상기 제 1 낸드 셀어레이 및 상기 제 2 낸드 셀어레이에 적어도 일대일로 결합된다. 제어 로직은 상기 제 1 군의 페이지들 내의 시작 어드레스가 속한 제 1 페이지의 데이터, 및 상기 제 2 군의 페이지들 내의 상기 제 1 페이지에 이어지는 제 2 페이지의 데이터를 동시에 감지하도록 상기 복수의 X-디코더들을 제어한다.
상기 비휘발성 메모리 소자에 있어서, 상기 제어 로직은 상기 제 2 페이지의 데이터가 외부로 출력되는 동안, 상기 제 2 페이지에 이어지는 제 3 페이지의 데이터를 감지하도록 상기 복수의 X-디코더들을 제어한다.
상기 비휘발성 메모리 소자에 있어서, 상기 제 1 군의 페이지들은 상기 제 3 페이지를 포함하고, 상기 제 3 페이지는 상기 제 1 페이지 다음 행에 배치될 수 있다.
상기 비휘발성 메모리 소자는 제 3 군의 페이지들을 포함하는 제 3 낸드 셀어레이를 더 포함하고, 상기 제 3 군의 페이지들은 상기 제 3 페이지를 포함할 수 있다.
상기 비휘발성 메모리 소자는 상기 제 1 낸드 셀어레이 및 상기 제 2 낸드 셀어레이의 데이터를 감지 및 래치하도록 상기 제 1 낸드 셀어레이 및 상기 제 2 낸드 셀어레이에 적어도 일대일로 결합된 복수의 페이지 버퍼들을 더 포함할 수 있다.
상기 비휘발성 메모리 소자는 상기 시작 어드레스를 검출하는 입력 어드레스 검출 유닛을 더 포함할 수 있다.
상기 비휘발성 메모리 소자에 있어서, 상기 제어 로직은 직렬 인터페이스를 통해서 상기 시작 어드레스로부터 상기 제 1 낸드 셀어레이 및 상기 제 2 낸드 셀어레이의 데이터를 페이지 간에 레이턴시(latency) 없이 연속적으로 외부로 출력하도록 동작될 수 있다.
본 발명의 다른 관점에 따른 비휘발성 메모리 소자는 복수의 페이지들을 각각 포함하는 복수의 낸드 셀어레이들을 포함한다. 복수의 X-디코더들은 상기 복수의 낸드 셀어레이들과 적어도 일대일로 결합된다. 복수의 페이지 버퍼들은 상기 복수의 낸드 셀어레이들의 데이터를 감지 및 래치하도록 상기 복수의 낸드 셀어레이들에 적어도 일대일로 결합된다. 제어 로직은, 시작 어드레스로부터 상기 복수의 낸드 셀어레이들의 데이터를 순차로 출력하기 위해, 상기 복수의 낸드 셀어레이들 중 상기 시작 어드레스가 속한 제 1 낸드 셀어레이의 제 1 페이지의 데이터 및 상기 제 1 페이지에 이어지는 제 2 낸드 셀어레이의 제 2 페이지의 데이터를 동시에 감지하도록 상기 복수의 X-디코더들을 제어한다.
본 발명의 또 다른 관점에 따른 비휘발성 메모리 소자에 있어서, 복수의 페이지들을 각각 포함하는 복수의 낸드 셀어레이들이 제공된다. 복수의 X-디코더들은 상기 복수의 낸드 셀어레이들과 적어도 일대일로 결합된다. 복수의 페이지 버퍼들은 상기 복수의 낸드 셀어레이들의 데이터를 감지 및 래치하도록 상기 복수의 낸드 셀어레이들에 적어도 일대일로 결합된다. 제어 로직은 시작 어드레스로부터 페이지들간에 레이턴시(latency) 없이 상기 복수의 낸드 셀어레이들의 데이터를 순차로 직렬 인터페이스를 통해서 외부로 출력할 수 있도록 데이터 읽기를 제어한다.
본 발명의 또 다른 관점에 따른 전자제어 시스템은 호스트; 및 상기 호스트와 직렬 인터페이스를 통해서 데이터를 주고받는 메모리칩을 포함한다. 상기 메모리칩은 전술한 비휘발성 메모리 소자들 중 적어도 하나를 포함한다.
본 발명의 또 다른 관점에 따른 비휘발성 메모리 소자의 동작방법이 제공된다. 제 1 군의 페이지들을 포함하는 제 1 낸드 셀어레이 및 제 2 군의 페이지들을 포함하는 제 2 낸드 셀어레이의 시작 어드레스를 검출한다. 상기 제 1 군의 페이지들 내의 시작 어드레스가 속한 제 1 페이지의 데이터, 및 상기 제 2 군의 페이지들 내의 상기 제 1 페이지에 이어지는 제 2 페이지의 데이터를 동시에 감지한다.
상기 동작방법은, 상기 제 2 페이지의 데이터가 외부로 출력되는 동안, 상기 제 2 페이지에 이어지는 제 3 페이지의 데이터를 감지하는 단계를 더 포함할 수 있다.
상기 동작방법에 있어서, 상기 동시에 감지하는 단계는 상기 제 1 및 제 2 페이지들의 데이터를 상기 제 1 및 제 2 페이지들에 대응하는 제 1 및 제 2 페이지 버퍼들에 각각 감지 및 래치하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따른 비휘발성 메모리 소자에 따르면, 낸드 셀어레이들을 이용하여 데이터 용량을 높이면서도, 고속 출력이 가능한 칩 구조 및 동작 방법을 제공할 수 있다. 예를 들어, 낸드 셀어레이들로부터 데이터 출력 시, 페이지들간의 레이턴시 없이(no latency) 시작 어드레스로부터 전체 데이터를 순차로 연속해서 출력할 수 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 보여주는 개략적인 블록도이다.
도 2는 도 1의 비휘발성 메모리 소자에서 낸드셀 어레이의 일부를 예시적으로 보여주는 개략적인 회로도이다.
도 3은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 보여주는 개략적인 블록도이다.
도 4는 본 발명의 일 실시예에 따른 전자제어 시스템을 보여주는 개략적인 블록도이다.
도 5는 본 발명의 실시예들에 따른 비휘발성 메모리 소자의 동작방법을 보여주는 순서도이다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 시작 어드레스 위치에 따른 동작방법을 보여주는 블록도들이다.
도 8은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 동작방법을 보여주는 타이밍도이다.
도 9 내지 도 12는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 시작 어드레스 위치에 따른 동작방법을 보여주는 개략적인 블록도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들을 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장 또는 축소될 수 있다.
본 발명의 실시예들에 따른 비휘발성 메모리 소자는 전원이 제거되어도 데이터를 유지할 수 있는 메모리 소자를 지칭할 수 있다. 예를 들어, 이러한 비휘발성 메모리 소자는 플래시(flash) 메모리, 이이피롬(EEPROM), 상전이 메모리(PRAM), 자기 메모리(MRAM), 저항 메모리(RRAM) 등을 포함할 수 있다. 한편, 플래시 메모리는 플로팅 게이트 메모리, 전하 트랩형 메모리, 소노스(SONOS) 메모리 등으로 불릴 수도 있고, 그 명칭이 이러한 실시예들의 범위를 제한하지 않는다.
본 발명의 실시예들에서, 낸드 셀어레이(NAND cell array)는 낸드 구조를 갖는 메모리셀의 어레이를 지칭할 수 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자(100)를 보여주는 개략적인 블록도이다. 도 2는 도 1의 비휘발성 메모리 소자(100)에서 낸드 셀어레이의 일부를 예시적으로 보여주는 개략적인 회로도이다.
도 1을 참조하면, 낸드 셀어레이들(110a, 110b)이 병렬로 분리되어 배치될 수 있다. 낸드 셀어레이(110a)는 일 군(a group)의 페이지들(LP)을 포함하고, 낸드 셀어레이(110b)는 다른 군의 페이지들(RP)을 포함할 수 있다. 일군의 페이지들(LP)과 다른 군의 페이지들(RP)은 서로 분리되어 병렬로 배열될 수 있다. 예를 들어, 낸드 셀어레이들(110a, 110b)은 서로 동일한 구조를 갖고 행 방향으로 나란하게 배치될 수 있다. 이 경우, 일 군의 페이지들(LP)은 좌측 반페이지를 구성하고, 다른 군의 페이지들(RP)은 우측 반페이지를 구성할 수 있다.
예를 들어, 도 2에 도시된 바와 같이, 낸드 셀어레이들(110a, 110b)은 행렬로 배열된 복수의 메모리셀들(MC)을 포함할 수 있다. 예를 들어, 같은 열에 배열된 메모리셀들(MC)은 서로 직렬로 연결되어 양단에서 비트 라인들(BL)에 연결되고, 타단에서 공통 소오스 라인(CSL)에 연결될 수 있다. 비트 라인들(BL)은 열 방향으로 신장하면서 메모리셀들(MC)의 소오스/드레인에 연결될 수 있고, 워드 라인들(WL)은 행 방향으로 신장하면서 메모리셀들(MC)의 제어 게이트에 결합될 수 있다.
워드 라인(WL0)과 비트 라인들(BL)의 연결은 스트링 선택 라인(SSL)에 의해서 제어될 수 있다. 스트링 선택 라인(SSL)은 스트링 선택 트랜지스터들의 게이트에 결합될 수 있다. 나아가, 메모리셀들(MC)과 공통 소오스 라인(CSL)의 연결은 접지 선택 라인(GSL)에 의해서 제어될 수 있다. 접지 선택 라인(GSL)은 접지 선택 트랜지스터들의 게이트에 결합될 수 있다.
각 행에 배열된 메모리셀들(MC)은 각 페이지(도 1의 LP, RP)를 구성할 수 있다. 예를 들어, 낸드 셀어레이(110a)의 첫번째 페이지(LP-0) 및 낸드 셀어레이(110b)의 첫번째 페이지(RP-0)는 첫번째 워드 라인(WL0)과 결합된 메모리셀들(MC)을 포함할 수 있다. 나아가, 낸드 셀어레이(110a)의 n번째 페이지(LP-n) 및 낸드 셀어레이(110b)의 n번째 페이지(RP-n)는 n번째 워드 라인(WLn)과 결합된 메모리셀들(MC)을 포함할 수 있다.
이러한 낸드 셀어레이들(110a, 110b)은 직렬 연결 구조를 갖기 때문에 각 스트링 내에 메모리셀들(MC)을 연결하기 위한 콘택 구조를 생략할 수 있어서 노어 구조를 갖는 셀어레이들에 비해서 고집적화 될 수 있다. 반면, 낸드 셀어레이들(110a, 110b)은 노어 구조의 셀어레이들에 비해서 고속 랜덤 액세스가 어려워, 하나의 직렬 출력 단자를 이용하는 직렬 인터페이스 구조에 이용되기 어려울 수 있다. 이에 대해, 이 실시예에 따른 비휘발성 메모리 소자(100)는 낸드 셀어레이들(110a, 110b)을 이용하여 데이터 용량을 높이면서도, 후술하는 바와 같이 하나의 직렬 출력 단자를 이용하는 경우에도 고속 출력이 가능한 셀 구조 및 동작 방법을 제공할 수 있다.
도 1 및 도 2를 같이 참조하면, 낸드 셀어레이들(110a, 110b)은 도 2의 회로 구조를 하나의 블록 단위로 하여, 이러한 블록들이 복수로 연결된 구조를 포함할 수 있다. 하나의 블록 내에서 비트 라인들(BL)의 수 및 워드 라인들(WL)의 수는 블록 크기에 따라서 적절하게 선택될 수 있고 이 실시예의 범위를 제한하지 않는다. 나아가, 낸드 셀어레이들(110a, 110b) 각각은 비트 라인들(BL)을 짝수(even)/홀수(odd) 배열로 구분하여 동작할 수도 있다.
낸드 셀어레이(110a)는 X-디코더(X-decoder, 115a)에 결합되고, 낸드 셀어레이(110b)는 X-디코더(115b)에 결합될 수 있다. X-디코더들(115a, 115b)은 서로 분리되어 병렬적으로 배치될 수 있다. 보다 구체적으로 보면, X-디코더(115a)는 페이지들(LP)에 결합되어 낸드 셀어레이(110a) 내 워드 라인들(WL)을 제어하고, X-디코더(115b)는 페이지들(RP)에 결합되어 낸드 셀어레이(110b) 내 워드 라인들(WL)을 제어할 수 있다. 낸드 셀어레이들(110a, 110b)이 서로 동일한 메모리 용량을 갖는 경우, X-디코더들(115a, 115b)은 서로 동일한 구조를 가질 수 있다.
예를 들어, X-디코더(115a)는 낸드 셀어레이(110a) 내 메모리셀들(MC)의 어드레스 정보를 디코딩하는 디코딩 유닛, 어드레스 정보에 따라서 페이지들(LP)을 드라이빙하기 위한 X-멀티플렉서/드라이버 유닛을 포함할 수 있다. X-디코더 (115b)는 낸드 셀어레이(110b) 내 메모리셀들(MC)의 어드레스 정보를 디코딩하는 디코딩 유닛, 어드레스 정보에 따라서 페이지들(RP)을 구동하기 위한 X-멀티플렉서/드라이버 유닛을 포함할 수 있다. 이에 따라서, 두 군의 페이지들(LP, RP)은 두 X-디코더들(115a, 115b)를 독립적으로 이용하여, 순차로 구동될 수도 있고 동시에 구동될 수도 있다.
데이터의 감지 및 래치를 위하여, 낸드 셀어레이들(110a, 110b)은 페이지 버퍼들(page buffer, 120a, 120b)에 일대일로 결합될 수 있다. 예를 들어, 낸드 셀어레이(110a)의 비트 라인들(BL)이 페이지 버퍼(120a)에 연결되고, 낸드 셀어레이(110b)의 비트 라인들(BL)이 페이지 버퍼(120b)에 연결될 수 있다. 이와 같이 페이지 버퍼들(120a, 120b)이 서로 분리되어 배치됨에 따라, 낸드 셀어레이들(110a, 110b)의 동작이 독립적으로 수행될 수 있다.
페이지 버퍼들(120a, 120b)은 데이터를 감지 및 래치하기 위한 감지 증폭기(sense amplifier) 회로를 포함할 수 있다. 예를 들어, 감지 증폭기는 감지 유닛(sense unit) 및 래치 유닛(latch unit)을 포함할 수 있다. 낸드 셀어레이들(110a, 110b)이 서로 동일한 메모리 용량을 갖는 경우, 페이지 버퍼들(120a, 120b)도 서로 동일한 구조를 가질 수 있다. 한편, 낸드 셀어레이들(110a, 110b)이 짝수(even)/홀수(odd) 칼럼으로 구분하여 동작하는 경우, 페이지 버퍼들(120a, 120b) 각각의 용량은 낸드 셀어레이들(110a, 110b) 각각의 용량의 1/2에 해당할 수 있다.
페이지 버퍼들(120a, 120b)은 멀티플렉서 래치(Mux Latch) 유닛(140)을 통해서 입출력 버퍼 & 래치(I/O buffer & latch) 유닛(150)에 결합될 수 있다. 입출력 버퍼 & 래치 유닛(150)은 입출력 인터페이스(I/O Interface, 160)에 결합될 수 있다. 입출력 버퍼 & 래치 유닛(150)은 입출력 인터페이스(160)와 외부 장치사이에 데이터 입출력 시 데이터 버퍼로 이용될 수 있다. 예를 들어, 입출력 인터페이스(160)는 직렬 인터페이스(serial peripheral interface; SPI) 또는 병렬 인터페이스(parallel interface)를 포함할 수 있다. 멀티플렉서 래치 유닛(140)은 페이지 버퍼들(120a, 120b)로부터 입출력 버퍼 & 래치 유닛(150)으로 데이터 출력을 조절하거나 또는 입출력 버퍼 & 래치 유닛(150)으로부터 페이지 버퍼들(120a, 120b)로 데이터 입력을 조절할 수 있다.
제어 로직(control logic, 130)은 낸드 셀어레이들(110a, 110b)의 읽기/쓰기 동작을 제어하기 위해서 디코더들(115a, 115b)을 제어하고, 페이지 버퍼들(120a, 120b)의 데이터 입출력을 제어하기 위해서 멀티플렉서 래치 유닛(140)을 제어할 수 있다. 예를 들어, 제어 로직(130)은 후술하는 바와 같이 낸드 셀어레이들(110a, 110b)의 데이터를 순차적으로 연속 출력 시 읽기 제어 회로를 구성할 수 있다. 이 실시예에서, 제어 로직(130)은 주요하게 멀티플렉서(Mux)를 제어하도록 도시되었으나, 제어 로직(130)은 이에 한정되지 않고 비휘발성 메모리 소자의 코어/주변 회로를 전체적으로 제어할 수 있다.
입력 어드레스 검출(input address detection) 유닛(135)은 읽기 동작 시 시작 어드레스 정보를 제공하도록 제어 로직(130)에 결합될 수 있다. 예를 들어, 입력 어드레스 검출 유닛(135)은 입력 어드레스 정보를 검출하여 래치하는 동작을 수행할 수 있다. 예를 들어, 입력 어드레스 검출 유닛(135)은 시작 어드레스 정보를 검출하여 래치할 수 있다.
이 실시예에 따른 비휘발성 메모리 소자(100)에서 낸드 셀어레이들(110a, 11b), 페이지들(LP), X-디코더들(115a, 115b), 페이지 버퍼들(120a, 120b)은 설명의 편의상 서수로(제 1 및 제 2) 각각 구분되어 불릴 수 있다. 예를 들어, 읽기 동작 시 시작 어드레스가 속한 낸드 셀어레이를 제 1 낸드 셀어레이로 지칭하고, 다른 낸드 셀어레이를 제 2 낸드 셀어레이로 지칭할 수 있다. 이 경우, 제 1 낸드 셀어레이는 제 1 군의 페이지들을 포함하고, 제 2 낸드 셀어레이는 제 2 군의 페이지들을 포함하도록 지칭할 수 있다. 나아가, 제 1 낸드 셀어레이는 제 1 X-디코더 및 제 1 페이지 버퍼에 결합되고, 제 2 낸드 셀어레이는 제 2 X-디코더 및 제 2 페이지 버퍼에 결합되도록 지칭될 수 있다.
도 3은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자(100a)를 보여주는 개략적인 블록도이다. 이 실시예에 따른 비휘발성 메모리 소자(100a)는 도 1의 비휘발성 메모리 소자(100)에서 일부 구성을 변형한 것이고, 따라서 두 실시예들에서 중복된 설명은 생략된다.
도 3을 참조하면, 비휘발성 메모리 소자(100a)는 낸드 셀어레이들(110a, 110b, 110c, 110d)을 포함할 수 있다. 예를 들어, 낸드 셀어레이들(110a, 110b, 110c, 110d) 은 동일한 구조로 형성되어 동일한 용량을 가질 수 있다. 낸드 셀어레이들(110a, 110b, 110c, 110d)의 수 및 배치는 예시적으로 도시되었다. 예를 들어, 낸드 셀어레이들(110a, 110b, 110c, 110d) 중 어느 하나가 생략되거나 또는 복수의 낸드 셀어레이들(미도시)이 더 부가될 수도 있다. 아울러, 낸드 셀어레이들(110a, 110b, 110c, 110d)은 한 줄로 배치되게 도시되었으나, 두 줄 또는 그 이상의 줄로 배치될 수도 있다.
X-디코더들(115a, 115b, 115c, 115d)은 낸드 셀어레이들(110a, 110b, 110c, 110d)의 행방향으로 각각 일대일로 결합되고, 페이지 버퍼들(120a, 120b, 120c, 120d)은 낸드 셀어레이들(110a, 110b, 110c, 110d)의 열방향으로 각각 일대일로 결합될 수 있다. 예를 들어, X-디코더(115a) 및 페이지 버퍼(120a)는 낸드 셀어레이(110a)에 결합되고, X-디코더(115b, 120b)는 낸드 셀어레이(110b)에 결합되고, X-디코더(115c) 및 페이지 버퍼(120c)는 낸드 셀어레이(110c)에 결합되고. X-디코더(115d) 및 페이지 버퍼(120d)는 낸드 셀어레이(110d)에 결합될 수 있다.
페이지 버퍼들(120a, 120b, 120c, 120d)은 데이터를 주고받도록 멀티플렉서 래치(140)와 결합될 수 있다. 제어 로직(130)은 비휘발성 메모리 소자(100a)의 동작을 제어하도록 X-디코더들(115a, 115b, 115c, 115d) 및 멀티플렉서 래치(140)와 결합될 수 있다.
이 실시예에 따른 비휘발성 메모리 소자(100a)에서 낸드 셀어레이들(110a, 110b, 110c, 110d), X-디코더들(115a, 115b, 115c, 115d), 페이지 버퍼들(120a, 120b, 120c, 120d)은 설명의 편의상 서수로(제 1 내지 제 4) 각각 구분되어 불릴 수 있다. 예를 들어, 읽기 동작 시 시작 어드레스가 속한 낸드 셀어레이를 제 1 낸드 셀어레이로 지칭하고, 이어지는 낸드 셀어레이들을 제 2 낸드 셀어레이, 제 3 낸드 셀어레이 및 제 4 낸드 셀어레이로 지칭할 수 있다. 이 경우, 제 1 낸드 셀어레이는 제 1 X-디코더 및 제 1 페이지 버퍼에 결합되고, 제 2 낸드 셀어레이는 제 2 X-디코더 및 제 2 페이지 버퍼에 결합되고, 제 3 낸드 셀어레이는 제 3 X-디코더 및 제 3 페이지 버퍼에 결합되고, 제 4 낸드 셀어레이는 제 4 X-디코더 및 제 4 페이지 버퍼에 결합되도록 지칭될 수 있다.
도 4는 본 발명의 일 실시예에 따른 전자제어 시스템(200)을 보여주는 개략적인 블록도이다.
도 4를 참조하면, 호스트(210)와 메모리칩(220)이 인터페이스(240)를 통해서 데이터를 주고받도록 서로 연결될 수 있다. 예를 들어, 인터페이스(240)는 직렬 인터페이스(SPI interface)를 포함할 수 있다. 이 경우, 호스트(210)는 마스터(master) 소자로 동작하고, 메모리칩(220)은 슬레이브(slave) 소자로 동작할 수 있다. 아울러, 데이터는 하나의 핀을 통해서 메모리칩(220)과 호스트(210) 사이에서 전송될 수 있다.
메모리칩(220)은 전술한 비휘발성 메모리 소자들(100, 100a) 중 적어도 하나를 포함할 수 있다. 호스트(210)는 메모리칩(220)을 제어하는 제어기, 예컨대 중앙처리장치(CPU)를 포함할 수 있다. 선택적으로, 시스템(200)은 외부와 데이터 전송을 위해서 입출력 장치(미도시)를 더 포함할 수 있다. 호스트(210)는 입출력 장치로부터 데이터를 입력받아 메모리칩(220)에 저장하거나, 메모리칩(220)에 저장된 데이터를 입출력 장치를 통해서 출력할 수도 있다. 예를 들어, 이러한 시스템(200)은 컴퓨터, 휴대폰, 모바일 기기, 개인휴대기기(PDA) 내비게이션 장치, 가전 장치 등을 포함할 수 있다.
이하에서는 도 5 내지 도 8을 더 참조하여 이 실시예에 따른 비휘발성 메모리 소자의 연속 읽기 동작을 설명한다.
도 5를 참조하면, 낸드 셀어레이들 내의 시작 어드레스를 검출한다(S10). 이어서, 제 1 낸드 셀어레이 내의 시작 어드레스가 속한 제 1 페이지의 데이터와 제 2 낸드 셀어레이 내의 제 1 페이지에 이어지는 제 2 페이지의 데이터를 동시에 감지한다(S20) 예를 들어, 제 1 낸드 셀어레이와 결합된 제 1 X-디코더를 구동하여 제 1 페이지 버퍼에 데이터를 감지 및 래치하면서 동시에 제 2 낸드 셀어레이와 결합된 제 2 X-디코더를 구동하여 제 2 페이지 버퍼에 데이터를 감지 및 래치할 수 있다.
이어서, 제 1 페이지의 데이터 및/또는 제 2 페이지의 데이터를 외부로 출력하고, 이러한 출력 시간 동안에 제 2 페이지에 이어지는 제 3 페이지의 데이터를 감지할 수 있다(S30). 예를 들어, 제 2 페이지와 결합된 제 3 X-디코더를 구동하여 제 3 페이지 버퍼에 데이터를 감지 및 래치할 수 있다. 제 3 페이지는 제 1 낸드 셀어레이에 속하거나 또는 제 3 낸드 셀어레이에 속할 수도 있다. 전자의 경우, 제 3 X-디코더는 제 1 X-디코더와 동일할 수 있다.
이어서, 제 3 페이지의 데이터 출력 동안, 제 3 페이지에 이어지는 제 4 페이지의 데이터를 외부로 출력할 수 있다(S40). 예를 들어, 제 4 페이지와 결합된 제 4 X-디코더를 구동하여 제 4 페이지 버퍼에 데이터를 감지 및 래치할 수 있다. 제 4 페이지는 제 1 및 제 2 낸드 셀어레이 중 어느 하나에 속할 수도 있다. 한편, 단계(S40)를 반복함으로써 전체 데이터를 순차적으로 연속하여 외부로 출력할 수 있다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 시작 어드레스에 따른 동작방법을 보여주는 블록도들이다. 도 8은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 동작방법을 보여주는 타이밍도이다.
도 6을 참조하면, 시작 어드레스(SA)가 속한 제 1 페이지(LP-0)와 이에 이어지는 제 2 페이지(RP-0)의 데이터를 동시에 감지할 수 있다(①). 예를 들어, 제 1 페이지(LP-0)는 낸드 셀어레이(110a)에 속하고, 제 2 페이지(RP-0)는 낸드 셀어레이(110b)에 속할 수 있다. 제 1 페이지(LP-0)와 제 2 페이지(RP-0)의 데이터는 페이지 버퍼들(120a, 120b)에 각각 감지 및 래치될 수 있다.
이어서, 제 1 페이지(LP-0)의 시작 어드레스(SA) 이후의 데이터와 제 2 페이지(RP-0)의 데이터를 멀티플렉스 래치(140)를 통해서 순차로 출력하는 동안, 제 3 페이지(LP-1)의 데이터를 감지하여 페이지 버퍼(110a)에 래치할 수 있다(②). 이 경우, 제 3 페이지(LP-1)는 제 1 낸드 셀어레이(110a)에 속하고, 제 1 페이지(LP-0) 바로 아래 행에 배치될 수 있다.
이어서, 제 3 페이지(LP-1)의 데이터를 출력하는 동안 이어지는 제 4 페이지(RP-1)의 데이터를 감지할 수 있다(③). 제 4 페이지(RP-1)는 낸드 셀어레이(110b)에 속하고, 그 데이터는 페이지 버퍼(110b)에 래치될 수 있다. 이어서, 제 4 페이지(RP-1)의 데이터를 출력하는 동안 이어지는 제 5 페이지(LP-2)의 데이터를 감지할 수 있다(④). 제 5 페이지(LP-2)는 제 1 낸드 셀어레이(110a)에 속하고, 그 데이터는 제 1 페이지 버퍼(110a)에 래치될 수 있다.
이에 따르면, 제 1 페이지(LP-0)의 시작 어드레스(SA)로부터 제 2 페이지(RP-0), 제 3 페이지(LP-1) 및 제 4 페이지(RP-1)의 데이터가 순차로 연속해서 출력될 수 있다. 특히, 처음을 제외하고는 한 페이지의 데이터 감지 시간이 그 전 페이지의 출력 시간 내에 이루어지기 때문에, 시작 어드레스(SA)로부터 페이지 간에 레이턴시 없이(no latency) 데이터를 연속해서 출력할 수 있다. 아울러, 이러한 읽기 동작을 반복하면, 시작 어드레스(SA)로부터 전체 데이터를 연속해서 레이턴시 없이 출력하는 것이 가능해진다.
도 7을 참조하면, 시작 어드레스(SA)가 속한 제 1 페이지(RP-0)와 이에 이어지는 제 2 페이지(LP-1)의 데이터를 동시에 감지할 수 있다(①). 예를 들어, 제 1 페이지(RP-0)는 낸드 셀어레이(110b)에 속하고, 제 2 페이지(LP-1)는 낸드 셀어레이(110a)에 속할 수 있다. 제 1 페이지(RP-0)와 제 2 페이지(LP-1)의 데이터는 페이지 버퍼들(120b, 120a)에 각각 감지 및 래치될 수 있다.
이 실시예에서, 제 1 페이지(RP-0)와 제 2 페이지(LP-1)는 인접한 서로 다른 행에 배치되어 있음에도 X-디코터들(115b, 115a) 및 페이지 버퍼들(120b, 120a)을 각각 분리해서 이용하기 때문에, 그 데이터들을 동시에 감지할 수 있다. 처음에 제 1 페이지(RP-0)의 데이터와 제 2 페이지(LP-1)의 데이터를 동시에 감지하는 이유는 제 1 페이지(RP-0)의 시작 어드레스(SA)가 첫 번째 행의 거의 마지막 칼럼 부근에 위치해 있기 때문이다. 이에 따라, 제 1 페이지(RP-0)의 시작 어드레스(SA)로부터의 데이터를 출력하는 짧은 시간 내에 이어지는 제 2 페이지(LP-1)의 데이터를 감지하기 어렵다. 통상적인 경우, 제 1 페이지(RP-0)의 출력 후 소정의 레이턴시를 부여하여 제 2 페이지(LP-1)를 읽기 위한 시간을 부여한다.
반면, 이 실시예의 경우, 페이지 버퍼(120b)에 래치된 제 1 페이지(RP-0)의 시작 어드레스(SA) 이후의 데이터를 출력하고, 페이지 버퍼(120a)에 래치된 제 2 페이지(LP-1)의 데이터를 멀티플렉스 래치(140)를 통해서 순차로 출력하는 동안, 낸드 셀어레이(110b)의 제 3 페이지(RP-1)의 데이터를 감지할 수 있다(②). 따라서, 제 3 페이지(RP-1)의 데이터 감지를 위한 레이턴시를 부여할 필요가 없다.
이어서, 제 3 페이지(RP-1)의 데이터를 출력하는 동안 낸드 셀어레이(110a)의 이어지는 제 4 페이지(LP-2)의 데이터를 감지하여 페이지 버퍼(110a)에 래치할 수 있다(③). 이어서, 제 4 페이지(LP-2)의 데이터를 출력하는 동안 낸드 셀어레이(110b)의 이어지는 제 5 페이지(RP-2)의 데이터를 감지하여 페이지 버퍼(110b)에 래치할 수 있다(④).
따라서, 제 1 페이지(RP-0)의 시작 어드레스(SA)로부터 제 2 페이지(LP-1), 제 3 페이지(RP-1) 및 제 4 페이지(LP-2)의 데이터가 순차로 연속해서 출력될 수 있다. 특히, 처음을 제외하고는 한 페이지의 데이터 감지 시간이 그 전 페이지의 출력 시간 내에 이루어지기 때문에, 시작 어드레스(SA)로부터 페이지 간에 레이턴시 없이(no latency) 데이터를 연속해서 출력할 수 있다. 아울러, 이러한 읽기 동작을 반복하면, 시작 어드레스(SA)로부터 전체 데이터를 연속해서 레이턴시 없이 출력하는 것이 가능해진다.
이에 따라, 데이터의 고속 읽기가 가능해져 비휘발성 메모리 소자의 읽기 성능을 향상시킬 수 있다. 이러한 고속 연속 읽기 성능은 도 8에 도시된 바와 같이 직렬 인터페이스를 이용하는 제품의 규격을 만족할 수 있다. 보다 구체적으로 보면, 칩 선택 단자(CS#)로 칩 선택 신호가 입력되면, 직렬 클록 단자(SCK)의 클록 신호에 맞추어 직렬 입력 단자(SI)로 명령(instruction) 및 어드레스(address)가 차례로 입력될 수 있다. 어드레스 입력 후 이어서 직렬 출력 단자(SO)로 데이터들(D1, D2 등)이 순차로 레이턴시 없이 출력될 수 있다.
도 9 내지 도 12는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 동작방법을 보여주는 개략적인 블록도들이다. 이 실시예에 따른 비휘발성 메모리 소자의 동작방법은 전술한 도 6 및 도 7의 비휘발성 메모리 소자의 동작방법에서 일부 구성을 변형한 것으로서, 따라서 두 실시예들에서 중복된 설명은 생략된다.
도 9를 참조하면, 시작 어드레스(SA)가 낸드 셀어레이(110a)에 속한 경우, 먼저 낸드 셀어레이들(110a, 110b)의 제 1 및 제 2 페이지들을 동시에 감지 및 래치할 수 있다(①). 이어서, 제 2 페이지의 데이터를 출력하는 동안, 낸드 셀어레이(110c)의 이어지는 제 3 페이지 데이터를 감지 및 래치할 수 있다(②). 이어서, 제 3 페이지의 데이터를 출력하는 동안 낸드 셀어레이(110d)의 이어지는 제 4 페이지의 데이터를 감지 및 래치할 수 있다(③). 이어서, 제 4 페이지의 데이터를 출력하는 동안, 낸드 셀어레이(110a)의 이어지는 제 5 페이지의 데이터를 감지 및 래치할 수 있다(④).
도 10을 참조하면, 시작 어드레스(SA)가 낸드 셀어레이(110b)에 속한 경우, 먼저 낸드 셀어레이들(110b, 110c)의 제 1 및 제 2 페이지들을 동시에 감지 및 래치할 수 있다(①). 이어서, 제 2 페이지의 데이터를 출력하는 동안, 낸드 셀어레이(110d)의 이어지는 제 3 페이지 데이터를 감지 및 래치할 수 있다(②). 이어서, 제 3 페이지의 데이터를 출력하는 동안 낸드 셀어레이(110a)의 이어지는 제 4 페이지의 데이터를 감지 및 래치할 수 있다(③). 이어서, 제 4 페이지의 데이터를 출력하는 동안, 낸드 셀어레이(110b)의 이어지는 제 5 페이지의 데이터를 감지 및 래치할 수 있다(④).
도 11을 참조하면, 시작 어드레스(SA)가 낸드 셀어레이(110c)에 속한 경우, 먼저 낸드 셀어레이들(110c, 110d)의 제 1 및 제 2 페이지들을 동시에 감지 및 래치할 수 있다(①). 이어서, 제 2 페이지의 데이터를 출력하는 동안, 낸드 셀어레이(110a)의 이어지는 제 3 페이지 데이터를 감지 및 래치할 수 있다(②). 이어서, 제 3 페이지의 데이터를 출력하는 동안 낸드 셀어레이(110b)의 이어지는 제 4 페이지의 데이터를 감지 및 래치할 수 있다(③). 이어서, 제 4 페이지의 데이터를 출력하는 동안, 낸드 셀어레이(110c)의 이어지는 제 5 페이지의 데이터를 감지 및 래치할 수 있다(④).
도 12를 참조하면, 시작 어드레스(SA)가 낸드 셀어레이(110d)에 속한 경우, 먼저 낸드 셀어레이들(110d, 110a)의 제 1 및 제 2 페이지들을 동시에 감지 및 래치할 수 있다(①). 이어서, 제 2 페이지의 데이터를 출력하는 동안, 낸드 셀어레이(110b)의 이어지는 제 3 페이지 데이터를 감지 및 래치할 수 있다(②). 이어서, 제 3 페이지의 데이터를 출력하는 동안 낸드 셀어레이(110c)의 이어지는 제 4 페이지의 데이터를 감지 및 래치할 수 있다(③). 이어서, 제 4 페이지의 데이터를 출력하는 동안, 낸드 셀어레이(110d)의 이어지는 제 5 페이지의 데이터를 감지 및 래치할 수 있다(④).
전술한 바에 따르면, 시작 어드레스(SA)의 위치에 상관없이 제 1 페이지의 시작 어드레스(SA)로부터, 제 4 페이지까지의 데이터를 페이지간 레이턴시 없이 순차로 연속해서 출력할 수 있다. 나아가, 전술한 제 3 페이지 이후의 동작을 계속해서 반복하면, 제 1 페이지의 시작 어드레스(SA)로부터 전체 데이터를 페이지간 레이턴시 없이 순차로 연속해서 출력할 수 있다. 이러한 동작 성능은 페이지간 레이턴시 없이 고속 연속 읽기를 요하는 제품 규격을 만족할 수 있고, 예컨대 하나의 직렬 출력 단자(도 8의 SO 참조)를 이용하여 데이터를 출력하는 경우 제품 성능 향상에 기여할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (18)

  1. 제 1 군의 페이지들을 포함하는 제 1 낸드 셀어레이;
    제 2 군의 페이지들을 포함하는 제 2 낸드 셀어레이;
    상기 제 1 낸드 셀어레이 및 상기 제 2 낸드 셀어레이에 적어도 일대일로 결합된 복수의 X-디코더들; 및
    상기 제 1 군의 페이지들 내의 시작 어드레스가 속한 제 1 페이지의 데이터, 및 상기 제 2 군의 페이지들 내의 상기 제 1 페이지에 이어지는 제 2 페이지의 데이터를 동시에 감지하도록 상기 복수의 X-디코더들을 제어하는 제어 로직을 포함하는, 비휘발성 메모리 소자.
  2. 제 1 항에 있어서, 상기 제어 로직은 상기 제 2 페이지의 데이터가 외부로 출력되는 동안, 상기 제 2 페이지에 이어지는 제 3 페이지의 데이터를 감지하도록 상기 복수의 X-디코더들을 제어하는, 비휘발성 메모리 소자.
  3. 제 2 항에 있어서, 상기 제 1 군의 페이지들은 상기 제 3 페이지를 포함하고, 상기 제 3 페이지는 상기 제 1 페이지 다음 행에 배치된, 비휘발성 메모리 소자.
  4. 제 3 항에 있어서, 상기 복수의 X-디코더들은
    상기 제 1 낸드 셀어레이에 결합된 적어도 하나의 제 1 X-디코더; 및
    상기 제 2 낸드 셀어레이에 결합된 적어도 하나의 제 2 X-디코더를 포함하는, 비휘발성 메모리 소자.
  5. 제 2 항에 있어서,
    제 3 군의 페이지들을 포함하는 제 3 낸드 셀어레이를 더 포함하고,
    상기 제 3 군의 페이지들은 상기 제 3 페이지를 포함하는, 비휘발성 메모리 소자.
  6. 제 5 항에 있어서,
    제 3 항에 있어서, 상기 복수의 X-디코더들은
    상기 제 1 낸드 셀어레이에 결합된 적어도 하나의 제 1 X-디코더;
    상기 제 2 낸드 셀어레이에 결합된 적어도 하나의 제 2 X-디코더; 및
    상기 제 3 낸드 셀어레이에 결합된 적어도 하나의 제 3 X-디코더를 포함하는, 비휘발성 메모리 소자.
  7. 제 1 항에 있어서,
    상기 제 1 낸드 셀어레이 및 상기 제 2 낸드 셀어레이의 데이터를 감지 및 래치하도록 상기 제 1 낸드 셀어레이 및 상기 제 2 낸드 셀어레이에 적어도 일대일로 결합된 복수의 페이지 버퍼들을 더 포함하는, 비휘발성 메모리 소자.
  8. 제 1 항에 있어서, 상기 시작 어드레스를 검출하는 입력 어드레스 검출 유닛을 더 포함하는, 비휘발성 메모리 소자.
  9. 제 1 항에 있어서, 각 X-디코더는 X-멀티플렉서 및 드라이버를 포함하는, 비휘발성 메모리 소자.
  10. 제 1 항 내지 제 9 항의 어느 한 항에 있어서, 상기 제어 로직은 직렬 인터페이스를 통해서 상기 시작 어드레스로부터 상기 제 1 낸드 셀어레이 및 상기 제 2 낸드 셀어레이의 데이터를 페이지 간에 레이턴시(latency) 없이 연속적으로 외부로 출력하는, 비휘발성 메모리 소자.
  11. 복수의 페이지들을 각각 포함하는 복수의 낸드 셀어레이들;
    상기 복수의 낸드 셀어레이들과 적어도 일대일로 결합된 복수의 X-디코더들;
    상기 복수의 낸드 셀어레이들의 데이터를 감지 및 래치하도록 상기 복수의 낸드 셀어레이들에 적어도 일대일로 결합된 복수의 페이지 버퍼들; 및
    시작 어드레스로부터 상기 복수의 낸드 셀어레이들의 데이터를 순차로 출력하기 위해, 상기 복수의 낸드 셀어레이들 중 상기 시작 어드레스가 속한 제 1 낸드 셀어레이의 제 1 페이지의 데이터 및 상기 제 1 페이지에 이어지는 제 2 낸드 셀어레이의 제 2 페이지의 데이터를 동시에 감지하도록 상기 복수의 X-디코더들을 제어하는 제어 로직을 포함하는, 비휘발성 메모리 소자.
  12. 제 11 항에 있어서, 상기 제어 로직은 상기 제 2 페이지의 데이터가 외부로 출력되는 동안, 상기 제 2 페이지에 이어지는 제 3 페이지의 데이터를 감지하도록 상기 복수의 X-디코더들을 제어하고,
    상기 제 3 페이지는 상기 제 1 낸드 셀어레이에 속하거나 또는 상기 복수의 낸드 셀어레이 내 제 3 낸드 셀어레이에 속하는, 비휘발성 메모리 소자.
  13. 복수의 페이지들을 각각 포함하는 복수의 낸드 셀어레이들;
    상기 복수의 낸드 셀어레이들과 적어도 일대일로 결합된 복수의 X-디코더들;
    상기 복수의 낸드 셀어레이들의 데이터를 감지 및 래치하도록 상기 복수의 낸드 셀어레이들에 적어도 일대일로 결합된 복수의 페이지 버퍼들; 및
    시작 어드레스로부터 페이지들간에 레이턴시(latency) 없이 상기 복수의 낸드 셀어레이들의 데이터를 순차로 직렬 인터페이스를 통해서 외부로 출력할 수 있도록 데이터 읽기를 제어하는 제어 로직을 포함하는, 비휘발성 메모리 소자.
  14. 제 13 항에 있어서, 상기 제어 로직은
    상기 복수의 낸드 셀어레이들 중 상기 시작 어드레스가 속한 제 1 낸드 셀어레이의 제 1 페이지의 데이터 및 상기 제 1 페이지에 이어지는 제 2 낸드 셀어레이의 제 2 페이지의 데이터를 동시에 감지한 후,
    상기 제 2 페이지의 데이터가 외부로 출력되는 동안, 상기 제 2 페이지에 이어지는 제 3 페이지의 데이터를 감지하도록 상기 복수의 X-디코더들을 제어하는, 비휘발성 메모리 소자.
  15. 호스트; 및
    상기 호스트와 직렬 인터페이스를 통해서 데이터를 주고받는 메모리칩을 포함하고, 상기 메모리칩은,
    제 1 군의 페이지들을 포함하는 제 1 낸드 셀어레이;
    제 2 군의 페이지들을 포함하는 제 2 낸드 셀어레이;
    상기 제 1 낸드 셀어레이 및 상기 제 2 낸드 셀어레이에 적어도 일대일로 결합된 복수의 X-디코더들; 및
    상기 제 1 군의 페이지들 내의 시작 어드레스가 속한 제 1 페이지의 데이터, 및 상기 제 2 군의 페이지들 내의 상기 제 1 페이지에 이어지는 제 2 페이지의 데이터를 동시에 감지하도록 상기 복수의 X-디코더들을 제어하는 제어 로직을 포함하는, 전자제어 시스템.
  16. 제 1 군의 페이지들을 포함하는 제 1 낸드 셀어레이 및 제 2 군의 페이지들을 포함하는 제 2 낸드 셀어레이의 시작 어드레스를 검출하는 단계; 및
    상기 제 1 군의 페이지들 내의 시작 어드레스가 속한 제 1 페이지의 데이터, 및 상기 제 2 군의 페이지들 내의 상기 제 1 페이지에 이어지는 제 2 페이지의 데이터를 동시에 감지하는 단계를 포함하는, 비휘발성 메모리 소자의 동작방법.
  17. 제 16 항에 있어서, 상기 제 2 페이지의 데이터가 외부로 출력되는 동안, 상기 제 2 페이지에 이어지는 제 3 페이지의 데이터를 감지하는 단계를 더 포함하는, 비휘발성 메모리 소자의 동작방법.
  18. 제 16 항에 있어서, 상기 동시에 감지하는 단계는 상기 제 1 및 제 2 페이지들의 데이터를 상기 제 1 및 제 2 페이지들에 대응하는 제 1 및 제 2 페이지 버퍼들에 각각 감지 및 래치하는 단계를 포함하는, 비휘발성 메모리 소자의 동작방법.
PCT/KR2012/002047 2011-04-01 2012-03-22 비휘발성 메모리 소자, 전자제어 시스템, 및 비휘발성 메모리 소자의 동작방법 WO2012134096A2 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
EP12764518.2A EP2696350A4 (en) 2011-04-01 2012-03-22 NON-VOLATILE MEMORY ELEMENT, ELECTRONIC CONTROL SYSTEM, AND METHOD FOR OPERATING THE NON-VOLATILE MEMORY ELEMENT
US14/009,213 US9262099B2 (en) 2011-04-01 2012-03-22 Non-volatile memory device, electronic control system, and method of operating the non-volatile memory device
CN201280025856.3A CN103608867B (zh) 2011-04-01 2012-03-22 非易失性存储元件、电子控制系统、以及操作该非易失性存储元件的方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020110030143A KR101293223B1 (ko) 2011-04-01 2011-04-01 비휘발성 메모리 소자, 전자제어 시스템, 및 비휘발성 메모리 소자의 동작방법
KR10-2011-0030143 2011-04-01

Publications (3)

Publication Number Publication Date
WO2012134096A2 true WO2012134096A2 (ko) 2012-10-04
WO2012134096A3 WO2012134096A3 (ko) 2012-12-13
WO2012134096A9 WO2012134096A9 (ko) 2013-10-17

Family

ID=46932065

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/KR2012/002047 WO2012134096A2 (ko) 2011-04-01 2012-03-22 비휘발성 메모리 소자, 전자제어 시스템, 및 비휘발성 메모리 소자의 동작방법

Country Status (5)

Country Link
US (1) US9262099B2 (ko)
EP (1) EP2696350A4 (ko)
KR (1) KR101293223B1 (ko)
CN (1) CN103608867B (ko)
WO (1) WO2012134096A2 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150130848A (ko) * 2014-05-14 2015-11-24 에스케이하이닉스 주식회사 반도체 메모리 장치
JP6453492B1 (ja) 2018-01-09 2019-01-16 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0171930B1 (ko) 1993-12-15 1999-03-30 모리시다 요이치 반도체 메모리, 동화기억 메모리, 동화기억장치, 동화표시장치, 정지화기억 메모리 및 전자노트
FR2719939A1 (fr) 1994-05-11 1995-11-17 Sgs Thomson Microelectronics Mémoire non volatile modifiable électriquement à interface de commande.
KR0172363B1 (ko) 1995-09-30 1999-03-30 김광호 멀티 뱅크 구조를 갖는 반도체 메모리 장치
KR100463197B1 (ko) 2001-12-24 2004-12-23 삼성전자주식회사 멀티-페이지 프로그램 동작, 멀티-페이지 읽기 동작,그리고 멀티-블록 소거 동작을 갖는 낸드 플래시 메모리장치
US7009872B2 (en) * 2003-12-22 2006-03-07 Hewlett-Packard Development Company, L.P. MRAM storage device
US7594135B2 (en) 2003-12-31 2009-09-22 Sandisk Corporation Flash memory system startup operation
JP2006040497A (ja) 2004-07-30 2006-02-09 Renesas Technology Corp 半導体記憶装置、不揮発性半導体記憶装置
KR100684876B1 (ko) 2005-01-03 2007-02-20 삼성전자주식회사 독출 시간을 단축시킬 수 있는 플래시 메모리 장치 및 방법
KR100855972B1 (ko) 2007-01-23 2008-09-02 삼성전자주식회사 서로 다른 독출 대기 시간을 가지는 복수개의 메모리 셀어레이들을 구비하는 불휘발성 메모리 시스템 및 상기불휘발성 메모리 시스템의 데이터 독출 방법
KR100875293B1 (ko) * 2007-02-08 2008-12-23 삼성전자주식회사 시스템 성능을 향상시킬 수 있는 플래시 메모리 시스템
US20090013148A1 (en) 2007-07-03 2009-01-08 Micron Technology, Inc. Block addressing for parallel memory arrays
US8429329B2 (en) 2007-10-17 2013-04-23 Micron Technology, Inc. Serial interface NAND
US8446786B2 (en) * 2011-01-20 2013-05-21 Micron Technology, Inc. Outputting a particular data quantization from memory
KR20150000543A (ko) * 2013-06-24 2015-01-05 에스케이하이닉스 주식회사 반도체 메모리 장치, 그것을 포함하는 메모리 시스템

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
None
See also references of EP2696350A4

Also Published As

Publication number Publication date
US20140223080A1 (en) 2014-08-07
US9262099B2 (en) 2016-02-16
EP2696350A2 (en) 2014-02-12
CN103608867A (zh) 2014-02-26
WO2012134096A9 (ko) 2013-10-17
KR20120111579A (ko) 2012-10-10
CN103608867B (zh) 2016-03-30
EP2696350A4 (en) 2015-02-25
WO2012134096A3 (ko) 2012-12-13
KR101293223B1 (ko) 2013-08-05

Similar Documents

Publication Publication Date Title
US10712960B2 (en) Configurable operating mode memory device and methods of operation
US20160147455A1 (en) Memory system with selective access to first and second memories
US8320200B2 (en) Semiconductor storage device and method of reading data therefrom
JP2004071066A5 (ko)
TW201435885A (zh) 非揮發性記憶體裝置之分裂區塊解碼器
JP2008108418A (ja) マルチページプログラムの方法、及びこれを行うためのフラッシュメモリ装置
WO2013180387A1 (ko) 낸드 플래시 메모리 장치의 페이지 데이터 독출 방법
US20080005434A1 (en) Method and Apparatus for Communicating Data Over Multiple Pins of A Multi-Mode Bus
US10891987B2 (en) Semiconductor memory device
KR101221265B1 (ko) 구성가능 입력/출력 포트를 구비한 메모리 모듈
WO2012134096A2 (ko) 비휘발성 메모리 소자, 전자제어 시스템, 및 비휘발성 메모리 소자의 동작방법
WO2010107173A1 (ko) Ssd 컨트롤러 및 ssd 컨트롤러의 동작 방법
WO2012134097A2 (ko) 데이터 기록 방법, 메모리, 및 메모리 기록 시스템
US8806155B2 (en) Methods and apparatus for designating or using data status indicators
WO2012134098A2 (ko) 메모리 및 메모리 읽기 방법
CN107818804B (zh) 存储器装置及包括其的存储器系统
CN114694722A (zh) 用于暂时中止和恢复操作的存储器装置
US20140269073A1 (en) Semiconductor memory device
WO2023287061A1 (ko) Nand 플래시 메모리와 sram이 융합된 nas 메모리 셀 및 이를 이용한 nas 메모리 어레이
WO2024037097A1 (zh) 铁电存储器和终端
WO2024034734A1 (ko) Nand 플래시 메모리와 플립플롭을 결합한 naf 메모리 장치 및 그 동작방법
CN111145804B (zh) 解码电路及具有该解码电路的半导体存储器装置
US10796769B2 (en) Memory device and memory system having the same
WO2013094913A1 (ko) 입출력 핀을 이용한 다중 웨이 낸드 플래시 제어 장치 및 방법
KR20130003319A (ko) 비휘발성 메모리 소자, 전자제어 시스템, 및 비휘발성 메모리 소자의 동작방법

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 201280025856.3

Country of ref document: CN

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 12764518

Country of ref document: EP

Kind code of ref document: A2

NENP Non-entry into the national phase

Ref country code: DE

WWE Wipo information: entry into national phase

Ref document number: 14009213

Country of ref document: US

WWE Wipo information: entry into national phase

Ref document number: 2012764518

Country of ref document: EP