WO2012134097A2 - 데이터 기록 방법, 메모리, 및 메모리 기록 시스템 - Google Patents

데이터 기록 방법, 메모리, 및 메모리 기록 시스템 Download PDF

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WO2012134097A2
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서명규
황태선
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(주)아토솔루션
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    • G11C16/24—Bit-line control circuits

Definitions

  • the present invention relates to a memory, a memory write system, and a method of writing data to a memory, and in particular, a technique applied to a memory having a NAND cell array.
  • a nonvolatile memory device such as a flash memory, has not only excellent data retention, but also low power consumption and strong external shock compared to a hard disk.
  • a NOR structure flash memory is used for code storage in the sense of high speed random access, and a NAND structure flash memory for high data density and page operation.
  • Such flash memory may be required to sequentially exchange data with a host depending on a product or an interface.
  • a NAND cell array can consist of multiple blocks, each of which is a row called a word-line and a matrix of rows called a bit-line. It may be structured.
  • NAND cell In general, three types of operations may be performed on a NAND cell: erase, program, and read.
  • the delete operation may be performed on a block basis or on a word-line basis.
  • all NAND cells in one word-line must be programmed at one time.
  • the present invention provides a memory writing method, a memory for this method, and a memory writing system for the method, which enable the host device to write data to a memory including a NAND cell array with only one write command. do.
  • a memory may include at least two registers in a memory including a NAND cell array so that the host device controlling the memory can write data to the memory with only one write command.
  • a data writing method includes storing input data input from an outside of the memory in at least a portion of a first register included in a memory including a NAND cell array, wherein the first data is stored in the first register. Storing a portion of the data stored in the first page of the NAND cell array in the remaining portion of the register, and storing the data stored in the second page of the NAND cell array in the second register included in the memory. , Erasing data stored in the first page and the second page, and programming the data stored in the first register to the first page, and the second register Programming the data stored in the second page above.
  • a memory is a memory including a NAND cell array, and includes a control unit and a first register and a second register configured to receive data stored in the NAND cell array.
  • the controller stores the input data input from the outside of the memory in at least a portion of the first register, and stores a portion of the data stored in the first page of the NAND cell array in the remaining portion of the first register. And store the data stored in the second page of the NAND cell array in the second register, and then delete the data stored in the first page and the second page.
  • the data stored in the first register is then programmed into the first page, and the data stored in the second register is programmed into the second page.
  • a data writing method includes the step of the data output device completing writing the above data to the above memory by sending a data write start address and data to a memory including the NAND cell array. do.
  • a memory write system includes a memory including a NAND cell array, and a data output device adapted to write data to the memory above.
  • the above memory is configured to complete the above data recording upon receiving the above data and the data write start address from the above data output device.
  • data may be stored in a memory including the NAND cell array.
  • FIG. 1A illustrates a memory write system in accordance with an embodiment of the present invention.
  • FIG. 1B illustrates a memory writing system according to another embodiment of the present invention.
  • FIG. 2A is a flowchart illustrating a process of writing data in a memory having a NAND cell array by a host device in a memory write system according to an exemplary embodiment of the present invention.
  • 2B is a flowchart illustrating a process of programming data into a memory having a NAND cell array by a host device in a memory write system according to another exemplary embodiment.
  • FIG. 3 schematically illustrates a structure of a memory including a NAND cell array according to an embodiment of the present invention.
  • FIG. 4 illustrates a structure and a connection relationship between the page buffer and the NAND cell array shown in FIG. 3.
  • 5A to 5K are for explaining a memory writing method according to an embodiment of the present invention.
  • FIG 6 shows the internal structure of the memory 1 according to another embodiment of the present invention.
  • the memory according to embodiments of the present invention may be a nonvolatile memory device.
  • the nonvolatile memory device may refer to a memory device capable of retaining data even when a power source is removed.
  • a nonvolatile memory device may include a flash memory, an EEPROM, a phase change memory (PRAM), a magnetic memory (MRAM), a resistive memory (RRAM), and the like.
  • the flash memory may be referred to as a floating gate memory, a charge trapping memory, a sonos memory, or the like, and the name does not limit the scope of these embodiments.
  • FIG. 1A illustrates a memory write system in accordance with an embodiment of the present invention.
  • the host device 2 may be connected to the memory 1 including the NAND cell array through an address input line 3 and a data input line 4.
  • the host device 2 transmits the data to be written to the memory 1 and the recording position of the data via the data input line 4 and the address input line 3, the writing of this data to the memory 1 is performed. This can be done.
  • the address input line 3 and the data input line 4 may each consist of one line or several lines.
  • FIG. 1B illustrates a memory writing system according to another embodiment of the present invention.
  • the host device 2 may be connected to the memory 1 via the input line 5.
  • the input line 5 may consist of one line or may consist of several lines.
  • FIG. 2A is a flowchart illustrating a process in which a host device writes data to a memory having a NAND cell array in a memory write system according to an exemplary embodiment of the present invention.
  • step S10 the host device prepares data to be written into the memory.
  • a start address that is, a start point of a recording position of the data
  • the host device may write data to the memory by transmitting the prepared data and the start address to the memory together with the write command.
  • the host device may transmit the length of data to be recorded together.
  • 2B is a flowchart illustrating a process of programming data into a memory having a NAND cell array by a host device in a memory write system according to another exemplary embodiment.
  • step S20 the host device prepares data to be programmed into the memory.
  • step S21 the word-line or the corresponding block of the memory is erased. Because of this deletion operation, data of the unwanted cell may disappear, the host device reads the data of the word-line or block to be deleted in advance in step S20, and then backs up the data to be programmed. By replacing the parts, data preparation can be completed.
  • step S22 the host device may program the data in the memory by transferring the data and the start address prepared in step S20 to the memory along with the program command. According to an implementation example, the host device may transmit the length of data to be recorded together.
  • the same data can be stored in the memory.
  • the operation performed by the host device is relatively simpler than the method of FIG. 2B.
  • FIG. 3 schematically illustrates a structure of a memory including a NAND cell array according to an embodiment of the present invention. Other components may be included in this memory, but are omitted for convenience of description.
  • the memory 1 may include an odd register 100, an even register 200, a page buffer 300, and a NAND cell array 400.
  • the odd register 100 may be referred to as the second register 100
  • the even register 200 may be referred to as the first register 200.
  • the NAND cell array 400 may include a plurality of word lines and a plurality of bit lines.
  • One word-line included in the NAND cell array 400 may correspond to one page.
  • One page may be divided into an even subpage 61 and an odd subpage 62.
  • the even subpage 61 may be defined as a set of even-numbered bit-lines 61
  • the odd subpage 62 may be defined as a set of odd-numbered bit-lines 62.
  • the even-numbered bit-lines 61 and the odd-numbered bit-lines 62 may be arranged in an interleaved structure.
  • an even subpage 61 may be referred to as a first page 61 and an odd subpage 62 may be referred to as a second page 62.
  • the odd register 100 is configured to store data stored in the odd-numbered bit-line 62 of a specific word-line.
  • the even register 200 is configured to store data stored in the even-numbered bit-line 61 of the specific word-line above.
  • the input data may be stored in the portion 201 of the even register 200. Can be.
  • data belonging to the even subpage 61 may be recorded in the remaining part 202 except the upper part 201 of the even register 200.
  • the data belonging to the even-numbered subpage 61 may be data of the remaining part except for the part to be replaced by the above input data.
  • the operation may be performed in a similar manner to the above.
  • step S101 input data input from the outside of the memory 1 may be stored in a part 201 of the even register 200.
  • data stored in the even subpage 61 may be read and stored in the page buffer 300.
  • step S103 data of the remaining portion except for the portion replaced by the above input data among the data of the even subpage 61 stored in the page buffer 300 is stored in the remaining portion 202 of the even register 200. Can be stored.
  • operation S104 data stored in the odd subpage 62 may be read and stored in the page buffer 300.
  • data of the odd subpage 62 stored in the page buffer 300 may be stored in the odd register 100.
  • step S106 all the data recorded in the word-line to which the even subpage 61 and the odd subpage 62 belong can be deleted.
  • data stored in the even register 200 may be stored in the page buffer 300.
  • data of the even register 200 stored in the page buffer 300 may be programmed into the even subpage 61.
  • data stored in the odd register 100 may be stored in the page buffer 300.
  • the data of the odd register 100 stored in the page buffer 300 may be programmed into the odd subpage 62.
  • step S102, step S103, step S104, and step S105 may be changed in the order of step S104, step S105, step S102, and step S103.
  • step S107, step S108, step S109, and step S110 may be changed in the order of step S109, step S110, step S107, and step S108.
  • FIG. 4 illustrates a structure and a connection relationship between the page buffer 300 and the NAND cell array 400 illustrated in FIG. 3.
  • a bit selector 500 not shown in FIG. 3 may be further interposed in the signal transfer path between the page buffer 300 and the NAND cell array 400.
  • the bit selector 500 may be adjacent to each other even-numbered bit-line.
  • One of (BLe (i)) and an odd-numbered bit-line (BLo (i)) may be selected and connected to the page buffer 300.
  • the module 502 may also be used.
  • the even-numbered bit-line BLe (i + 1) may be selected.
  • 3 and 4 illustrate an example of a single side interleaving architecture, but according to an embodiment, a double side interleaving architecture may be used.
  • 5A to 5K are for explaining a memory writing method according to an embodiment of the present invention.
  • FIG. 5A illustrates in detail the structure of the block 604 of the index [i], the even register 200, the odd register 100, and the page buffer 300 among the several blocks included in the NAND memory cell. .
  • the odd register 100, the even register 200, and the page buffer 300 are each capable of storing C data.
  • 0, ..., s, ..., s + n-1, ..., C-1 shown in Figs. 5A to 5K represent index numbers of data bits, respectively.
  • the length of input data input from the outside of the memory is a natural number n
  • the input data is index ⁇ [s], ..., [of even-numbered subpages 61 included in the word-line 605.
  • s + n-1] ⁇ input data may be expressed as ⁇ DN [s], ..., DN [s + n-1] ⁇ .
  • the recording start address s may be input to the memory together with the input data.
  • even-numbered subpages 61 and odd-numbered subpages 62 of the word-line 605 may be erased or specific data may be stored by a prior program operation. have.
  • the data stored in each NAND cell may be '0' or '1', or any one of three or more values having multiple levels.
  • step S101 input data ⁇ DN [s], ..., DN [s + n-1] ⁇ is the index ⁇ [s], ..., of even register 200. [s + n-1] ⁇ .
  • step S102 the index ⁇ [0] of the even subpage 61 included in the word-line 605. All data in the NAND cells of [1], [2], ..., [C-1] ⁇ ⁇ DE [0], DE [1], DE [2], ..., DE [C-1 ] ⁇ May be stored in the page buffer 300.
  • step S103 indexes ⁇ [0], [1], ..., [s-1] ⁇ and indexes ⁇ [s +] of data stored in the page buffer 300 are displayed.
  • n] ..., [C-1] ⁇ data ⁇ DE [0], DE [1], ..., DE [s-1] ⁇ and data ⁇ DE [s + n], .. , DE [C-1] ⁇ is the cell at index ⁇ [0], [1], ..., [s-1] ⁇ of even register 200 and index ⁇ [s + n], ... , [C-1] ⁇ .
  • the result is the index ⁇ [0] of even register 200.
  • step S104 the index ⁇ [0] of the odd subpages 62 included in the word-line 605. All data in the NAND cells of [1], [2], ..., [C-1] ⁇ ⁇ DO [0], DO [1], DO [2], ..., DO [C-1 ] ⁇ May be stored in the page buffer 300.
  • step S105 data stored in the page buffer 300 is indexed and stored in the odd register 100.
  • the odd register 100 stores data ⁇ DO [0], DO [1], DO [2], ..., DO [C-1] ⁇ .
  • step S106 all data in word-line 605 is deleted.
  • step S107 the data ⁇ DE [0], DE [1], ...., DE [s-1], DN [stored in the even registers 200. s], ..., DN [s + n-1], DE [s + n], ..., DE [C-1] ⁇ are stored in the page buffer 300 in index order.
  • step S108 the data stored in the page buffer 300 is programmed in the index order to the even subpage 61 included in the word-line 605.
  • the index ⁇ [s], ..., [s + n-1] ⁇ of the even subpage 61 has the input data ⁇ DN [s], ..., DN [s + n-1] ⁇ .
  • the data stored in FIG. 5A may be maintained in the remaining indexes of the even subpage 61.
  • step S109 the data ⁇ DO [0], DO [1], DO [2], ..., DO [C-1 stored in the odd register 100 is stored. ] ⁇ Is stored in the page buffer 300 in index order.
  • step S110 data stored in the page buffer 300 is programmed in an index order to the odd subpage 62 included in the word-line 605. As a result, the data stored in FIG. 5A may be retained in the odd subpage 62.
  • the NAND of the indexes ⁇ [s], ..., [s + n-1] ⁇ of the even subpages 61 included in the word-line 605 are performed.
  • the data of the cell can be recorded by changing the input data ⁇ DN [s], ..., DN [s + n-1] ⁇ .
  • the host device may transmit only one command.
  • step S102, S103, S104, and S105 described in FIGS. 5A to 5K is performed in steps S104, S105, and S102.
  • step S103 In the order of step S103.
  • step S107, step S108, step S109, and step S110 may be changed in the order of step S109, step S110, step S107, and step S108.
  • FIG 6 shows the internal structure of the memory 1 according to another embodiment of the present invention.
  • the memory 1 shown in FIG. 6 may further include an error correction processor 700 in the components of the memory 1 shown in FIG. 3.
  • the data moving from the even register 200 to the page buffer 300 by the step and the data moving from the odd register 100 to the page buffer 300 by the step S109 are respectively sent to the error correction processing unit 700.
  • the error can be corrected by
  • the memory 1 may further include a controller 800.
  • the controller 800 may control the odd register 100, the even register 200, the page buffer 300, and / or the error correction processor 700 to perform steps S101 to S110. Can be.
  • One embodiment of the present invention is a data-in input from the outside of the memory 1 to a portion 201 of the first register 200 included in the memory 1 including the NAND cell array 400. ), And storing a portion of data stored in the first page 61 of the NAND cell array 400 in the remaining portion 202 of the first register 200.
  • a part of the data stored in the first page 61 may be a remaining part of the first page 61 except for the part where the input data is to be programmed.
  • This step may correspond to step S101, step S102, and step S103 described above.
  • the method may include storing the data stored in the second page 100 of the NAND cell array 400 in the second register 100 included in the memory 1. This step may correspond to steps S104 and S105 described above.
  • the method may include deleting data stored in the first page 61 and the second page 62. This step may correspond to step S106 described above.
  • the method may include programming the data stored in the first register 200 on the first page 61. This step may correspond to steps S107 and S108 described above.
  • the method may include programming data stored in the second register 100 on the second page 62. This step may correspond to step S109 and step S110 described above.
  • the data moving between the first register 200 and the first page 61 or the data moving between the second register 100 and the second page 62 are respectively stored in the memory 1. It may pass through the included page buffer 300.
  • the data moving between the first page 61 and the first register 200 or the data moving between the second page 62 and the second register 100 are error corrected.
  • the process can go through.
  • the first page 61 and the second page 62 may be included in the same word-line 605 of one of the NAND cell array 400.
  • the first register 200 and the second register 100 may be static random access memory (SRAM).
  • SRAM static random access memory
  • Another embodiment of the invention is directed to a memory 1 including a NAND cell array 400.
  • the memory 1 includes a first register 200 and a second register 100 configured to receive data stored in the controller 800 and the NAND cell array 400.
  • the controller 800 stores input data input from the outside of the memory 1 in a portion 201 of the first register 200, and the NAND cell array 400 in the remaining portion 202 of the first register 200.
  • a portion of the data stored in the first page 61 of the NAND cell is stored, and the data stored in the second page 62 of the NAND cell array 400 is stored in the second register 100.
  • the data stored in the first page 61 and the second page 62 is then deleted.
  • the data stored in the first register 200 is programmed into the first page 61, and the second register is stored.
  • the data stored in the 100 is programmed to the second page 62.
  • the memory 1 may further include a page buffer 300.
  • data moving between the first register 200 and the first page 61 or data moving between the second register 100 and the second page 62 may be pages included in the memory 1, respectively. It may be adapted to pass through the buffer 300.
  • the memory 1 corrects an error of data used between the first page 61 and the first register 200 or data moving between the second page 62 and the second register 100.
  • the error correction processor 700 may further include.
  • the first page 61 and the second page 62 may be included in the same word-line 605 of one of the NAND cell array 400.
  • the data output device 2 sends data to the memory 1 including the NAND cell array 400 by sending a data write start address, data, and a write command signal. And to complete recording.
  • the size of the above data may be smaller than or equal to the size of any one of two or more pages 61 and 62 included in one word-line 605 of the NAND cell array 400.
  • the above address may include a block address, a word-line address, and a bit-line address of the NAND cell array 400.
  • Another embodiment of the invention is directed to a memory recording system comprising a memory 1 including a NAND cell array 400 and a data output device 2 adapted to write data to the memory 1.
  • the memory 1 is configured to complete the data recording when the data and the data recording start address are input from the data output device 2.
  • the memory 1 may include a first register 200 and a second register 100 configured to receive data stored in the controller 800 and the NAND cell array 400.
  • the controller 800 stores input data input from the outside of the memory 1 in a portion 201 of the first register 200, and the NAND cell in the remaining portion 202 of the first register 200.
  • a portion of data stored in the first page 61 of the array 400 is stored, and data stored in the second page 62 of the NAND cell array 400 is stored in the second register 100.
  • the controller 800 is configured to delete data stored in the first page 61 and the second page 62, and programs the data stored in the first register 200 in the first page 61.
  • the data stored in the second register 100 is programmed into the second page 62.
  • the memory and memory recording system may be used as one component of a computer, a mobile phone, a mobile device, a personal digital assistant (PDA) navigation device, a home appliance, and the like.
  • PDA personal digital assistant

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Abstract

데이터 출력 디바이스가 NAND 셀 어레이를 포함하는 메모리에게 데이터 기록 시작 주소 및 데이터를 전송함으로써 상기 메모리에 상기 데이터를 기록하는 것을 완료하는 단계를 포함하는 데이터 기록 방법이 공개된다.

Description

데이터 기록 방법, 메모리, 및 메모리 기록 시스템
본 발명은 메모리, 메모리 기록 시스템, 및 메모리에 데이터를 기록하는 방법에 관한 것으로서, 특히 NAND 셀 어레이를 갖는 메모리에 적용되는 기술이다.
비휘발성 메모리 소자, 예컨대 플래시 메모리는 데이터의 보존성이 우수할 뿐만 아니라, 하드 디스크 등에 비해서 소비전력이 낮고 외부충격에 강한 장점이 있다. 특히, 노어(NOR) 구조의 플래시 메모리는 고속 랜덤 액세스가 가능하다는 점에서 코드 저장용으로 이용되고, 낸드(NAND) 구조의 플래시 메모리는 그 집적도가 높고 페이지 동작이 가능하다는 점에서 데이터 저장용으로 일반적으로 이용된다. 이러한 플래시 메모리는 제품 또는 인터페이스에 따라서 호스트와 순차적으로 데이터를 주고받을 것이 요구되기도 한다.
NAND 셀 어레이는 여러 개의 블록으로 구성될 수 있으며, 각 블록은 워드-라인(word-line)으로 지칭되는 열(row)과, 비트-라인(bit-line)이라고 지칭되는 행의 매트릭스(matrix) 구조로 되어 있을 수 있다.
NAND 셀에 대하여 일반적으로 삭제(erase), 프로그램(program), 읽기(read)의 세 가지 종류의 오퍼레이션을 수행할 수 있다. 삭제 오퍼레이션은 블록 단위로 수행되거나 워드-라인 단위로 수행될 수 있다. 프로그램 오퍼레이션을 수행할 때에는 하나의 워드-라인에 있는 모든 NAND 셀이 한 번에 프로그램되어야 한다.
NAND 셀 어레이의 하나의 워드-라인에 포함된 일부의 셀에 대하여만 프로그램할 때에도, 그 워드-라인에 포함된 다른 셀의 내용이 함께 변경되어야 한다. 따라서, 일부의 셀에 대하여만 프로그램하기 위해서는 그 워드-라인의 데이터를 모두 읽어 저장함으로써 데이터를 백업할 필요가 있다. 그 다음에 백업된 내용 중, 프로그램이 필요한 셀의 내용을 변경하여 새로운 데이터를 준비하고, 프로그램할 워드-라인 전체를 삭제한 다음, 마지막으로 새로 준비된 데이터를 이용하여 해당 워드-라인 전체를 다시 프로그램하는 과정을 거쳐야 한다. 이와 같은 일련의 과정을 수행하기 위하여, NAND 셀 어레이를 포함하는 메모리를 제어하는 호스트 디바이스(host device)는 적어도 해당 워드-라인을 삭제하는 명령 및 프로그램하는 명령을 수행하여야 한다.
본 발명에서는 호스트 디바이스가 한 번의 기록(write) 명령만으로 NAND 셀 어레이를 포함하는 메모리에 데이터를 기록할 수 있도록 하는 메모리 기록 방법, 이 방법을 위한 메모리, 및 이 방법을 위한 메모리 기록 시스템을 제공하고자 한다.
이하 상술한 기술적 과제를 해결하기 위한 방법에 대하여 설명한다.
본 발명의 일 양상에 따른 메모리는, 메모리를 제어하는 호스트 디바이스가 한 번의 기록 명령만으로도 메모리에 데이터를 기록할 수 있도록, NAND 셀 어레이를 포함하는 메모리에 적어도 두 개의 레지스터를 구비할 수 있다.
본 발명의 일 양상에 따른 데이터 기록 방법은, NAND 셀 어레이를 포함하는 메모리에 포함된 제1레지스터의 적어도 일부분에 위의 메모리의 외부로부터 입력된 입력 데이터를 저장(save)하고, 위의 제1레지스터의 나머지 부분에 위의 NAND 셀 어레이의 제1페이지에 저장된 데이터의 일부분을 저장하는 단계, 위의 메모리에 포함된 제2레지스터에 위의 NAND 셀 어레이의 제2페이지에 저장된 데이터를 저장하는 단계, 위의 제1페이지와 위의 제2페이지에 저장된 데이터를 삭제(erase)하는 단계, 및 위의 제1레지스터에 저장된 데이터를 위의 제1페이지에 프로그램(program)하고, 위의 제2레지스터에 저장된 데이터를 위의 제2페이지에 프로그램하는 단계를 포함한다.
본 발명의 다른 양상에 따른 메모리는 NAND 셀 어레이를 포함하는 메모리로서, 제어부, 및 위의 NAND 셀 어레이에 저장된 데이터를 입력받도록 되어 있는 제1레지스터와 제2레지스터를 포함한다. 이때 제어부는 위의 제1레지스터의 적어도 일부분에 위의 메모리의 외부로부터 입력된 입력 데이터를 저장하고, 위의 제1레지스터의 나머지 부분에 위의 NAND 셀 어레이의 제1페이지에 저장된 데이터의 일부분을 저장하며, 위의 제2레지스터에 위의 NAND 셀 어레이의 제2페이지에 저장된 데이터를 저장하도록 되어 있고, 그 다음에 위의 제1페이지와 위의 제2페이지에 저장된 데이터를 삭제하도록 되어 있으며, 그 다음에 위의 제1레지스터에 저장된 데이터를 위의 제1페이지에 프로그램하고, 위의 제2레지스터에 저장된 데이터를 위의 제2페이지에 프로그램하도록 되어 있다.
본 발명의 또 다른 양상에 따른 데이터 기록 방법은, 데이터 출력 디바이스가 NAND 셀 어레이를 포함하는 메모리에게 데이터 기록 시작 주소 및 데이터를 전송함으로써 위의 메모리에 위의 데이터를 기록하는 것을 완료하는 단계를 포함한다.
본 발명의 또 다른 양상에 따른 메모리 기록 시스템은 NAND 셀 어레이를 포함하는 메모리, 및 위의 메모리에 데이터를 기록하도록 되어 있는 데이터 출력 디바이스를 포함한다. 이때, 위의 메모리는, 위의 데이터 출력 디바이스로부터 위의 데이터 및 데이터 기록 시작 주소를 입력받으면 위의 데이터의 기록을 완료하도록 되어 있다.
본 발명에 따르면 호스트 디바이스가 한 번의 기록(write) 명령만을 수행하더라도 NAND 셀 어레이를 포함하는 메모리에 데이터를 저장할 수 있다.
도 1a는 본 발명의 일 실시예에 따른 메모리 기록 시스템을 나타낸다.
도 1b는 본 발명의 다른 실시예에 따른 메모리 기록 시스템을 나타낸다.
도 2a는 본 발명의 일 실시예에 따른 메모리 기록 시스템에서 호스트 디바이스가 NAND 셀 어레이를 갖는 메모리에 데이터를 기록하는 과정을 나타낸 순서도이다.
도 2b는 다른 실시예에 따른 메모리 기록 시스템에서 호스트 디바이스가 NAND 셀 어레이를 갖는 메모리에 데이터를 프로그램하는 과정을 나타낸 순서도이다.
도 3은 본 발명의 일 실시예에 따른 NAND 셀 어레이를 포함하는 메모리의 구조를 간략히 나타낸 것이다.
도 4는 도 3에 도시한 페이지 버퍼와 NAND 셀 어레이의 구조 및 연결관계를 나타낸 것이다.
도 5a 내지 도 5k는 본 발명의 일 실시예에 따른 메모리 기록 방법을 설명하기 위한 것이다.
도 6은 본 발명의 다른 실시예에 따른 메모리(1)의 내부 구조를 나타낸 것이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 이하에서 사용되는 용어는 단지 특정 실시예를 언급하기 위한 것이며, 본 발명을 한정하는 것을 의도하지 않는다. 또한, 이하에서 사용되는 단수 형태들은 문구들이 이와 명백히 반대의 의미를 나타내지 않는 한 복수 형태들도 포함한다.
본 발명의 실시예들에 따른 메모리는 비휘발성 메모리 소자일 수 있다. 또한 비휘발성 메모리 소자는 전원이 제거되어도 데이터를 유지할 수 있는 메모리 소자를 지칭할 수 있다. 예를 들어, 이러한 비휘발성 메모리 소자는 플래시(flash) 메모리, 이이피롬(EEPROM), 상전이 메모리(PRAM), 자기 메모리(MRAM), 저항 메모리(RRAM) 등을 포함할 수 있다. 한편, 플래시 메모리는 플로팅 게이트 메모리, 전하 트랩형 메모리, 소노스(SONOS) 메모리 등으로 불릴 수도 있고, 그 명칭이 이러한 실시예들의 범위를 제한하지 않는다.
도 1a는 본 발명의 일 실시예에 따른 메모리 기록 시스템을 나타낸다.
호스트 디바이스(2)는 NAND 셀 어레이를 포함하는 메모리(1)와 주소 입력 라인(3) 및 데이터 입력 라인(4)를 통해 연결될 수 있다. 호스트 디바이스(2)가 데이터 입력 라인(4) 및 주소 입력 라인(3)을 통해 메모리(1)에 기록하고자 하는 데이터 및 이 데이터의 기록 위치를 송신하면, 메모리(1)에 대한 이 데이터의 기록이 완료될 수 있다. 이때, 주소 입력 라인(3)과 데이터 입력 라인(4)은 각각 한 개의 라인으로 구성되거나 또는 여러 개의 라인으로 구성될 수 있다.
도 1b는 본 발명의 다른 실시예에 따른 메모리 기록 시스템을 나타낸다.
호스트 디바이스(2)는 메모리(1)와 입력 라인(5)을 통해 연결될 수 있다. 호스트 디바이스(2)가 입력 라인(5)을 통해 메모리(1)에 기록하고자 하는 데이터 및 이 데이터의 기록 위치를 송신하면, 이 데이터가 메모리(1)에 기록될 수 있다. 이때, 입력 라인(5)은 한 개의 라인으로 구성되거나 또는 여러 개의 라인으로 구성될 수 있다.
도 2a는 본 발명의 일 실시예에 따른 메모리 기록 시스템에서 호스트 디바이스가 NAND 셀 어레이를 갖는 메모리에 데이터를 기록(write)하는 과정을 나타낸 순서도이다.
단계(S10)에서 호스트 디바이스는 메모리에 기록할 데이터를 준비한다. 이때, 데이터가 저장될 시작 주소(즉, 데이터의 기록 위치의 시작점)를 함께 준비할 수 있다. 단계(S11)에서 호스트 디바이스는 준비된 데이터와 시작 주소를 기록 명령과 함께 메모리에 전송함으로써, 메모리에 데이터를 기록할 수 있다. 구현 예에 따라 호스트 디바이스는 기록할 데이터의 길이를 함께 전송할 수도 있다.
도 2b는 다른 실시예에 따른 메모리 기록 시스템에서, 호스트 디바이스가 NAND 셀 어레이를 갖는 메모리에 데이터를 프로그램(program)하는 과정을 나타낸 순서도이다.
단계(S20)에서 호스트 디바이스는 메모리에 프로그램할 데이터를 준비한다. 그 다음, 단계(S21)에서 메모리의 해당 워드-라인 또는 해당 블록을 삭제(erase)한다. 이러한 삭제 오퍼레이션에 의해, 원하지 않는 셀의 데이터가 사라질 수 있기 때문에, 호스트 디바이스는 단계(S20)에서 미리 삭제될 워드-라인 또는 블록의 데이터를 읽어들여 백업한 다음, 프로그램될 데이터를 백업 데이터의 해당 부분에 교체함으로써 데이터의 준비를 완료할 수도 있다. 그 다음, 단계(S22)에서 호스트 디바이스는 단계(S20)에서 준비된 데이터와 시작 주소를 프로그램 명령과 함께 메모리에 전송함으로써 메모리에 데이터를 프로그램할 수 있다. 구현 예에 따라 호스트 디바이스는 기록할 데이터의 길이를 함께 전송할 수도 있다.
도 2a에 의한 데이터 기록 방법 및 도 2b에 의한 데이터 프로그램 방법을 사용하면, 메모리에는 동일한 데이터가 저장될 수 있다. 그러나 도 2a에 의한 방법에 따르면, 호스트 디바이스가 수행하는 오퍼레이션이 도 2b에 의한 방법에 비해 상대적으로 더 간단하다.
도 3은 본 발명의 일 실시예에 따른 NAND 셀 어레이를 포함하는 메모리의 구조를 간략히 나타낸 것이다. 이 메모리에는 다른 구성요소들이 포함될 수 있으나 설명의 편의를 위해 생략하였다.
도 3을 참조하면, 메모리(1)는 홀수 레지스터(100), 짝수 레지스터(200), 페이지 버퍼(300), NAND 셀 어레이(400)를 포함할 수 있다. 이하, 본 문서에서 홀수 레지스터(100)는 제2레지스터(100)로 지칭될 수 있고, 짝수 레지스터(200)는 제1레지스터(200)로 지칭될 수도 있다.
NAND 셀 어레이(400)는 여러 개의 워드-라인과 여러 개의 비트-라인을 포함하여 구성될 수 있다. NAND 셀 어레이(400)에 포함된 하나의 워드-라인은 하나의 페이지에 대응할 수 있다. 하나의 페이지는 짝수 서브페이지(61) 및 홀수 서브페이지(62)로 구분될 수 있다. 짝수 서브페이지(61)는 짝수 번째 비트-라인(61)들의 집합으로 정의되고, 홀수 서브페이지(62)는 홀수 번째 비트-라인(62)들의 집합으로 정의될 수 있다. 짝수 번째 비트-라인(61)들과 홀수 번째 비트-라인(62)들은 서로 인터리빙된(interleaved) 구조로 배치되어 있을 수 있다. 이하 본 문서에서 짝수 서브페이지(61)는 제1페이지(61)로 지칭되고, 홀수 서브페이지(62)는 제2페이지(62)로 지칭될 수도 있다.
홀수 레지스터(100)는 특정 워드-라인의 홀수 번째 비트-라인(62)에 저장되어 있는 데이터를 저장할 수 있도록 되어 있다. 짝수 레지스터(200)는 위의 특정 워드-라인의 짝수 번째 비트-라인(61)에 저장되어 있는 데이터를 저장할 수 있도록 되어 있다.
메모리(1)의 외부에서 입력되는 '입력 데이터'(Data-in)의 입력 시작 주소가 짝수 서브페이지(61)에 속하는 경우에는, 입력 데이터는 짝수 레지스터(200)의 일부분(201)에 저장될 수 있다. 이때, 짝수 레지스터(200) 중 위의 일부분(201)을 제외한 나머지 부분(202)에는 짝수 서브페이지(61)에 속한 데이터가 기록될 수 있다. 이때, 위의 짝수 서브페이지(61)에 속한 데이터는, 위의 입력 데이터에 의해 대체 기록되어야 하는 부분을 제외한 나머지 부분의 데이터일 수 있다. 마찬가지로, 메모리(1)의 외부에서 입력되는 입력 데이터의 입력 시작 주소가 홀수 서브페이지(62)에 속하는 경우에도 위와 유사한 방식으로 동작할 수 있다.
도 3을 참조하여 메모리(1)에 입력 데이터를 기록하는 프로세스를 설명한다. 도 3은 메모리(1)의 외부에서 입력되는 입력 데이터(Data-in)의 입력 시작 주소가 짝수 서브페이지(61)에 속하는 경우를 예시한 것이다. 단계(S101)에서, 메모리(1)의 외부로부터 입력된 입력 데이터가 짝수 레지스터(200)의 일부(201)에 저장될 수 있다. 단계(S102)에서, 짝수 서브페이지(61)에 저장된 데이터를 읽어 페이지 버퍼(300)에 저장할 수 있다. 단계(S103)에서, 페이지 버퍼(300)에 저장된 짝수 서브페이지(61)의 데이터 중 위의 입력 데이터에 의해 대체되는 부분을 제외한 나머지 부분의 데이터가 짝수 레지스터(200)의 나머지 부분(202)에 저장될 수 있다. 단계(S104)에서, 홀수 서브페이지(62)에 저장된 데이터를 읽어 페이지 버퍼(300)에 저장할 수 있다. 단계(S105)에서, 페이지 버퍼(300)에 저장된 홀수 서브페이지(62)의 데이터가 홀수 레지스터(100)에 저장될 수 있다. 단계(S106)에서, 짝수 서브페이지(61) 및 홀수 서브페이지(62)가 속한 워드-라인에 기록된 데이터를 모두 삭제할 수 있다. 단계(S107)에서, 짝수 레지스터(200)에 저장된 데이터를 페이지 버퍼(300)에 저장할 수 있다. 단계(S108)에서, 페이지 버퍼(300)에 저장된 짝수 레지스터(200)의 데이터를 짝수 서브페이지(61)에 프로그램할 수 있다. 단계(S109)에서, 홀수 레지스터(100)에 저장된 데이터를 페이지 버퍼(300)에 저장할 수 있다. 단계(S110)에서, 페이지 버퍼(300)에 저장된 홀수 레지스터(100)의 데이터를 홀수 서브페이지(62)에 프로그램할 수 있다.
상술한 단계(S102), 단계(S103), 단계(S104), 단계(S105)의 순서는 단계(S104), 단계(S105), 단계(S102), 단계(S103)의 순서로 바뀔 수 있다. 또한, 단계(S107), 단계(S108), 단계(S109), 단계(S110)의 순서는 단계(S109), 단계(S110), 단계(S107), 단계(S108)의 순서로 바뀔 수 있다.
도 4는 도 3에 도시한 페이지 버퍼(300)와 NAND 셀 어레이(400)의 구조 및 연결관계를 나타낸 것이다.
도 4를 참조하면, 페이지 버퍼(300)와 NAND 셀 어레이(400)의 신호 전달 경로에, 도 3에 도시하지 않은 비트 셀렉터(bit selecter)(500)가 더 개재될 수 있다. 페이지 버퍼(300), NAND 셀 어레이(400), 및 비트 셀렉터(500)로 구성되는 일부분(401)을 확대(zoom)한 부분을 참조하면, 비트 셀렉터(500)는 서로 인접한 짝수 번째 비트-라인(BLe(i))과 홀수 번째 비트-라인(BLo(i)) 중 하나를 선택하여 페이지 버퍼(300)에 연결하는 기능을 수행할 수 있다. 이때, 비트 셀렉터(500)를 구성하는 어느 하나의 모듈(501)이 짝수 번째 비트-라인(BLe(i))를 선택한 경우, 비트 셀렉터(500)를 구성하는 다른 모듈, 예컨데 모듈(502)도 짝수 번째 비트-라인(BLe(i+1))을 선택할 수 있다.
도 3 및 도 4에서는 단방향 인터리빙 아키텍쳐(single side interleaving architecture)의 예를 나타낸 것이지만, 실시예에 따라서는 양방향 인터리빙 아키텍쳐(double side interleaving architecture)가 사용될 수도 있다.
이하 본 발명의 일 실시예에 따른 데이터 기록 방법을 첨부된 도면을 참조하여 더 자세히 설명한다.
도 5a 내지 도 5k는 본 발명의 일 실시예에 따른 메모리 기록 방법을 설명하기 위한 것이다.
도 5a에는 NAND 메모리 셀에 포함되어 있는 여러 개의 블록들 중 인덱스 [i]의 블록(604), 짝수 레지스터(200), 홀수 레지스터(100), 및 페이지 버퍼(300)의 구조가 자세히 도시되어 있다.
홀수 레지스터(100), 짝수 레지스터(200), 및 페이지 퍼버(300)는 각각 C개의 데이터를 저장할 수 있도록 되어 있다. 여기서 C는 NAND 메모리 셀의 한 개의 서브페이지에 기록될 수 있는 비트의 개수일 수 있으며, 예를 들어 C=2048일 수 있다. 블록(604)은 R개의 워드-라인으로 구성될 수 있으며, 예를 들어 R=16일 수 있다.
도 5a 내지 도 5k에서는 인덱스 [j]의 워드-라인(605)에 포함된 짝수 서브페이지(61) 중 인덱스 {[s], [s+1], ...[s+n-1]}의 NAND 셀에, 메모리의 외부로부터 입력된 입력 데이터를 기록하는 과정을 나타낸다. 여기서, 도 5a 내지 도 5k에 나타낸 0, ..., s, ..., s+n-1, ..., C-1은 각각 데이터 비트의 인덱스 번호를 나타낸다. 또한, 메모리의 외부로부터 입력된 입력 데이터의 길이는 자연수 n으로 가정하며, 이 입력 데이터는 워드-라인(605)에 포함된 짝수 서브페이지(61) 중 인덱스 {[s], ..., [s+n-1]}의 NAND 셀에 기록하기 위한 것으로 가정한다. 이하 입력 데이터는 {DN[s], ..., DN[s+n-1]}로 표기할 수 있다. 메모리에는 입력 데이터와 함께 기록 시작 주소(s)가 함께 입력될 수도 있다.
도 5a를 참조하면, 워드-라인(605)의 짝수 서브페이지(61) 및 홀수 서브페이지(62)는 삭제(erase)된 상태일 수도 있고, 사전의 프로그램 오퍼레이션에 의해 특정 데이터가 저장되어 있을 수도 있다. 각 NAND 셀에 저장된 데이터는 '0' 또는 '1'이거나, 또는 멀티 레벨을 갖는 3개 이상의 값 중 어느 하나일 수도 있다.
도 5b를 참조하면, 단계(S101)에서, 입력 데이터 {DN[s], ..., DN[s+n-1]}가 짝수 레지스터(200)의 인덱스 {[s], ..., [s+n-1]}에 저장될 수 있다.
그 다음, 도 5c를 참조하면, 단계(S102)에서, 워드-라인(605)에 포함된 짝수 서브페이지(61) 중 인덱스 {[0]. [1], [2], ..., [C-1]}의 NAND 셀에 있는 모든 데이터 {DE[0], DE[1], DE[2], ..., DE[C-1]}가 페이지 버퍼(300)에 저장될 수 있다.
그 다음, 도 5d를 참조하면, 단계(S103)에서, 페이지 버퍼(300)에 저장된 데이터 중 인덱스 {[0], [1], ..., [s-1]}와 인덱스 {[s+n], ..., [C-1]}에 저장된 데이터 {DE[0], DE[1], ..., DE[s-1]}와 데이터 {DE[s+n], ..., DE[C-1]}가 짝수 레지스터(200)의 인덱스 {[0], [1], ..., [s-1]}의 셀과 인덱스 {[s+n], ..., [C-1]}의 셀에 각각 저장될 수 있다. 그 결과 짝수 레지스터(200)의 인덱스 {[0]. [1], ...., [s-1], [s], ..., [s+n-1], [s+n], ..., [C-1]}에 데이터 {DE[0], DE[1], ...., DE[s-1], DN[s], ..., DN[s+n-1], DE[s+n], ..., DE[C-1]}가 저장된다.
그 다음, 도 5e를 참조하면, 단계(S104)에서, 워드-라인(605)에 포함된 홀수 서브페이지(62) 중 인덱스 {[0]. [1], [2], ..., [C-1]}의 NAND 셀에 있는 모든 데이터 {DO[0], DO[1], DO[2], ..., DO[C-1]}가 페이지 버퍼(300)에 저장될 수 있다.
그 다음, 도 5f를 참조하면, 단계(S105)에서, 페이지 버퍼(300)에 저장된 데이터를 홀수 레지스터(100)에 인덱스를 맞추어 저장한다. 그 결과 홀수 레지스터(100)에는 데이터 {DO[0], DO[1], DO[2], ..., DO[C-1]}가 저장된다.
그 다음, 도 5g를 참조하면, 단계(S106)에서, 워드-라인(605)에 있는 데이터를 모두 삭제한다.
그 다음, 도 5h를 참조하면, 단계(S107)에서, 짝수 레지스터(200)에 저장되어 있던 데이터 {DE[0], DE[1], ...., DE[s-1], DN[s], ..., DN[s+n-1], DE[s+n], ..., DE[C-1]}를 페이지 버퍼(300)에 인덱스 순서를 맞추어 저장한다.
그 다음, 도 5i를 참조하면, 단계(S108)에서, 페이지 버퍼(300)에 저장된 데이터를 워드-라인(605)에 포함된 짝수 서브페이지(61)에 인덱스 순서를 맞추어 프로그램한다. 그 결과 짝수 서브페이지(61)의 인덱스 {[s], ..., [s+n-1]}에는 입력 데이터 {DN[s], ..., DN[s+n-1]}가 기록되고, 짝수 서브페이지(61)의 나머지 인덱스에는 도 5a에서 저장되어 있던 데이터가 그대로 유지될 수 있다.
그 다음, 도 5j를 참조하면, 단계(S109)에서, 홀수 레지스터(100)에 저장되어 있던 데이터 {DO[0], DO[1], DO[2], ..., DO[C-1]}를 페이지 버퍼(300)에 인덱스 순서를 맞추어 저장한다.
그 다음, 도 5k를 참조하면, 단계(S110)에서 페이지 버퍼(300)에 저장된 데이터를 워드-라인(605)에 포함된 홀수 서브페이지(62)에 인덱스 순서를 맞추어 프로그램한다. 그 결과, 홀수 서브페이지(62)에는 도 5a에서 저장되어 있던 데이터가 그대로 유지될 수 있다.
도 5a 내지 도 5k에 설명한 일련의 과정을 수행함으로써, 워드-라인(605)에 포함된 짝수 서브페이지(61) 중 인덱스 {[s], ..., [s+n-1]}의 NAND 셀의 데이터를 입력 데이터 {DN[s], ..., DN[s+n-1]}로 변경하여 기록할 수 있다. 그리고, 이를 위하여 호스트 디바이스에서는 1회의 명령만 전달할 수 있다.
도 3에서 설명한 바와 마찬가지로, 도 5a 내지 도 5k에서 설명한 단계(S102), 단계(S103), 단계(S104), 단계(S105)의 순서는 단계(S104), 단계(S105), 단계(S102), 단계(S103)의 순서로 바뀔 수 있다. 또한, 단계(S107), 단계(S108), 단계(S109), 단계(S110)의 순서는 단계(S109), 단계(S110), 단계(S107), 단계(S108)의 순서로 바뀔 수 있다.
도 6은 본 발명의 다른 실시예에 따른 메모리(1)의 내부 구조를 나타낸 것이다.
도 6에 나타낸 메모리(1)에는 도 3에 나타낸 메모리(1)의 구성요소에 오류정정 처리부(700)가 더 포함될 수 있다. 단계(S103)에 의해 페이지 버퍼(300)에서 짝수 레지스터(200)로 이동하는 데이터와, 단계(S105)에 의해 페이지 버퍼(300)에서 홀수 레지스터(100)로 이동하는 데이터와, 단계(S107)에 의해 짝수 레지스터(200)에서 페이지 버퍼(300)로 이동하는 데이터와, 단계(S109)에 의해 홀수 레지스터(100)에서 페이지 버퍼(300)로 이동하는 데이터는, 각각 오류정정 처리부(700)에 의해 오류가 정정될 수 있다.
또한, 메모리(1)에는 제어부(800)가 더 포함될 수 있다. 제어부(800)는 단계(S101) 내지 단계(S110)를 수행할 수 있도록, 홀수 레지스터(100), 짝수 레지스터(200), 페이지 버퍼(300), 및/또는 오류정정 처리부(700)를 제어할 수 있다.
이하 도 1 내지 도 6을 참조하여 본 발명의 실시예들을 설명한다.
본 발명의 일 실시예는 NAND 셀 어레이(400)를 포함하는 메모리(1)에 포함된 제1레지스터(200)의 일부분(201)에 메모리(1)의 외부로부터 입력된 입력 데이터(Data-in)를 저장하고, 제1레지스터(200)의 나머지 부분(202)에 NAND 셀 어레이(400)의 제1페이지(61)에 저장된 데이터의 일부분을 저장하는 단계를 포함한다. 이때, 위의 제1페이지(61)에 저장된 데이터의 일부분은, 제1페이지(61) 중 입력 데이터가 프로그램될 부분을 제외한 나머지 부분일 수 있다. 이 단계는 상술한 단계(S101), 단계(S102), 단계(S103)에 대응할 수 있다.
그 다음, 메모리(1)에 포함된 제2레지스터(100)에, NAND 셀 어레이(400)의 제2페이지(62)에 저장된 데이터를 저장하는 단계를 포함할 수 있다. 이 단계는 상술한 단계(S104), 단계(S105)에 대응할 수 있다.
그 다음, 제1페이지(61)와 제2페이지(62)에 저장된 데이터를 삭제하는 단계를 포함할 수 있다. 이 단계는 상술한 단계(S106)에 대응할 수 있다.
그 다음, 제1레지스터(200)에 저장된 데이터를 제1페이지(61)에 프로그램(program)하는 단계를 포함할 수 있다. 이 단계는 상술한 단계(S107) 및 단계(S108)에 대응할 수 있다.
그 다음, 제2레지스터(100)에 저장된 데이터를 제2페이지(62)에 프로그램하는 단계를 포함할 수 있다. 이 단계는 상술한 단계(S109) 및 단계(S110)에 대응할 수 있다.
이 실시예에서, 제1레지스터(200)와 제1페이지(61) 사이에서 이동하는 데이터 또는 제2레지스터(100)와 제2페이지(62) 사이에서 이동하는 데이터는, 각각 메모리(1)에 포함된 페이지 버퍼(300)를 경유할 수 있다.
이 실시예에서, 제1페이지(61)와 제1레지스터(200) 사이에서 이동하는 데이터 또는 제2페이지(62)와 제2레지스터(100) 사이에서 이동하는 데이터는, 오류정정(error correction) 프로세스를 거칠 수 있다.
이 실시예에서, 제1페이지(61)와 제2페이지(62)는 NAND 셀 어레이(400) 중 하나의 동일한 워드-라인(605)에 포함된 것일 수 있다.
이 실시예에서, 제1레지스터(200) 및 제2레지스터(100)는 SRAM(Static Random Access Memory)일 수 있다.
본 발명의 다른 실시예는 NAND 셀 어레이(400)를 포함하는 메모리(1)에 관한 것이다. 메모리(1)는 제어부(800) 및 NAND 셀 어레이(400)에 저장된 데이터를 입력받도록 되어 있는 제1레지스터(200)와 제2레지스터(100)를 포함한다.
제어부(800)는 제1레지스터(200)의 일부분(201)에 메모리(1)의 외부로부터 입력된 입력 데이터를 저장하고, 제1레지스터(200)의 나머지 부분(202)에 NAND 셀 어레이(400)의 제1페이지(61)에 저장된 데이터의 일부분을 저장하며, 제2레지스터(100)에 NAND 셀 어레이(400)의 제2페이지(62)에 저장된 데이터를 저장하도록 되어 있다. 또한, 그 다음에 제1페이지(61)와 제2페이지(62)에 저장된 데이터를 삭제하도록 되어 있으며, 제1레지스터(200)에 저장된 데이터를 제1페이지(61)에 프로그램하고, 제2레지스터(100)에 저장된 데이터를 제2페이지(62)에 프로그램하도록 되어 있다.
이 실시예에서, 메모리(1)는 페이지 버퍼(300)를 더 포함할 수 있다. 또한, 제1레지스터(200)와 제1페이지(61) 사이에서 이동하는 데이터 또는 제2레지스터(100)와 제2페이지(62) 사이에서 이동하는 데이터는, 각각 메모리(1)에 포함된 페이지 버퍼(300)를 경유하도록 되어 있을 수 있다.
이 실시예에서, 메모리(1)는 제1페이지(61)와 제1레지스터(200) 사이에서 이용하는 데이터 또는 제2페이지(62)와 제2레지스터(100) 사이에서 이동하는 데이터의 오류를 정정하도록 되어 있는 오류정정 처리부(700)를 더 포함할 수 있다.
이 실시예에서, 제1페이지(61)와 제2페이지(62)는 NAND 셀 어레이(400) 중 하나의 동일한 워드-라인(605)에 포함된 것일 수 있다.
본 발명의 다른 실시예는, 데이터 출력 디바이스(2)가 NAND 셀 어레이(400)를 포함하는 메모리(1)에게 데이터 기록 시작 주소, 데이터, 및 기록 명령 신호를 전송함으로써 메모리(1)에 데이터를 기록하는 것을 완료하도록 하는 단계를 포함할 수 있다.
이때, 위의 데이터의 크기는 NAND 셀 어레이(400)의 하나의 워드-라인(605)에 포함된 두 개 이상의 페이지(61, 62) 중 어느 하나의 페이지의 크기보다 작거나 같을 수 있다. 또한, 위의 주소는 NAND 셀 어레이(400)의 블록 주소, 워드-라인 주소, 및 비트-라인 주소를 포함할 수 있다.
본 발명의 다른 실시예는, NAND 셀 어레이(400)를 포함하는 메모리(1), 및 메모리(1)에 데이터를 기록하도록 되어 있는 데이터 출력 디바이스(2)를 포함하는 메모리 기록 시스템에 관한 것이다. 이때, 메모리(1)는, 데이터 출력 디바이스(2)로부터 데이터 및 데이터 기록 시작 주소를 입력받으면 데이터의 기록을 완료하도록 되어 있다.
이때, 메모리(1)는 제어부(800) 및 NAND 셀 어레이(400)에 저장된 데이터를 입력받도록 되어 있는 제1레지스터(200)와 제2레지스터(100)를 포함할 수 있다. 그리고, 제어부(800)는, 제1레지스터(200)의 일부분(201)에 메모리(1)의 외부로부터 입력된 입력 데이터를 저장하고, 제1레지스터(200)의 나머지 부분(202)에 NAND 셀 어레이(400)의 제1페이지(61)에 저장된 데이터의 일부분을 저장하며, 제2레지스터(100)에 NAND 셀 어레이(400)의 제2페이지(62)에 저장된 데이터를 저장하도록 되어 있다. 그리고, 제어부(800)는, 제1페이지(61)와 제2페이지(62)에 저장된 데이터를 삭제하도록 되어 있으며, 제1레지스터(200)에 저장된 데이터를 제1페이지(61)에 프로그램하고, 제2레지스터(100)에 저장된 데이터를 제2페이지(62)에 프로그램하도록 되어 있다.
본 발명의 실시예에 따른 메모리 및 메모리 기록 시스템은 컴퓨터, 휴대폰, 모바일 기기, 개인휴대기기(PDA) 내비게이션 장치, 가전 장치 등의 일 구성요소로서 사용될 수 있다.
이상 본 발명이 양호한 실시예와 관련하여 설명되었으나, 본 발명의 기술 분야에 속하는 자들은 본 발명의 본질적인 특성에서 벗어나지 않는 범위 내에 다양한 변경 및 수정을 용이하게 실시할 수 있을 것이다.
그러므로 개시된 실시예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 진정한 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.

Claims (15)

  1. NAND 셀 어레이를 포함하는 메모리에 포함된 제1레지스터의 적어도 일부분에 상기 메모리의 외부로부터 입력된 입력 데이터를 저장(save)하고, 상기 제1레지스터의 나머지 부분에 상기 NAND 셀 어레이의 제1페이지에 저장된 데이터의 일부분을 저장하는 단계;
    상기 메모리에 포함된 제2레지스터에 상기 NAND 셀 어레이의 제2페이지에 저장된 데이터를 저장하는 단계;
    상기 제1페이지와 상기 제2페이지에 저장된 데이터를 삭제(erase)하는 단계; 및
    상기 제1레지스터에 저장된 데이터를 상기 제1페이지에 프로그램(program)하고, 상기 제2레지스터에 저장된 데이터를 상기 제2페이지에 프로그램하는 단계
    를 포함하는,
    데이터 기록(write) 방법.
  2. 제1항에 있어서,
    상기 제1페이지에 저장된 데이터의 일부분은, 상기 제1페이지 중 상기 입력 데이터가 프로그램될 부분을 제외한 나머지 부분인, 데이터 기록 방법.
  3. 제1항에 있어서,
    상기 제1레지스터와 상기 제1페이지 사이에서 이동하는 데이터 또는 상기 제2레지스터와 상기 제2페이지 사이에서 이동하는 데이터는, 각각 상기 메모리에 포함된 페이지 버퍼를 경유하는, 데이터 기록 방법.
  4. 제1항에 있어서,
    상기 제1페이지와 상기 제1레지스터 사이에서 이동하는 데이터 또는 상기 제2페이지와 상기 제2레지스터 사이에서 이동하는 데이터는, 오류정정(error correction) 프로세스를 거치는, 데이터 기록 방법.
  5. 제1항에 있어서,
    상기 제1페이지와 상기 제2페이지는 상기 NAND 셀 어레이 중 하나의 워드-라인에 포함된 것인, 데이터 기록 방법.
  6. 제1항에 있어서,
    상기 제1레지스터 및 상기 제2레지스터는 SRAM(Static Random Access Memory)인, 데이터 기록 방법.
  7. NAND 셀 어레이를 포함하는 메모리로서,
    제어부; 및
    상기 NAND 셀 어레이에 저장된 데이터를 입력받도록 되어 있는 제1레지스터와 제2레지스터
    를 포함하고,
    상기 제어부는,
    상기 제1레지스터의 적어도 일부분에 상기 메모리의 외부로부터 입력된 입력 데이터를 저장하고, 상기 제1레지스터의 나머지 부분에 상기 NAND 셀 어레이의 제1페이지에 저장된 데이터의 일부분을 저장하며, 상기 제2레지스터에 상기 NAND 셀 어레이의 제2페이지에 저장된 데이터를 저장하도록 되어 있고,
    그 다음에 상기 제1페이지와 상기 제2페이지에 저장된 데이터를 삭제하도록 되어 있으며,
    그 다음에 상기 제1레지스터에 저장된 데이터를 상기 제1페이지에 프로그램하고, 상기 제2레지스터에 저장된 데이터를 상기 제2페이지에 프로그램하도록 되어 있는,
    메모리.
  8. 제7항에 있어서,
    페이지 버퍼를 더 포함하며,
    상기 제1레지스터와 상기 제1페이지 사이에서 이동하는 데이터 또는 상기 제2레지스터와 상기 제2페이지 사이에서 이동하는 데이터는, 각각 상기 메모리에 포함된 페이지 버퍼를 경유하도록 되어 있는, 메모리.
  9. 제7항에 있어서,
    상기 제1페이지와 상기 제1레지스터 사이에서 이용하는 데이터 또는 상기 제2페이지와 상기 제2레지스터 사이에서 이동하는 데이터의 오류를 정정하도록 되어 있는 오류정정 처리부를 더 포함하는, 메모리.
  10. 제7항에 있어서,
    상기 제1페이지와 상기 제2페이지는 상기 NAND 셀 어레이 중 하나의 워드-라인에 포함된 것인, 메모리.
  11. 데이터 출력 디바이스가 NAND 셀 어레이를 포함하는 메모리에게 데이터 기록 시작 주소 및 데이터를 전송함으로써 상기 메모리에 상기 데이터를 기록하는 것을 완료하는 단계를 포함하는, 데이터 기록 방법.
  12. 제11항에 있어서,
    상기 데이터의 크기는 상기 NAND 셀 어레이의 하나의 워드-라인에 포함된 두 개 이상의 페이지 중 어느 하나의 페이지의 크기보다 작거나 같은, 데이터 기록 방법.
  13. 제11항에 있어서,
    상기 주소는 상기 NAND 셀 어레이의 블록 주소, 워드-라인 주소, 및 비트-라인 주소를 포함하는, 데이터 기록 방법.
  14. NAND 셀 어레이를 포함하는 메모리; 및
    상기 메모리에 데이터를 기록하도록 되어 있는 데이터 출력 디바이스;
    를 포함하며,
    상기 메모리는, 상기 데이터 출력 디바이스로부터 상기 데이터 및 데이터 기록 시작 주소를 입력받으면 상기 데이터의 기록을 완료하도록 되어 있는,
    메모리 기록 시스템.
  15. 제14항에 있어서,
    상기 메모리는 제어부, 및 상기 NAND 셀 어레이에 저장된 데이터를 입력받도록 되어 있는 제1레지스터와 제2레지스터를 포함하며,
    상기 제어부는,
    상기 제1레지스터의 적어도 일부분에 상기 메모리의 외부로부터 입력된 입력 데이터를 저장하고, 상기 제1레지스터의 나머지 부분에 상기 NAND 셀 어레이의 제1페이지에 저장된 데이터의 일부분을 저장하며, 상기 제2레지스터에 상기 NAND 셀 어레이의 제2페이지에 저장된 데이터를 저장하도록 되어 있고,
    그 다음에 상기 제1페이지와 상기 제2페이지에 저장된 데이터를 삭제하도록 되어 있으며,
    그 다음에 상기 제1레지스터에 저장된 데이터를 상기 제1페이지에 프로그램하고, 상기 제2레지스터에 저장된 데이터를 상기 제2페이지에 프로그램하도록 되어 있는,
    메모리 기록 시스템.
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