TW201435885A - 非揮發性記憶體裝置之分裂區塊解碼器 - Google Patents

Abstract

一種非揮發性記憶體裝置，具有組織成複數個記憶體區塊之一記憶體陣列，複數個記憶體區塊具有平面記憶體細胞或細胞堆疊。記憶體裝置的列解碼電路係配置以回應於一第一列位址而選擇一組複數個記憶體區塊，且回應於一第二列位址而選擇這組的一記憶體區塊以接收列信號。與每組記憶體區塊相關的列解碼電路能具有大於一單一記憶體區塊之一列間距間隔且小於或等於對應於這組記憶體區塊之一總列間距間隔的一列間距間隔。

Description

非揮發性記憶體裝置之分裂區塊解碼器 〔相關應用的交叉參考〕

本申請書申請專利範圍係益於申請於2012/10/16的美國臨時專利申請書第61/714,472號以及申請於2013/3/15的美國臨時專利申請書第13/836,028號，其藉由參考於此合併之。

本發明一般關於半導體記憶體裝置。尤其是，本發明關於非揮發性記憶體裝置。

快閃記憶體是一種常用型的非揮發性記憶體，廣泛使用作為用於消費性電子產品和大容量儲存應用的儲存器。快閃記憶體在用於儲存應用程式資料及/或媒體資料之流行消費性產品(如數位音頻/視頻播放器、手機和數位相機)中是普遍的。能進一步使用快閃記憶體作為專用儲存裝置，如可插入個人電腦之通用序列埠(USB)的可攜式快閃磁碟機、及磁性硬碟機(HDD)替 換。眾所周知快閃記憶體是非揮發性的，意味著它在斷電的情況下保留儲存的資料，這為上述消費性產品提供省電的優勢。快閃記憶體因其記憶體陣列的特定區具有相對高的密度而適用於這類應用。

常用的快閃記憶體是NAND快閃記憶體，其中快閃記憶體細胞群組在位元線與源極線之間的串中彼此串聯，且多個串從記憶體區塊接收共同列信號。NAND快閃記憶體提供每單位面積的高位元密度，特別是當每個細胞儲存多個資料位元時，藉此減少用於NAND快閃記憶體裝置之每位元的成本。如本領域之那些技藝者熟知，NAND快閃記憶體陣列通常形成於基板的平面上而因此在字元線和位元線方向(即，X和Y)上延伸。這些被稱為平面NAND快閃記憶體陣列。用以減少關於NAND快閃記憶體裝置之整體成本的其他因素係使用最新的光刻工具來繼續縮減裝置特徵尺寸以減少實體細胞大小，並增加每串的細胞數量。

隨著接近半導體光刻的限制，已發展新的NAND快閃記憶體製造方法以進一步減少每位元的成本。一種方法係用以藉由在半導體基板上垂直地堆疊細胞來增加細胞密度。儘管這種技術一定增加記憶體陣列的細胞密度，但各記憶體區塊相對於平面NAND快閃記憶體區塊之減少的列間距將新的限制強加於圍繞記憶體陣列的某些電路。這些電路傳統上被稱為間距有限電路，因為其佈局被形成於基板之x-y平面上之記憶體區塊的列間距限制。

在一種態樣中，本發明提出一種非揮發性記憶體裝置，具有一記憶體陣列和列解碼電路。記憶體陣列包括組織成記憶體區塊之群組的複數個記憶體區塊。列解碼電路係配置以回應於一第一列位址而選擇一組複數個記憶體區塊，且回應於一第二列位址而選擇這組的一記憶體區塊以接收列信號。根據本發明之實施例，列解碼電路包括第一解碼器邏輯，配置以回應於第一列位址而提供對應於複數個記憶體區塊之各組的一超級區塊信號，列信號包括對應於這組之各記憶體區塊的串選擇信號，且非揮發性記憶體裝置更包括放電裝置，用於當未選擇這組時耦接每個串選擇信號至接地。在本實施例之態樣中，每個放電裝置係由超級區塊信號的邏輯狀態控制。在本實施例之另一種態樣中，列信號包括對應於這組之各記憶體區塊的接地選擇信號，非揮發性記憶體裝置更包括接地選擇放電裝置，用於當未選擇這組時耦接每個接地選擇信號至接地。每個接地選擇放電裝置能由超級區塊信號的邏輯狀態控制。非揮發性記憶體裝置能更包括用於偏移超級區塊信號之電壓準位的高電壓準位偏移器。

在第一態樣之另一實施例中，列解碼電路包括一選擇邏輯單元，配置以選擇由第一列位址定址的組和由第二列位址定址之組的記憶體區塊。第一解碼器邏輯和選擇邏輯單元能形成於記憶體陣列的一側上。選擇邏輯單 元係形成於這組之一列間距內，且第一列位址包括一記憶體區塊位址的較高序位元。在本實施例中，列解碼電路包括第二解碼器邏輯，配置以回應於第二列位址而提供對應於這組之各記憶體區塊的區塊信號，其中區塊信號包括對應於這組之各記憶體區塊的區塊選擇信號、及用於存取這組之各記憶體區塊之記憶體細胞的列信號。在目前實施例中，選擇邏輯單元包括一第一級選擇器，配置以回應於超級區塊信號而將列信號傳送至一第二級選擇器，其中第二級選擇器係配置以回應於區塊選擇信號而將列信號選擇性地傳送至對應於超級區塊信號之這組的一個記憶體區塊。放電裝置可為第一放電裝置，且非揮發性記憶體裝置更包括第二放電裝置，其中當未選擇這組的對應之記憶體區塊時，每個第二放電裝置耦接一對應串選擇線至接地。每個第二放電裝置能由一對應區塊選擇信號的邏輯狀態控制。此外，列信號能包括對應於這組之各記憶體區塊的接地選擇信號，且非揮發性記憶體裝置更包括接地選擇放電裝置，用於當未選擇這組的對應之記憶體區塊時，耦接每個接地選擇信號至接地。每個接地選擇放電裝置能由對應之區塊選擇信號的邏輯狀態控制。

在區塊信號包括對應於這組之各記憶體區塊的區塊選擇信號、和用於存取這組之各記憶體區塊的記憶體細胞之列信號的實施例中，第二列位址包括一字元線位址和記憶體區塊位址的較低序位元。在實施例之此態樣中，第二解碼器邏輯包括一字元線位址解碼器，用於回應 於字元線位址而提供列信號、及一區塊解碼器，用於回應於記憶體區塊位址的較低序位元而提供這些區塊選擇信號。第二解碼器邏輯會更包括一字元線驅動器，用於驅動從字元線位址解碼器接收的列信號、及高電壓準位偏移器，用於偏移區塊選擇信號的電壓準位。

在列解碼電路包括配置以回應於第二列位址而提供對應於這組之各記憶體區塊的區塊信號之第二解碼器邏輯的實施例中，區塊信號包括對應於這組之各記憶體區塊的專用列信號組。在本實施例之態樣中，選擇邏輯單元包括一選擇器，配置以回應於超級區塊信號而耦接專用列信號組至這組之一對應記憶體區塊，且第二解碼器邏輯包括一位址解碼器，用於回應於第二列位址而提供專用列信號組，其中第二列位址包括一字元線位址和記憶體區塊位址的較低序位元。第二解碼器邏輯能包括字元線驅動器，用於驅動具有特用於一記憶體操作之電壓準位的專用列信號組之其一者。

此外，第二解碼器邏輯包括一字元線驅動器電路，用於驅動具有特用於一記憶體操作之電壓準位的主列信號，一選擇器電路，用於回應於區塊選擇信號而傳送主列信號作為專用之列信號組之其一者、及一區塊解碼器，用於回應於記憶體區塊位址的較低序位元而提供區塊選擇信號。放電裝置係為第一放電裝置，且非揮發性記憶體裝置更包括第二放電裝置，其中當未選擇這組的對應之記憶體區塊時，每個第二放電裝置耦接一對應串選擇線至 接地。再者，列信號能包括對應於這組之各記憶體區塊的接地選擇信號，且非揮發性記憶體裝置更包括接地選擇放電裝置，用於當未選擇這組的對應之記憶體區塊時，耦接每個接地選擇信號至接地。

在列解碼電路包括配置以回應於第二列位址而提供對應於這組之各記憶體區塊的區塊信號之第二解碼器邏輯的實施例中，第一解碼器邏輯包括形成於記憶體陣列之一側上的一第一部分和形成於記憶體陣列之一相對側上的一第二部分。第一部分提供一第一超級區塊信號，用於選擇一第一組之記憶體區塊，且第二部分提供一第二超級區塊信號，用於選擇一第二組之記憶體區塊。在實施例之此態樣中，列解碼電路包括一第一選擇邏輯單元，形成於記憶體陣列之一側上，用於回應於第一超級區塊信號而選擇第一組之記憶體區塊、及一第二選擇邏輯單元，形成於記憶體陣列之相對側上，用於回應於第二超級區塊信號而選擇第二組之記憶體區塊。第一選擇邏輯單元係配置以回應於區塊信號而選擇第一組之一記憶體區塊，且第二邏輯單元係配置以回應於區塊信號而選擇第二組之一記憶體區塊。在一個實施例中，第一選擇邏輯單元係形成於第一組之記憶體區塊的一列間距內，且第二邏輯單元係形成於第二組之記憶體區塊的一列間距內。此外，第一選擇邏輯單元具有大於第一組之記憶體區塊之列間距的一列間距間隔，且第二邏輯單元具有大於第二組之記憶體區塊之列間距的一列間距間隔。

當回顧結合附圖之特定實施例的下面說明時，本領域之普通技術者將清楚明白本發明之其他態樣和特徵。

2‧‧‧快閃記憶體

4‧‧‧控制電路

6‧‧‧輸入/輸出緩衝區塊

8‧‧‧控制緩衝區塊

10‧‧‧位址暫存器

12‧‧‧資料暫存器

14‧‧‧命令暫存器

16‧‧‧記憶體陣列

18‧‧‧感測放大器電路

20‧‧‧列位址解碼器

22‧‧‧列位址緩衝器

30‧‧‧NAND細胞串

BL1‧‧‧位元線

SL‧‧‧電源線

32‧‧‧串選擇裝置

34‧‧‧快閃記憶體細胞

36‧‧‧電源線選擇裝置

WL1‧‧‧字元線

WLi‧‧‧字元線

SSL‧‧‧串選擇線

GSL‧‧‧接地選擇線

38‧‧‧記憶體區塊

BLj‧‧‧位元線

40‧‧‧記憶體區塊

50‧‧‧記憶體區塊

52‧‧‧記憶體區塊

54‧‧‧記憶體區塊

56‧‧‧記憶體區塊

BL2‧‧‧位元線

58‧‧‧區塊位址解碼器

60‧‧‧高電壓準位偏移器電路

62‧‧‧高電壓準位偏移器電路

64‧‧‧高電壓準位偏移器電路

66‧‧‧高電壓準位偏移器電路

70‧‧‧傳送電路

72‧‧‧傳送電路

74‧‧‧傳送電路

76‧‧‧傳送電路

80‧‧‧字元線位址解碼器

82‧‧‧字元線驅動器

BA1-BAn‧‧‧區塊位址信號

BSL1-BSLn‧‧‧區塊選擇信號

GRS‧‧‧全域列信號

59‧‧‧放電裝置

61‧‧‧反向器

84‧‧‧記憶體陣列區

86‧‧‧記憶體區塊

90‧‧‧薄片

92‧‧‧記憶體區塊

100‧‧‧第一解碼邏輯

102‧‧‧第二解碼邏輯

104‧‧‧選擇區塊

110‧‧‧超級區塊

112‧‧‧超級區塊

114‧‧‧超級區塊

116‧‧‧記憶體區塊

RA_A‧‧‧第一列位址

RA_B‧‧‧第二列位址

SB0-SBp‧‧‧超級區塊信號

BS‧‧‧區塊信號

120‧‧‧選擇邏輯單元

122‧‧‧選擇邏輯單元

124‧‧‧選擇邏輯單元

200‧‧‧超級區塊

202‧‧‧超級區塊

204‧‧‧記憶體區塊

206‧‧‧記憶體區塊

210‧‧‧字元線位址解碼器

212‧‧‧區塊解碼器

214‧‧‧字元線驅動器

216‧‧‧高電壓準位偏移器

218‧‧‧高電壓準位偏移器

220‧‧‧高電壓準位偏移器

222‧‧‧傳送電路

224‧‧‧第一級選擇器

226‧‧‧第二級選擇器

228‧‧‧放電裝置

230‧‧‧反向器

232‧‧‧放電裝置

234‧‧‧放電裝置

236‧‧‧反向器

238‧‧‧反向器

300‧‧‧高電壓準位偏移器

302‧‧‧傳送電路

304‧‧‧傳送裝置

306‧‧‧傳送裝置

GRS1‧‧‧全域列信號

GRS2‧‧‧全域列信號

SBSL0-SBSLp‧‧‧超級區塊選擇信號

310‧‧‧字元線位址解碼器

312‧‧‧字元線驅動器

314‧‧‧放電裝置

316‧‧‧反向器

350‧‧‧字元線位址解碼器

352‧‧‧字元線驅動器電路

354‧‧‧區塊解碼器

356‧‧‧傳送電晶體

358‧‧‧傳送電晶體

MGRS‧‧‧主全域列信號

360‧‧‧放電裝置

362‧‧‧放電裝置

364‧‧‧放電裝置

366‧‧‧反向器

368‧‧‧反向器

400‧‧‧解碼器邏輯

402‧‧‧選擇邏輯單元

404‧‧‧解碼器邏輯

406‧‧‧選擇邏輯單元

408‧‧‧選擇邏輯單元

410‧‧‧解碼器邏輯區塊

412‧‧‧解碼器邏輯區塊

RA_A_odd‧‧‧列位址

RA_A_even‧‧‧列位址

現在將僅經由舉例並參考附圖來說明本發明之實施例。

第1圖係快閃記憶體裝置之方塊圖；第2圖係NAND快閃記憶體陣列之電路示意圖；第3圖係使用在第1圖之快閃記憶體裝置中的示範列解碼器電路之方塊圖；第4圖係垂直通道NAND快閃記憶體區塊之電路示意圖；第5圖係垂直堆疊的NAND快閃記憶體區塊之電路示意圖；第6圖係根據本發明之實施例之分裂區塊列解碼器的方塊圖；第7圖係根據本發明之實施例之第6圖之分裂區塊列解碼器的示範實施例；第8圖係根據本發明之實施例之第6圖之分裂區塊列解碼器的另一示範實施例；第9圖係根據本發明之實施例之第8圖之分裂區塊列解碼器的另一配置；及 第10圖係根據本發明之另一實施例之分裂區塊列解碼器的方塊圖。

一般而言，本發明關於一種非揮發性記憶體裝置，具有組織成複數個記憶體區塊之一記憶體陣列，複數個記憶體區塊具有平面NAND細胞串或垂直通道NAND細胞串。記憶體裝置的列解碼電路係配置以回應於一第一列位址而選擇一組複數個記憶體區塊，且回應於一第二列位址而選擇這組的一記憶體區塊以接收列信號。與每組記憶體區塊相關的列解碼電路能具有大於單一記憶體區塊之列間距間隔且小於或等於對應於這組記憶體區塊之總列間距間隔的列間距間隔。

第1圖係能結合本發明之實施例的快閃記憶體裝置之一般方塊圖。快閃記憶體2包括熟知的輸入和輸出緩衝電路，如用於接收外部控制和資料輸入信號且提供資料輸出信號的輸入/輸出(I/O)緩衝區塊6和控制緩衝區塊8。接收如CE#和WE#之控制信號的控制緩衝區塊8可包括其他基本邏輯電路，例如用於實作可與資料輸入和緩衝器之控制相關的基本功能。快閃記憶體2包括控制電路4，用於控制快閃電路的各種高階功能，例如讀取、編程和抹除操作、位址暫存器10，用於儲存位址資訊、資料暫存器12，用於儲存程式資料資訊、命令暫存器14，用於儲存命令資料資訊、高電壓電路，用於產生所需之編 程和抹除電壓、及核心記憶體電路，用於存取記憶體陣列16。記憶體陣列16包括例如排列成NAND細胞串的快閃記憶體細胞。一行的NAND細胞串係耦接至位元線，其係連接至分頁緩衝器/感測放大器電路18。感測放大器電路18感測來自記憶體細胞之所選分頁的讀取資料並將程式資料提供至記憶體細胞的所選分頁。一個分頁係指由列位址之最低有效位元定址的全部所有資料。在最常見的實施例中，構成一個分頁的所有細胞係連接至相同的字元線。在一些實施例中，記憶體細胞的一個分頁與連接至相同字元線的所有記憶體細胞相同。驅動字元線是顯示為列位址解碼器20和列位址緩衝器22的列驅動器/解碼器。可以有一或更多解碼級，且列位址緩衝器22能包括區塊解碼邏輯。

控制電路4包括命令解碼器和用於執行如讀取、編程和抹除功能之內部快閃操作的邏輯。本領域之熟知技術者將了解這些操作係回應於儲存在命令暫存器14中的命令資料而執行，有時候依據待執行之操作而結合儲存在各自位址暫存器10和資料暫存器12中的位址資料和程式資料。命令資料、位址資料和程式資料係由記憶體控制器發出且由快閃記憶體2鎖入對應之暫存器中。快閃記憶體2之所示電路區塊的功能在本領域中係眾所周知的。本領域之熟知技術者將了解第1圖所示之快閃記憶體2代表許多可能配置中的一個可能快閃記憶體配置。在第1圖中，記憶體陣列16、感測放大器電路18、資料暫存器 12、列位址解碼器20和列位址緩衝器22係一個記憶庫的一部分。

第2圖描繪第1圖之記憶體陣列16的實例。第2圖所示之實例在一個記憶體陣列中具有兩個記憶體區塊。在第2圖中，一個NAND細胞串係以虛線框30來描繪輪廓，其包括在位元線BL1與電源線SL之間串聯的串選擇裝置32、快閃記憶體細胞34、及電源線選擇裝置36。每個NAND細胞串可以有「i」個快閃記憶體細胞34，其中「i」是指出細胞串之最後字元線的非零整數值。因此，字元線WL1至WLi係電性耦接至快閃記憶體細胞34的對應閘。串選擇線(SSL)和接地選擇線(GSL)係分別電性耦接至選擇裝置32和36。在本實例中，NAND細胞串30的所有電晶體都是n通道裝置。

記憶體區塊38包括具有連接至相同字元線、串選擇線和接地選擇線之選擇裝置和快閃記憶體細胞的所有NAND細胞串。記憶體區塊38的寬度係由位元線數量設定，其在第2圖之情況下是「j」個位元線，其中j是一個非零整數值。記憶體區塊40包括連接至位元線BL1至BLj的其他NAND細胞串。電性連接至它的位元線和NAND細胞串係稱為一行。第2圖所示之NAND細胞串係為平面NAND細胞串，意味著它們形成於記憶體裝置的半導體基板中。更具體來說，半導體基板表面具有由x軸和y軸定義的平面，接著平面NAND細胞串的細胞係由在x軸和y軸上延伸的維度組成。

第3圖係用於第1圖之列位址解碼器20的示範列解碼器電路之方塊圖。記憶體陣列包括記憶體區塊50、52和54至56，其中記憶體區塊56是記憶體陣列中的最後記憶體區塊「n」，其中n是一整數值。每個記憶體區塊包括具有共享如字元線、串選擇和接地選擇線的共同列信號之電晶體裝置的NAND細胞串，如記憶體區塊52和54之詳細電路示意圖所示。位元線在垂直方向上延伸且連接至每個NAND細胞串。在第3圖中只有顯示位元線BL1、BL2和最後位元線BLj。佈置在記憶體區塊中的NAND細胞串在本領域中係眾所周知的，而不需要進一步討論其細節。列解碼器電路包括區塊位址解碼器58、高電壓準位偏移器電路60、62和64至66、傳送電路70、72和74至76、字元線位址解碼器80、及字元線驅動器82。儘管在第3圖中未顯示，但字元線驅動器82接收不同的電壓準位，其中有一些大於提供至半導體記憶體裝置的電源電壓，用於驅動列信號。在第3圖中，以電路細節來顯示傳送電路72和74，其中每個都包括一組顯示為n通道電晶體的傳送裝置，具有接收如BSL1和BSL2之各自區塊選擇信號的閘極端。

區塊位址解碼器58解碼區塊位址以提供區塊位址信號BA1至BAn。在本實例中，只有一個區塊位址信號BA1至BAn在讀取和程式操作期間回應於任何區塊位址而被驅動至主動電壓準位。高電壓準位偏移器60至66之各者分別接收一個區塊位址信號BA1至BAn，且將 電壓偏移至比區塊位址解碼器58之電路所提供更高的電壓範圍。高電壓準位偏移器60至66能包括電荷泵。此外，高電壓準位偏移器可以是傳送從在列解碼電路外部的全域電荷泵電路(未顯示)提供之高電壓的傳送器電路。這類電路在本領域中係眾所周知的。高電壓準位偏移器60至66之各者因此將準位偏移的區塊選擇信號BSL1至BSLn提供至各自傳送電路70至76。應注意當對應之區塊位址BA1至BAn被區塊位址解碼器58驅動至主動邏輯準位時，BSL1至BSLn之只有一者被驅動至高電壓準位。傳送區塊電路70至76之其一者當其各自區塊選擇信號BSL被驅動至高電壓準位時被啟動。之後說明高電壓準位區塊選擇信號的效果和目的。

字元線位址解碼器80解碼字元線位址以啟動一組全域列信號GRS的一個全域字元線。GRS包括全域字元線G_WL[1：i](G_WL1、G_WL2至G_WLi)、全域串選擇線G_SSL和全域接地選擇線G_GSL。主動和非主動GRS信號被提供至字元線驅動器電路82。在本實例中，記憶體區塊50、52和54至56各包括總「i」列。字元線驅動器電路82將全域字元線G_WL[1：i](G_WL1、G_WL2至G_WLi)、全域串選擇線G_SSL和全域接地選擇線G_GSL平行驅動至所有傳送電路70至76。這些信號係依據正在執行的操作以從VSS到各種高電壓之範圍的適當電壓準位來驅動，其中高電壓能由電荷泵電路(未顯示)提供。

在讀取或編程期間，如字元線位址解碼器80所決定之所選G_WL會被字元線驅動器電路82驅動至必要電壓準位以引起讀取或編程操作，而其餘的未選擇字元線G_SSL和G_GSL被驅動至讀取或編程操作所需的其他電壓準位。為了將全域列信號G_WL[1：i]、G_SSL、和G_GSL傳輸或傳送至記憶體區塊50、52和54至56之其一者，對應之傳送電路70、72和74至76之其一者會被驅動至高電壓準位的區塊選擇信號BSL啟動。為了確保全域列信號的全電壓準位被傳送至所選記憶體區塊，區塊選擇信號BSL會被驅動至高於全域列信號GRS能被驅動之最大電壓準位的電壓準位。所選傳送區塊電路將區域字元線信號WL[1：i]、區域串選擇信號SSL和區域接地選擇信號GSL提供至記憶體區塊的NAND細胞串。由於必須將區塊選擇信號BSL0至BSLn驅動至高電壓準位，因此在區塊位址解碼器58與區塊選擇線(BSL)之間放置高電壓準位偏移器電路60、62和64至66。而且，由於記憶體區塊排成列，因此對應之傳送電路和高電壓準位偏移器電路也排成列。

應注意針對未選擇之傳送區塊電路，用於連接NAND細胞串至位元線的SSL線會被放電裝置59(在第3圖中被顯示為n通道電晶體)保持在VSS。為了從位元線去耦NAND串，只要未選擇對應之記憶體區塊時便打開每個放電裝置59。因此，對所選記憶體區塊關閉放電裝置59。能有不同方法用於在這些條件下打開和關閉放 電裝置59。在第3圖之配置中，使用區塊位址信號以經由反向器61啟動和停用放電裝置59。若區塊位址信號被驅動至主動高邏輯準位以選擇一特定記憶體區塊，則關閉對應之放電裝置59。否則，在非主動低邏輯準位的區塊位址信號打開放電裝置59。為了簡化第3圖之圖，只有顯示兩個放電裝置59和反向器61，但可被包括用於記憶體陣列中的其他SSL線。在其他配置中，能在與放電SSL線的相同條件下設置放電裝置來放電GSL線。

在第3圖之實例中，記憶體區塊由平面型NAND細胞串組成。更具體來說，記憶體細胞係排列於半導體表面的X-Y平面上，其中X軸對應於字元線方向而Y軸對應於位元線方向。在第3圖中能看出記憶體區塊間距(也稱為列間距)主要係由每個NAND細胞串的細胞數量決定。因此，隨著在NAND細胞串中串聯的細胞數量增加，區塊間距的大小也會增加。由於目前在NAND快閃記憶體發展方面的趨勢係為增加每個NAND細胞串的細胞數量，因此如高電壓準位偏移器和對應於各記憶體區塊之傳送電路的列電路能容易地佈置於區塊間距內。換言之，每個高電壓準位偏移器電路和對應之傳送電路係為符合各自記憶體區塊的間距，由此避免在高電壓準位偏移器電路、傳送電路與記憶體區塊之間的連接佈置中有不必要的複雜性。

第4圖顯示由垂直通道NAND快閃記憶體細胞串組成的示範記憶體區塊。這是垂直堆疊之3D NAND 細胞串的一個實例。在這類細胞串中，記憶體細胞被形成為堆疊佈置，使得其通道在與半導體基板表面實質上垂直的方向上延伸。記憶體裝置的基板表面如第4圖所示係由具有X軸和Y軸的平面定義，其包括記憶體陣列區84，其中形成了由垂直通道NAND細胞串86組成的NAND快閃記憶體區塊。為了方便說明，由垂直通道NAND細胞串組成的每個記憶體區塊86具有與第3圖之平面型NAND快閃記憶體區塊52相同的元件，因此將接收第3圖所示之相同的列信號。記憶體區塊86能被視為具有向上翻轉90度之位元線端的平面記憶體區塊52。於是，記憶體區塊86的記憶體細胞串在相對於基板表面之x-y平面的z軸上延伸。

如第4圖所示，在相鄰記憶體區塊86之間的區塊間距約為實體垂直通道NAND快閃細胞的Y軸間隔。應注意表示記憶體區塊86為薄片而沒有按比例繪製。由於區塊間距的大小減少，因此不再可能維持與對應之高電壓準位偏移器和傳送電路符合的間距。例如，高電壓準位偏移器可包括大的電荷泵。為了比較目的，輪廓88表示由對應於類似於第3圖所示之一個記憶體區塊之高電壓準位偏移器電路和傳送電路佔用的區域，假設垂直通道NAND細胞的實體大小與平面NAND細胞類似。從第4圖清楚看到在每個記憶體區塊和對應之高電壓準位偏移器電路與傳送電路之間符合的間距是不可能的。因此，列解碼器電路元件的複雜佈局將增加設計成本，且造成可 從位於距各自記憶體區塊不同距離的電路路由作為與各記憶體區塊相關的信號線之不一致的佈線長度。

儘管第4圖顯示3D記憶體陣列的一個實例，但第5圖係另一類型之3D記憶體陣列的電路示意圖。第5圖顯示具有水平對準之NAND細胞串的垂直堆疊之NAND快閃記憶體區塊。更具體來說，一組記憶體區塊92被形成為薄片90，顯示為x-y平面。每個記憶體區塊92由類似於第3圖所示地排列的平面型NAND細胞串組成。每個薄片90係堆疊於在z軸方向上之另一者的頂部。

根據本發明之實施例，使用分裂區塊解碼架構來階層式選擇記憶體陣列的一記憶體區塊以存取用於讀取、程式或抹除操作，這允許對每個記憶體區塊維持一致信號線長度之列解碼電路的簡化佈局。第6圖係根據本發明之實施例之分裂區塊列解碼器的方塊圖。分裂區塊列解碼器包括第一解碼邏輯100、第二解碼邏輯102、和選擇區塊104。記憶體陣列包括超級區塊110和112至114，其中第一超級區塊被顯示為超級區塊0而最後超級區塊被顯示為超級區塊p，其中p是一個大於0的整數值。如超級區塊112中所示，每個超級區塊包括記憶體區塊116，其中超級區塊的第一記憶體區塊被顯示為區塊0而超級區塊的最後記憶體區塊被顯示為區塊r，其中r是一個大於0的整數值。儘管未顯示在第6圖中，但在垂直方向上延伸的位元線係連接至所有超級區塊之每個記憶體區塊116的NAND細胞串。記憶體區塊116能包括如第3圖所示之 複數個平面型NAND細胞串、或如第4圖之垂直通道NAND細胞的垂直堆疊之細胞、或具有第5圖之水平對準之NAND細胞串的垂直堆疊之NAND快閃記憶體區塊。

首先假設記憶體裝置接收一列位址，其被分成第一列位址RA_A和第二列位址RA_B。第一解碼邏輯100解碼第一列位址RA_A以提供超級區塊信號SB0和SB1至SBp。第一列位址RA_A可以是提供至記憶體裝置之列位址的一些較高序位元。因此在操作中，其中一個超級區塊信號回應於RA_A而被驅動至主動邏輯準位。第二解碼邏輯102解碼第二列位址RA_B以提供區塊信號BS來存取所選超級區塊之一個特定記憶體區塊。第二列位址RA_B可以是提供至記憶體裝置之列位址的一些較低序位元。根據一個實施例，區塊信號BS能包括區塊選擇信號、及由所選記憶體區塊之NAND細胞串接收的列信號。

選擇區塊104接收超級區塊信號SB0和SB1至SBp以及區塊信號BS以選擇一個超級區塊和所選超級區塊之一個記憶體區塊。在本實施例中，記憶體區塊當其NAND細胞串接收被驅動至任何特定操作(如讀取和程式操作)所需之電壓準位的列信號時被選出。在第6圖目前所示之實施例中，選擇區塊104包括選擇邏輯單元120和122至124，其中每個選擇邏輯單元能將區域列信號RS提供至一個超級區塊。例如，選擇邏輯單元120對應於超級區塊110，且只將區域列信號提供至超級區塊110。每個選擇邏輯單元回應於所接收之超級區塊信號(如用於選擇 邏輯單元120的SB0)而選擇一各自超級區塊，且回應於區塊信號BS而將區域列信號RS提供至所選超級區塊的一特定記憶體區塊。應注意區塊信號BS會被所有選擇邏輯單元120和122至124平行地接收。由此，只有接收主動邏輯準位超級區塊信號SB的選擇邏輯單元將區域列信號RS提供至所選超級區塊的特定記憶體區塊。例如，若SB1回應於RA_A而為主動，則啟動選擇邏輯單元122。回應於區塊信號BS，選擇邏輯單元122將區塊選擇信號的列信號提供至超級區塊112的一特定記憶體區塊116。在本實施例中，在這組區塊信號BS中提供區域列信號RS，其更能包括特定記憶體區塊定址資訊。

在第6圖之實施例中，如選擇邏輯單元120和122至124的列電路能形成於每個各自超級區塊110和112至114的列間距內。若記憶體區塊116與具有約為單一實體細胞的間隔之列間距的垂直通道NAND細胞串一起形成是有利的。第二解碼邏輯102電路能形成於不受任何超級區塊或記憶體區塊的列間距限制之晶片的區域中。在超級區塊與第一解碼邏輯100之間的這個區域能稱為列間距限制區域。因此，只有驅動其中信號線長度應被最小化之信號的列電路保持在對應之超級區塊的列間距內。

第7圖顯示第6圖之分裂區塊解碼架構實施例的實例。為了簡化示意圖，由第一超級區塊200和最後超級區塊202顯示記憶體陣列，且每個超級區塊包括第一記憶體區塊204和第二記憶體區塊206。顯示位元線 BL1、BL2和最後位元線BLj連接至所有超級區塊之記憶體區塊204和206的NAND細胞串。記憶體區塊204和206能包括如第3圖所示之複數個平面型NAND細胞、或如第4圖之垂直通道NAND細胞的垂直堆疊之細胞、或具有第5圖之水平對準之NAND細胞串的垂直堆疊之NAND快閃記憶體區塊。第7圖顯示在分裂區塊解碼電路和超級區塊與記憶體區塊之間的示範電子連接，且不將本實施例限制為具體顯示之實體佈局或空間幾何。第7圖之分裂區塊解碼器包括第6圖之相同第一解碼邏輯100，且經由第一列位址RA_A接收超級區塊位址資訊以提供超級區塊信號SB0至SBp。顯示第二解碼邏輯102包括字元線位址解碼器210、區塊解碼器212、字元線驅動器214及高電壓準位偏移器216和218。

字元線位址解碼器210接收字元線位址資訊以提供字元線驅動器214所驅動的列信號作為全域列信號GRS，其包括全域字元線、串選擇線和接地選擇線。字元線位址解碼器210和字元線驅動器214能以與第3圖之字元線位址解碼器80和字元線驅動器82相同的方式來配置。區塊解碼器212接收區塊位址資訊以提供由高電壓準位偏移器216和218偏移至高電壓準位的區塊選擇信號。在本實例中假設每個超級區塊200和202包括兩個記憶體區塊，以便更有助於了解本發明。由此，高電壓準位偏移器216和218提供全域區塊選擇信號BSL1和BSL2。在第二列位址RA_B中提供字元線位址資訊與區塊位址資訊 兩者。應注意從由記憶體裝置收到之列位址的所接收之記憶體區塊位址部分剖析超級區塊位址和區塊位址資訊。全域列信號GRS及全域區塊選擇信號BSL1和BSL2被統稱為區塊信號，在第6圖中表示為BS。

由於只有顯示第一超級區塊204和最後超級區塊206，因此第7圖中只有顯示分別對應於第一和最後超級區塊204和206的第一選擇邏輯單元120和最後選擇邏輯單元124。選擇邏輯單元120和124兩者各包括高電壓準位偏移器220和傳送電路222。高電壓準位偏移器220具有與第3圖之高電壓準位偏移器60至66相同的功能，且分別提供準位偏移的超級區塊信號SB0至SBp作為超級區塊選擇信號SBSL0至SBSLp。傳送電路222的示範電路細節係顯示於第7圖中。每個傳送電路222包括第一級選擇器224和第二級選擇器226，各由在目前所示之實例中顯示為n通道電晶體的傳送裝置組成。所有傳送電路222的第一級選擇器224平行地接收全域列信號GRS。每個第一級選擇器224選擇性地連接全域列信號GRS至各自第二級選擇器226。每個第二級選擇器222選擇性地連接從第一級選擇器224接收的全域列信號GRS至一個記憶體區塊。選擇邏輯單元120的第一級選擇器224係由SBSL0啟動，而選擇邏輯單元124的第一級選擇器224係由SBSLp啟動。所有選擇邏輯單元120至124的第二級選擇器226平行地接收全域區塊選擇信號BSL1和BSL2。

由於在第7圖之示範實施例中每個超級區塊有兩個記憶體區塊204和206，因此選擇邏輯單元120至124的第二級選擇器226包括兩個選擇器的子集。每個選擇器的子集回應於BSL1或BSL2而將從第一級選擇器224收到的全域列信號GRS選擇性地傳送至記憶體區塊204和206之其一者。如第7圖之實例所示，第二級選擇器226的選擇器之一個子集包含顯示為具有連接至BSL1的閘極端之n通道電晶體的傳送裝置，而選擇器的另一子集包含具有連接至BSL2之閘極端的類似傳送裝置。此連接配置係重覆用於所有傳送電路222。

因此，透過第一解碼邏輯100與第二解碼邏輯102之區塊解碼器212的組合，從構成細胞陣列之眾多記憶體區塊中選出一個記憶體區塊。更具體來說，第一解碼邏輯100控制第一級選擇器224，透過其從眾多超級區塊中選出一個超級區塊。區塊解碼器212控制第二級選擇器226，透過其從構成所選超級區塊的眾多記憶體區塊中選出一個記憶體區塊。於是，所選記憶體區塊的每個字元線、串選擇線和接地選擇線係透過一系列的兩組傳送裝置來連接至其全域字元線、串選擇線和接地選擇線，其中一組傳送裝置對應於第一級選擇器224而另一組傳送裝置對應於第二級選擇器226。

每個超級區塊具有兩組連接至構成記憶體區塊之串選擇線的放電裝置。這些放電裝置的細節係顯示於超級區塊200中。第一組放電裝置228係連接至超級區塊 200之每個記憶體區塊的串選擇線。放電裝置228在本實例中係顯示為n通道電晶體，其連接至VSS。所有放電裝置228的閘極端係連接至共同放電啟動信號，其係與對應於超級區塊200的超級區塊信號相關。針對第7圖之列解碼配置實例更具體來說，共同放電啟動信號係由反向器230提供之超級區塊信號SB0之反向。第二組放電裝置係連接至第一放電裝置228所連接的相同串選擇線。在本實施例中，第二組放電裝置包括n通道電晶體232和234。不同於放電裝置228，每個放電裝置232和234係單獨地由區域放電啟動信號控制。針對第7圖之目前列解碼配置實例，每個區域放電啟動信號係與區塊解碼器212所提供的區塊選擇信號相關。因此，放電裝置232接收由反向器236提供之為一個區塊選擇信號之反向的區域放電啟動信號，而放電裝置234接收由反向器238提供之為第二區塊選擇信號之反向的另一區域放電啟動信號。

因此，能看出不同於第3圖之區塊位址解碼器58，第7圖之第一解碼邏輯100不將記憶體區塊位址解碼降至個別記憶體區塊的準位，而是僅降至超級區塊的準位。為了說明分裂超級區塊與記憶體區塊定址之間的關係，現在討論假設第7圖之每個超級區塊200至202有2³個記憶體區塊的實例。若提供至記憶體裝置的記憶體區塊位址由s個位元組成，則第一解碼邏輯100只解碼記憶體區塊位址的s-3個最高有效位元，而不是記憶體區塊位址的3個最低有效位元。記憶體區塊位址的s-3個最高有效 位元係稱為超級區塊位址。由此依照第一解碼邏輯100的每個超級區塊輸出(SB0至SBp)，且來自高電壓準位偏移器220的各自超級區塊選擇信號SBSL0至SPSLp在全部中選擇一個超級區塊，但不是在此超級區塊內的個別記憶體區塊。超級區塊選擇係藉由啟動一個選擇邏輯單元(例如，選擇邏輯單元120)的一個第一級選擇器224來實現。

未被第一解碼邏輯100解碼之記憶體區塊位址的3個最低有效位元被區塊解碼器212解碼以在每個超級區塊中的所有記憶體區塊中選出一個記憶體區塊。記憶體區塊位址的這3個最低有效位元係稱為區塊位址。假設區塊解碼器212係配置以基於2³個記憶體區塊選擇而提供適當數量的輸出。至於第一解碼邏輯100，區塊解碼器212的一個輸出回應於解碼記憶體區塊位址的這3個最低有效位元而被偏移至高電壓準位(例如，透過高電壓準位偏移器216和218)。接著在所有選擇邏輯單元120至124中啟動對應於一個記憶體區塊之第二級選擇器226的一個選擇器子集。然而，由於只有啟動或致能所有選擇邏輯單元120至124的一個第一級選擇器224，因此只有所選超級區塊的記憶體區塊接收全域列信號GRS。總而言之，第一級選擇器224當作第一解多工器來分配GRS至一個所選超級區塊，而所選超級區塊的第二級選擇器226當作第二解多工器來進一步分配來自第一解多工器的GRS至所選超級區塊之所選記憶體區塊。

請注意針對未選擇之超級區塊，用於連接NAND細胞串至位元線的SSL線會被放電裝置228保持在VSS。為了從位元線去耦所有構成記憶體區塊的NAND串，只要未選擇對應之記憶體區塊時便打開每個放電裝置228。因此，對所選超級區塊關閉放電裝置228。例如，若超級區塊選擇信號被驅動至主動高邏輯準位以選擇一特定超級區塊，則關閉超級區塊的對應之放電裝置228。否則，在非主動低邏輯準位的超級區塊選擇信號打開放電裝置228。使用第二放電裝置232和234以將所選超級區塊之未選擇記憶體區塊的SSL線放電至VSS。如先前所論述，所選超級區塊將具有一個所選記憶體區塊。因此，所選超級區塊的其餘記憶體區塊係未選擇的且其SSL線被放電至VSS。

為了簡化第7圖之圖，僅對超級區塊200顯示放電裝置228、232和234及反向器230，但將被包括用於記憶體陣列中的其他超級區塊。在可選配置中，能使用以與顯示用於放電裝置228、232和234相同方式連接的兩組放電裝置來放電GSL線。此外，能包括只有一組對應於放電裝置228或232和234的放電裝置。

第8圖顯示第6圖之分裂區塊列解碼架構實施例的另一實例，其中相較於第7圖之實施例簡化選擇邏輯單元的傳送電路且減少傳送裝置的數量。在第8圖之實施例中，第一解碼邏輯100、記憶體陣列超級區塊200、202和記憶體區塊204、206係與第7圖之實施例中所示 的相同。記憶體區塊204和206能包括如第3圖所示之複數個平面型NAND細胞、或如第4圖之垂直通道NAND細胞的垂直堆疊之細胞、或具有第5圖之水平對準之NAND細胞串的垂直堆疊之NAND快閃記憶體區塊。如現在針對第8圖所述，第二解碼邏輯102和選擇邏輯單元120至124的配置不同於第7圖所示。

選擇邏輯單元120至124之各者包括高電壓準位偏移器300和傳送電路302，其中一個傳送電路302的細節係顯示於選擇邏輯單元120中。在第8圖之實施例中，傳送電路302包括單級選擇器，包括兩組顯示為n通道電晶體的傳送裝置304和306。在本實施例中，每組之傳送裝置接收並提供專用全域列信號組至對應之記憶體區塊。如第8圖所示，第一組之傳送裝置304將第一組的全域列信號GRS1提供至記憶體區塊204，而第二組之傳送裝置306將第二組的全域列信號GRS2提供至記憶體區塊206。每組之全域列信號至少包括專用串選擇、字元線和接地選擇信號。在每個超級區塊包括超過兩個記憶體區塊的其他配置中，傳送電路302將包括對應數量之電性耦接至各記憶體區塊的傳送裝置組，各接收專用全域列信號組。

高電壓準位偏移器300具有與先前針對第7圖之實施例所述之高電壓準位偏移器220相同的功能。換言之，回應於由收到之記憶體區塊位址之較高序位元組成的第一列位址RA_A，分別經由超級區塊信號SB0至SBp 和超級區塊選擇信號SBSL0至SBSLp來選出選擇邏輯單元120至124之其一者。在第8圖之實施例中，每個超級區塊選擇信號SBSL0至SBSLp同時啟動所選選擇邏輯單元之傳送裝置組304和306兩者。全域列信號GRS1和GRS2之各組係由第二邏輯解碼邏輯102提供。

第二解碼邏輯102包括擴展的字元線位址解碼器310和多組字元線驅動器312，其中字元線驅動器312接收不同的電壓準位(其中有一些大於提供至半導體記憶體裝置的電源電壓)以在讀取、編程和抹除操作期間驅動列信號。擴展的字元線位址解碼器310與第7圖之字元線位址解碼器210的不同之處在於除了字元線位址資訊，其還解碼未被第一解碼邏輯100解碼之記憶體區塊位址的較低序位元。因此，用於每個超級區塊之記憶體區塊的區塊位址被併入擴展的字元線位址解碼器310之解碼邏輯。在第8圖之實例中，擴展的字元線位址解碼器310解碼字元線位址資訊和記憶體區塊位址的較低序位元以為超級區塊的每個記憶體區塊提供專用全域列信號組。換言之，第8圖之第二解碼邏輯102輸出與在一個超級區塊之全體中的區域字元線、串選擇線和接地選擇線一樣多的全域字元線、串選擇線和接地選擇線。例如，擴展的字元線位址解碼器310能包括多個相同配置之字元線解碼邏輯組，其中只有一個回應於記憶體區塊位址的較低序位元而被啟動。

例如，若每個超級區塊200至202由各具有 接收16個字元線、1個串選擇線和1個接地選擇線之NAND細胞串的8個區塊組成，則第二邏輯解碼邏輯102所輸出的總全域列信號線數量是8x16=128個全域字元線、8個全域串選擇線和8個全域接地選擇線。在這些線組之中，只有對應於所選區塊的線組被啟動，或驅動至正執行之特定操作的所需電壓。為了方便說明，第8圖之示範實施例顯示每個超級區塊有兩個記憶體區塊，因此第二邏輯解碼邏輯102提供兩個專用全域列信號GRS1和GRS2組。每個選擇邏輯單元接收所有全域列信號組，由於只有驅動被用於所選記憶體區塊之擴展的字元線位址解碼器310和多組字元線驅動器312啟動之那些全域列信號，因此不需要額外的解碼來選擇正確的記憶體區塊。藉此，當啟動超級區塊選擇線(SBSL0至SBSLp)時，啟動對應之單級選擇器302以將主動全域列信號(GRS1或GRS2)組傳送至對應之記憶體區塊204或206。因此，第8圖之實施例不需要單獨的區塊解碼器(如第7圖之區塊解碼器212)、和第二級傳送裝置(如第7圖之第二級選擇器226)。

在第8圖之實施例中，每個超級區塊具有一組連接至構成記憶體區塊之串選擇線的放電裝置。這些放電裝置的細節係顯示於超級區塊200中。放電裝置314係連接至超級區塊200之每個記憶體區塊的串選擇線。放電裝置314在本實例中係顯示為n通道電晶體，其係連接至VSS。所有放電裝置314的閘極端係連接至共同放電啟動 信號，其係與對應於超級區塊200的超級區塊信號相關。針對第8圖之列解碼配置實例更具體來說，共同放電啟動信號係由反向器316提供之超級區塊信號SB0的反向。

針對未選擇之超級區塊，用於連接NAND細胞串至位元線的SSL線會被放電裝置314保持在VSS。為了從位元線去耦所有構成記憶體區塊的NAND串，只要未選擇對應之記憶體區塊時便打開每個放電裝置314。因此，對所選超級區塊關閉放電裝置314。例如，若超級區塊選擇信號被驅動至主動高邏輯準位以選擇一特定超級區塊，則關閉超級區塊的對應之放電裝置314。否則，在非主動低邏輯準位的超級區塊選擇信號打開放電裝置314。

為了簡化第8圖之圖，僅對超級區塊200顯示放電裝置314及反向器316，但將被包括用於記憶體陣列中的其他超級區塊。在可選配置中，能使用以與顯示用於放電裝置314相同方式連接的一組放電裝置來放電GSL線。

第9圖係第8圖之分裂區塊解碼架構實施例的另一實例，其中呈現出第二解碼邏輯102的不同配置。第8圖先前所示之許多特徵以相同參考數字註釋出現於第9圖中。第二解碼邏輯102包括字元線位址解碼器350、字元線驅動器電路352、區塊解碼器354、及包括第一組傳送電晶體356和第二組傳送電晶體358的選擇器電路。字元線位址解碼器350和字元線驅動器電路352之功能分別與第7圖之實施例的對應電路210和214相同，且回應 於所接收字元線位址資訊而提供單一組的主全域列信號MGRS。主全域列信號MGRS包括全域字元線、串選擇線和接地選擇線。

主全域列信號MGRS係由傳送電晶體356和358接收，其回應於區塊解碼器354所提供的區塊選擇信號而選擇性地傳送MGRS作為全域列信號GRS1或GRS2。應注意傳送電晶體356和358之各者表示一組傳送電晶體，用於回應於相同區塊選擇信號而傳送每個主全域列信號MGRS。因此，當對應之GRS1或GRS2線電性連接至MGRS時選擇超級區塊的記憶體區塊。在每個超級區塊有超過兩個記憶體區塊的配置中，將有相同數量的傳送電晶體用於將全域列信號提供至每個記憶體區塊。在第二列位址RA_B中提供字元線位址資訊與區塊位址資訊兩者，其中從由記憶體裝置收到之列位址的所接收之記憶體區塊位址部分剖析超級區塊位址和區塊位址資訊。

每個超級區塊具有兩組連接至構成記憶體區塊之串選擇線的放電裝置。這些放電裝置的細節係顯示於超級區塊200中。除了所配置且類似於第7圖之實施例先前所示之放電裝置228操作的第一組放電裝置360，第9圖之實施例還包括第二組之連接至第一放電裝置360所連接的相同串選擇線之放電裝置。在本實施例中，第二組放電裝置包括n通道電晶體362和364。不同於放電裝置360，每個放電裝置362和364係單獨地由區域放電啟動信號控制。針對第9圖之目前列解碼配置實例，每個區域 放電啟動信號係與區塊解碼器354所提供的區塊選擇信號相關。因此，放電裝置362接收由反向器366提供之為一個區塊選擇信號之反向的區域放電啟動信號，而放電裝置364接收由反向器368提供之為第二區塊選擇信號之反向的另一區域放電啟動信號。

第一組和第二組的放電裝置之操作類似於第7圖之實施例所示之第一組和第二組的放電裝置。為了從位元線去耦所有構成記憶體區塊的NAND串，只要未選擇對應之記憶體區塊時便打開每個放電裝置360。因此，對所選超級區塊關閉放電裝置360。例如，若超級區塊選擇信號被驅動至主動高邏輯準位以選擇一特定超級區塊，則關閉超級區塊的對應之放電裝置360。否則，在非主動低邏輯準位的超級區塊選擇信號打開放電裝置360。使用第二放電裝置362和364以將所選超級區塊之未選擇記憶體區塊的SSL線放電至VSS。如先前所論述，所選超級區塊將具有一個所選記憶體區塊。因此，未選擇所選超級區塊的其餘記憶體區塊且其SSL線被放電至VSS。為了簡化第9圖之圖，僅對超級區塊200顯示放電裝置360、362和364，但將被包括用於記憶體陣列中的其他超級區塊。在可選配置中，能使用以與顯示用於放電裝置360、362和364相同方式連接的兩組放電裝置來放電GSL線。此外，能包括只有一組對應於放電裝置360或362和364的放電裝置。

第6圖之實施例顯示形成於記憶體陣列之一 側上的選擇區塊104之列電路120至124的佈置。根據另一實施例，選擇區塊104之列電路120至124能排列於記憶體陣列的兩側上。第10圖顯示根據本另一實施例之列電路的這樣另一佈置。

在第10圖中，記憶體陣列包括與第6圖之實施例先前所示相同的超級區塊110和112至114。形成於超級區塊之一側上的是第一部分的第一解碼器邏輯400和第一部分的選擇邏輯單元，其中第10圖中只有顯示選擇邏輯單元402。形成於超級區塊之相對側上的是第二部分的第二解碼器邏輯404和第二部分的選擇邏輯單元，其中第10圖中只有顯示選擇邏輯單元406和408。在本實例中，假設選擇邏輯單元406是第一選擇邏輯單元，選擇邏輯單元408是最後選擇邏輯單元，且選擇邏輯單元402是第二和中間選擇邏輯單元。

應注意選擇邏輯單元402、406和408係形成相鄰於其提供列信號所至的超級區塊，且從第一選擇邏輯單元406開始，每個第二選擇邏輯單元係形成於超級區塊的相對側上。這能稱為交錯的列電路佈置。形成於超級區塊和第一部分的第一解碼器邏輯400與第二部分的第二解碼器邏輯404之間之列間距有限區外部的是第一部分的第二解碼邏輯410和第二部分的第二解碼邏輯412。解碼器邏輯區塊410和412係顯示於超級區塊的任一側上，但它們能形成於超級區塊之記憶體陣列下方或上方。在目前所示之實例中，解碼器邏輯區塊410和412係彼此相同地配 置。

同時，第一部分的第一解碼器邏輯400和第二部分的第二解碼器邏輯404具有與第6圖之第一解碼器邏輯100相同的功能，除了這兩個部分400和404實體上被分成2個單獨部件之外。在目前所示之實例中，包括選擇邏輯單元406和408的右側選擇邏輯單元能被視為偶數選擇邏輯單元，而包括選擇邏輯單元402的左側選擇邏輯單元能被視為奇數選擇邏輯單元。因此，第一部分的第一解碼器邏輯400接收第一部分的第一列位址RA_A_odd以只選擇奇數選擇邏輯單元，而第二部分的第二解碼器邏輯404接收第二部分的第一列位址RA_A_even以只選擇偶數選擇邏輯單元。第一部分的第二解碼邏輯410和第二部分的第二解碼邏輯412都接收第二部分的列位址RA_B。

在第10圖之實施例的一個示範實作中，選擇邏輯單元402、406和408能具有第7圖所示之選擇邏輯單元120的相同配置，且解碼器邏輯區塊410和412能各具有第7圖所示之第二解碼器邏輯102的相同配置。在本實例中，第二解碼器邏輯區塊410所提供的全域列信號與第二解碼器邏輯區塊412所提供的全域列信號相同以在每個超級區塊中選擇相同的記憶體區塊位置。由此，解碼器邏輯區塊410和412係彼此相同地配置。

在第10圖之實施例的另一示範實作中，選擇邏輯單元402、406和408能具有第8圖所示之選擇邏輯單元120的相同配置，且解碼器邏輯區塊410和412能各 具有第8圖所示之第二解碼器邏輯102的相同配置。在本實例中，第二解碼器邏輯區塊410和412之各者係彼此相同地配置。於是，第二解碼器邏輯區塊410和412都提供多組全域列信號，一組用於超級區塊的每個記憶體區塊，其中一組基於用於在每個超級區塊中存取相同記憶體區塊位置的第二列位址RA_B而被驅動至適當電壓準位。

在第10圖之實施例中，沒有必要具有兩個實體上分開的第二解碼器邏輯電路。在另一實施例中，這兩者都能形成為如第7和8圖所示之單一第二解碼器邏輯電路且全域列信號組能被路由至超級區塊的兩側。

第10圖之實施例所提供的優點在於在超級區塊之一側上的選擇邏輯單元之列間距間隔會大於超級區塊的列間距間隔。換言之，在超級區塊之一側上的每個選擇邏輯單元能延伸至相鄰超級區塊的列間距區中。若每個超級區塊的記憶體區塊116數量很小則可能發生這種情況。例如，若記憶體區塊116由垂直通道NAND細胞串組成，則減少每個超級區塊的區塊數量將減少超級區塊的列間距。然而，也許不可能相應地減少選擇邏輯單元的列間距。針對由平面型NAND細胞串組成的記憶體區塊，減少每個串的記憶體細胞數量可能會導致相同的問題，其可由第10圖之實施例解決。

第6至10圖所示之本揭露的實施例能適用於具有由形成於單一平面上的平面型NAND細胞串組成之記憶體區塊的記憶體陣列、或具有水平對準之NAND細胞串 的垂直堆疊之NAND快閃記憶體區塊、或由垂直通道NAND細胞串組成的記憶體區塊。

在前面的說明中，為了解釋之目的，提出許多具體細節以對本實施例提出全面性了解。然而，本領域之熟知技術者將清楚明白無需這些具體細節。在其他情況下，熟知的電子結構和電路係以方塊圖形式來顯示以免模糊了解。例如，關於本文所述之實施例是否被實作為軟體常式、硬體電路、韌體、或以上之組合未提出具體細節。

本揭露之實施例能被表示為儲存在機器可讀媒體(也稱為電腦可讀媒體、處理器可讀媒體、或具有電腦可讀程式碼實作於其中之電腦可用媒體)中的電腦程式產品。機器可讀媒體可以是任何適當的有形、非暫態媒體(包括磁、光或電子儲存媒體(包括軟碟、唯讀光碟機(CD-ROM)、記憶體裝置(揮發性或非揮發性))、或類似儲存機制。機器可讀媒體能包含各種指令集、代碼序列、配置資訊、或其他資料，其當被執行時會使處理器進行在根據本發明之實施例之方法中的步驟。本領域之通常技藝者將了解用以實作所述之實作必要的其他指令和操作也能儲存在機器可讀媒體上。儲存在機器可讀媒體上的指令能被處理器或另一適當處理裝置執行，且能與電路連接以進行所述之任務。

上述實施例僅打算作為實例。本領域之熟知技術者在不脫離單獨由本文所附之申請專利範圍定義的範圍下能對特定實施例進行變更、修改和變化。

100‧‧‧第一解碼邏輯

102‧‧‧第二解碼邏輯

104‧‧‧選擇區塊

110‧‧‧超級區塊

112‧‧‧超級區塊

114‧‧‧超級區塊

116‧‧‧記憶體區塊

120‧‧‧選擇邏輯單元

122‧‧‧選擇邏輯單元

124‧‧‧選擇邏輯單元

BS‧‧‧區塊信號

RS‧‧‧區域列信號

RA_A‧‧‧第一列位址

RA_B‧‧‧第二列位址

SB0-SBp‧‧‧超級區塊信號

Claims (33)

1. 一種非揮發性記憶體裝置，包含：一記憶體陣列，包括組織成記憶體區塊之群組的複數個記憶體區塊；列解碼電路，配置以回應於一第一列位址而選擇一組該複數個記憶體區塊，且回應於一第二列位址而選擇該組的一記憶體區塊以接收列信號。
2. 如申請專利範圍第1項所述之非揮發性記憶體裝置，其中該列解碼電路包括第一解碼器邏輯，配置以回應於該第一列位址而提供對應於該複數個記憶體區塊之各組的一超級區塊信號。
3. 如申請專利範圍第2項所述之非揮發性記憶體裝置，其中該些列信號包括對應於該組之各記憶體區塊的串選擇信號，該非揮發性記憶體裝置更包括放電裝置，用於當未選擇該組時耦接該些串選擇信號之各者至接地。
4. 如申請專利範圍第3項所述之非揮發性記憶體裝置，其中該些放電裝置之各者係由該超級區塊信號的邏輯狀態控制。
5. 如申請專利範圍第3項所述之非揮發性記憶體裝置，其中該些列信號包括對應於該組之各記憶體區塊的接地選擇信號，該非揮發性記憶體裝置更包括接地選擇放電裝置，用於當未選擇該組時耦接該些接地選擇信號之各者至接地。
6. 如申請專利範圍第5項所述之非揮發性記憶體裝 置，其中該些接地選擇放電裝置之各者係由該超級區塊信號的邏輯狀態控制。
7. 如申請專利範圍第2項所述之非揮發性記憶體裝置，更包括用於偏移該些超級區塊信號之電壓準位的高電壓準位偏移器。
8. 如申請專利範圍第3項所述之非揮發性記憶體裝置，其中該列解碼電路包括一選擇邏輯單元，配置以選擇由該第一列位址定址的該組和由該第二列位址定址之該組的該記憶體區塊。
9. 如申請專利範圍第8項所述之非揮發性記憶體裝置，其中該選擇邏輯單元係形成於該組之一列間距內。
10. 如申請專利範圍第8項所述之非揮發性記憶體裝置，其中該第一列位址包括一記憶體區塊位址的較高序位元。
11. 如申請專利範圍第10項所述之非揮發性記憶體裝置，其中該列解碼電路包括第二解碼器邏輯，配置以回應於該第二列位址而提供對應於該組之各記憶體區塊的區塊信號。
12. 如申請專利範圍第11項所述之非揮發性記憶體裝置，其中該些區塊信號包括對應於該組之各記憶體區塊的區塊選擇信號、及用於存取該組之各記憶體區塊之記憶體細胞的列信號。
13. 如申請專利範圍第12項所述之非揮發性記憶體裝置，其中該選擇邏輯單元包括一第一級選擇器，配置以回應於該超級區塊信號而將 該些列信號傳送至一第二級選擇器，該第二級選擇器係配置以回應於該些區塊選擇信號而將該些列信號選擇性地傳送至對應於該超級區塊信號之該組的一個記憶體區塊。
14. 如申請專利範圍第13項所述之非揮發性記憶體裝置，其中該些放電裝置係為第一放電裝置，該非揮發性記憶體裝置更包括第二放電裝置，當未選擇該組的對應之該記憶體區塊時，該些第二放電裝置之各者耦接一對應串選擇線至接地。
15. 如申請專利範圍第14項所述之非揮發性記憶體裝置，其中該些第二放電裝置之各者係由一對應區塊選擇信號的邏輯狀態控制。
16. 如申請專利範圍第14項所述之非揮發性記憶體裝置，其中該些列信號包括對應於該組之各記憶體區塊的接地選擇信號，該非揮發性記憶體裝置更包括接地選擇放電裝置，用於當未選擇該組的對應之該記憶體區塊時，耦接該些接地選擇信號之各者至接地。
17. 如申請專利範圍第16項所述之非揮發性記憶體裝置，其中該些接地選擇放電裝置之各者係由對應之該區塊選擇信號的邏輯狀態控制。
18. 如申請專利範圍第12項所述之非揮發性記憶體裝置，其中該第二列位址包括一字元線位址和該記憶體區塊位址的較低序位元，該第二解碼器邏輯包括一字元線位址解碼器，用於回應於該字元線位址而提供該些列信號，及 一區塊解碼器，用於回應於該記憶體區塊位址的該些較低序位元而提供該些區塊選擇信號。
19. 如申請專利範圍第18項所述之非揮發性記憶體裝置，其中該第二解碼器邏輯更包括一字元線驅動器，用於驅動從該字元線位址解碼器接收的該些列信號、及高電壓準位偏移器，用於偏移該些區塊選擇信號的電壓準位。
20. 如申請專利範圍第11項所述之非揮發性記憶體裝置，其中該些區塊信號包括對應於該組之各記憶體區塊的專用列信號組。
21. 如申請專利範圍第20項所述之非揮發性記憶體裝置，其中該選擇邏輯單元包括一選擇器，配置以回應於該超級區塊信號而耦接該些專用列信號組至該組之一對應記憶體區塊。
22. 如申請專利範圍第21項所述之非揮發性記憶體裝置，其中該第二解碼器邏輯包括一位址解碼器，用於回應於該第二列位址而提供該些專用列信號組，該第二列位址包括一字元線位址和該記憶體區塊位址的較低序位元。
23. 如申請專利範圍第22項所述之非揮發性記憶體裝置，其中該第二解碼器邏輯包括字元線驅動器，用於驅動具有特用於一記憶體操作之電壓準位的該些專用列信號組之其一者。
24. 如申請專利範圍第21項所述之非揮發性記憶體裝置，其中該第二解碼器邏輯包括一字元線驅動器電路，用於驅動具有特用於一記憶體 操作之電壓準位的主列信號，一選擇器電路，用於回應於區塊選擇信號而傳送該些主列信號作為該些專用之列信號組之其一者，及一區塊解碼器，用於回應於該記憶體區塊位址的較低序位元而提供該些區塊選擇信號。
25. 如申請專利範圍第24項所述之非揮發性記憶體裝置，其中該些放電裝置係為第一放電裝置，該非揮發性記憶體裝置更包括第二放電裝置，當未選擇該組的對應之該記憶體區塊時，該些第二放電裝置之各者耦接一對應串選擇線至接地。
26. 如申請專利範圍第25項所述之非揮發性記憶體裝置，其中該些列信號包括對應於該組之各記憶體區塊的接地選擇信號，該非揮發性記憶體裝置更包括接地選擇放電裝置，用於當未選擇該組的對應之該記憶體區塊時，耦接該些接地選擇信號之各者至接地。
27. 如申請專利範圍第8項所述之非揮發性記憶體裝置，其中該第一解碼器邏輯和該選擇邏輯單元係形成於該記憶體陣列的一側上。
28. 如申請專利範圍第11項所述之非揮發性記憶體裝置，其中該第一解碼器邏輯包括形成於該記憶體陣列之一側上的一第一部分和形成於該記憶體陣列之一相對側上的一第二部分。
29. 如申請專利範圍第28項所述之非揮發性記憶體裝置，其中該第一部分提供一第一超級區塊信號，用於選擇 一第一組之該些記憶體區塊，且該第二部分提供一第二超級區塊信號，用於選擇一第二組之該些記憶體區塊。
30. 如申請專利範圍第29項所述之非揮發性記憶體裝置，其中該列解碼電路包括一第一選擇邏輯單元，形成於該記憶體陣列之該一側上，用於回應於該第一超級區塊信號而選擇該第一組之該些記憶體區塊，及一第二選擇邏輯單元，形成於該記憶體陣列之該相對側上，用於回應於該第二超級區塊信號而選擇該第二組之該些記憶體區塊。
31. 如申請專利範圍第30項所述之非揮發性記憶體裝置，其中該第一選擇邏輯單元係配置以回應於該些區塊信號而選擇該第一組之一記憶體區塊，且該第二邏輯單元係配置以回應於該些區塊信號而選擇該第二組之一記憶體區塊。
32. 如申請專利範圍第30項所述之非揮發性記憶體裝置，其中該第一選擇邏輯單元係形成於該第一組之該些記憶體區塊的一列間距內，且該第二邏輯單元係形成於該第二組之該些記憶體區塊的一列間距內。
33. 如申請專利範圍第30項所述之非揮發性記憶體裝置，其中該第一選擇邏輯單元具有大於該第一組之該些記憶體區塊之列間距的一列間距間隔，且該第二邏輯單元具有大於該第二組之該些記憶體區塊之列間距的一列間距間隔。