KR101454948B1 - 동기식 직렬 인터페이스 ｎａｎｄ를 위한 설정 액세스 및 변경을 위한 시스템 및 방법 - Google Patents

동기식 직렬 인터페이스 ｎａｎｄ를 위한 설정 액세스 및 변경을 위한 시스템 및 방법 Download PDF

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Abstract

본 발명은 마스터로부터 NAND 플래시 메모리 장치로의 직렬 주변 장치 인터페이스(SPI) 통신을 이용하여 NAND 플래시 메모리 장치의 설정을 변경하는 시스템 및 방법을 포함한다. 하나의 실시예는 일반적으로 제1 메모리 회로 입력에 활성화 신호를 송신하는 단계, 제2 메모리 회로 입력에 클록 신호를 송신하는 단계, 제3 메모리 회로 입력에 상기 클록 신호에 동기화된 명령 신호를 송신하는 단계, 제3 메모리 회로 입력에 상기 클록 신호에 동기화된 메모리 레지스터 어드레스 신호를 송신하는 단계, 및 상기 제3 메모리 회로 입력에 상기 클록 신호에 동기화된 설정 신호를 송신하는 단계를 포함한다.

Description

동기식 직렬 인터페이스 ＮＡＮＤ를 위한 설정 액세스 및 변경을 위한 시스템 및 방법{SYSTEM AND METHOD FOR SETTING ACCESS AND MODIFICATION FOR SYNCHRONOUS SERIAL INTERFACE NAND}
본 발명의 실시예들은 NAND 플래시 메모리 장치의 설정들을 액세스하고 변경하는 것에 관한 것으로, 특히 직렬 주변 장치 인터페이스를 통한 상호 연결을 위해 구성된 NAND 플래시 메모리 장치의 설정들을 액세스하고 변경하는 것에 관한 것이다.
일반적으로, 대부분의 NAND 플래시 메모리 장치들은 다수의 입력 핀들을 통하여 NAND 플래시 장치와 호스트 장치 사이의 병렬 통신을 채용한다. 효과적이기는 하지만, 핀들의 양은 집적 회로(IC) 칩 상에서 NAND 플래시 메모리 장치가 차지하는 공간의 양을 크게 증가시킨다. 병렬 통신에 대한 대안으로서, 직렬 통신은 상호 연결들의 수를 감소시킬 수 있다. 그러나, 입력 핀들이 양이 감소하기 때문에 결정적인 기능이 감소될 수 있다.
직렬 주변 장치 인터페이스(serial peripheral interface; SPI)는 마스터와 하나 이상의 슬레이브 사이의 동기식 직렬 데이터 링크를 허용한다. 하나의 슬레이브 장치에의 동기식 직렬 연결을 위하여, SPI는 칩 선택(chip select; CS), 시리얼 클록(serial clock; SCK), 마스터 아웃 슬레이브 인(master out slave in; MOSI 또는 SI), 및 마스터 인 슬레이브 아웃(master in slave out; MISO 또는 SO)을 포함한 4개의 와이어를 이용한다. 추가적인 슬레이브 장치들과 통신하기 위해, 고유의 추가적인 CS 와이어가 각 장치에 동반하지만, 추가적인 장치들은 동일한 SCK, SI, 및 SO 와이어들을 공유할 수 있다. 슬레이브 장치들은 마스터 장치에 의해 한번에 하나씩 선택되기 때문에, 임의의 주어진 시간에 하나의 슬레이브 장치만이 마스터 장치와 통신할 것이다.
마스터는 일반적으로 CS를 로우(low)로 설정함으로써 슬레이브 장치를 활성화한다(enable). 일단 활성화되면, 슬레이브 장치는 마스터와 통신할 수 있다. 시리얼 클록 신호(SCK)에 동기화된 데이터 전송으로, 마스터는 데이터 프레임을 시작하여, 슬레이브 인(SI) 와이어에서 데이터 신호들을 송신하고 슬레이브 아웃(SO) 와이어에서 데이터를 수신한다. 송신과 수신 양쪽 모두가 동시에 일어나기 때문에, SPI 통신은 전이중(full duplex)으로 불릴 수 있다.
SPI를 이용하여 통신하도록 구성된 장치들은 비휘발성 메모리 장치들의 2가지 형태인, EEPROM 및 NOR 플래시 메모리를 포함한다. SPI EEPROM은 8개만큼의 적은 수의 핀들을 갖는 IC들을 허용하는 반면, 종래의 EEPROM은 32개의 핀 또는 더 많은 핀을 요구할 수 있다. SPI NOR 플래시 메모리는 유사하게 종래의 NOR 메모리보다 실질적으로 적은 수의 핀들을 갖는 IC들을 허용한다.
NOR 플래시 메모리는 SPI에 적합한 것으로 생각될 수 있다. NOR 플래시 메모리는 충분한 어드레스 및 데이터 버스들을 제공하기 때문에, NOR는 임의의 메모리 위치에의 랜덤 액세스를 제공할 수 있다. 따라서, SPI와 같은 직렬 통신 프로토콜을 이용해, NOR는 소망의 데이터 포인트를 다소 용이하게 출력할 수 있다.
한편, NOR 플래시는 일반적으로 다수의 응용들에서 NAND 플래시와 같은 다른 메모리 포맷들보다 덜 바람직한 것으로 판명될 수 있다. NAND 플래시 메모리는 NOR 플래시보다 더 작은 다이 공간을 차지하면서 보다 짧은 소거 시간들을 채용한다. 또한, NAND 플래시 메모리 셀들은 NOR 플래시보다, 종종 10배 이상으로, 더 많은 수의 기입 및 소거 사이클들을 견딜 수 있다.
부분적으로 임의의 메모리 위치에의 랜덤 액세스를 제공하기보다는 한 페이지씩 판독하는 NAND 메모리의 성질로 인해, NAND는 역사적으로 SPI와 함께 이용하기에 부적당하다고 생각되었다. 또한, 많은 표준 NAND 기능이 특정한 시간들에 다양한 입력 핀들을 활성화하는 것에 의존하기 때문에, 그 둘을 결합하려는 시도들은 SPI로부터 표준 NAND로의 다루기 힘든 변환을 요구할 수 있고, 및/또는 소망될 수 있는 다수의 유용한 특징들을 제공하지 못할 수 있다.
본 발명의 실시예들은 위에 제시된 문제점들 중 하나 이상에 관련될 수 있다.
도 1은 본 발명의 실시예에 따른 마스터와 통신하도록 구성된 SPI NAND 메모리 장치의 블록도이다.
도 2는 도 1의 메모리 장치와 마스터 사이의 통신의 방법을 설명하는 순서도이다.
도 3은 도 1의 메모리 장치를 이용하여 레지스터 기입 동작을 수행하는 방법을 설명하는 순서도이다.
도 4는 도 3의 레지스터 기입 동작을 수행하는 방법 동안의 신호들의 타이밍을 설명하는 타이밍도이다.
도 5는 도 1의 메모리 장치를 이용하여 레지스터 판독 동작을 수행하는 방법을 설명하는 순서도이다.
도 6은 도 5의 레지스터 판독 동작을 수행하는 방법 동안의 신호들의 타이밍을 설명하는 타이밍도이다.
도 7은 도 1의 메모리 장치의 파라미터 페이지를 판독하는 방법을 설명하는 순서도이다.
도 8은 본 발명의 실시예에 따른 원 타임 프로그래머블(one time programmable; OTP) 메모리의 블록을 포함하도록 구성된 SPI NAND 메모리 장치의 블록도이다.
도 9는 도 8의 메모리 장치에서 원 타임 프로그래머블(OTP) 메모리에 대한 동작들을 수행하는 방법을 설명하는 순서도이다.
도 10은 도 8의 메모리 장치에서 페이지 또는 블록에 의해 원 타임 프로그래머블(OTP) 메모리를 기입 보호하는 방법을 설명하는 순서도이다.
도 1을 참조하면, SPI NAND 메모리 장치(10)는 직렬 주변 장치 인터페이스(SPI) 프로토콜을 이용하여 마스터(12)와 인터페이스한다. 컨트롤러(14)는 칩 선택 신호 CS(16)를 수신하는 칩 선택(CS) 핀, 클록 신호 SCK(18)를 수신하는 클록(SCK) 핀, 입력 신호 SI(20)를 수신하는 슬레이브 인(SI) 데이터 입력 핀, 및 출력 신호 SO(22)를 출력하는 슬레이브 아웃(SO) 데이터 출력 핀을 포함하는 4개의 인터페이스 핀을 포함한다. 마스터(12)와 컨트롤러(14) 사이의 데이터 전송은 입력 신호 SI(20) 및 출력 신호 SO(22)를 통하여 직렬로 일어난다.
마스터(12)는 칩 선택 신호 CS(16)를 하이로부터 로우로 설정함으로써 컨트롤러(14)를 활성화할 수 있다. 컨트롤러(14)를 활성화한 후에, 마스터(12)는 클록 신호 SCK(18) 및 대응하는 데이터 신호 SI(20)를 송신할 수 있다. SI(20)(및 SO(22))에 의해 전송되는 각 비트는 클록 신호 SCK(18)의 상승 또는 하강 에지 중 어느 한쪽에 동기할 수 있다. 설명의 목적으로, 메모리 장치(10)는 상승 클록 에지에서 래치된 SI(20) 상의 데이터를 입력하고 하강 에지에서 릴리스(release)된 SO(22) 상의 데이터를 출력한다. 따라서, 클록 신호 SCK(18)의 첫 번째 상승 에지는 SI(20)의 첫 번째 비트에 대응하고, SCK(18)의 다음 상승 클록 에지들은 SI(20)의 다음 비트들에 대응한다. 마찬가지로, SO(22) 상의 각 비트 출력은 클록 신호 SCK(18)의 하강 에지에서 전이한다.
마스터(12)와 컨트롤러(14) 사이의 통신은 일반적으로 마스터(12)가 칩 선택 CS(16)를 로우로 설정할 때 시작된다. 마스터(12)는 그 후 클록 신호 SCK(18)를 송신하고 SI(20)를 통해 메시지를 송신하기 시작한다. 후술되는 바와 같이, 메시지는 일반적으로 1 비트 명령과, 그 뒤에 하나 이상의 전체 바이트의 메모리 어드레스와, 그 뒤에 종종 하나 이상의 전체 바이트의 데이터를 포함할 수 있다. 컨트롤러(14)는 SO(22)를 통해 동기 메시지를 송신하는 것으로 응답할 수 있다. SPI의 성질로 인해, 컨트롤러(14)는 마스터(12)가 응답을 기대하는 적절한 시간까지 SO(22)를 통하여 가비지 데이터(garbage data)를 계속해서 출력할 수 있다.
마스터(12)는 컨트롤러(14)에의 메시지에서 레지스터 기입 명령(write register command) 또는 레지스터 판독 명령(read register command)을 송신할 수 있다. 레지스터 기입 명령 또는 레지스터 판독 명령은 컨트롤러(14)로 하여금 휘발성 메모리 레지스터들(24)에 액세스하게 한다. 컨트롤러(14)와 레지스터들(24) 사이의 데이터 전송은 컨트롤 와이어(28)에 의해 제어되는 버스(26)를 통하여 일어난다. 가능한 메모리 레지스터들(24)은, 예를 들면, 장치 동작 상태를 나타내는 상태 레지스터, 메모리의 특정 위치들이 기입되는 것을 막는 블록 기입 잠금 레지스터(block writing lock register), 메모리의 원 타임 프로그래머블(OTP) 부분으로부터의 판독 또는 OTP 부분으로의 기입을 활성화하는 원 타임 프로그래머블(OTP) 활성화 레지스터, 및/또는 메모리의 파라미터 페이지로부터의 판독 또는 파라미터 페이지로의 기입을 활성화하는 파라미터 페이지 활성화 레지스터를 포함할 수 있다.
컨트롤러(14)는 또한 내부 동작들을 수행할 때 레지스터들(24)에 액세스할 수 있다. 또한, 주어진 레지스터에 대하여 특정한 활성화 비트 또는 플래그가 설정될 때, 컨트롤러(14)는 후술되는 바와 같이 동작들을 변경하여 대안 동작 모드에 들어갈 수 있다.
레지스터들(24)에의 액세스는 사용자가 출력 버퍼 드라이브 강도, 데이터를 출력하기 위한 레이턴시의 소망의 클록 사이클 수, 전체 바이트를 요구하거나 최소의 어드레스 수를 이용하는 어드레스 사이클 포맷, 및/또는 에러 정정 코드들(ECC)을 활성화할지 비활성화(disable)할지와 같은, 메모리 장치(10)의 다수의 기능적 양태들을 제어하는 것을 허용할 수 있다. 특정 레지스터들은, 예를 들면, 레지스터 기입 명령의 발행시에 리셋될 수 있는, 에러 상태를 보유할 수 있는 반면, 다른 레지스터들은 사용자가 변화하는 SCK(18) 주파수들에 기초하여 타이밍을 제어하는 것을 가능하게 할 수 있다. 마지막으로, 적응성(flexibility)을 위해, 레지스터는 메모리 장치(10)가 SPI NAND와 NAND 사용자 모드들 및 인터페이스들 사이에 스위칭하는 것을 가능하게 하도록 구성될 수 있다.
특정한 메모리 어드레스에서의 비휘발성 NAND 플래시 메모리에 대한 동작을 수행하기 위해, 컨트롤러(14)는 버스(30)를 통하여 (도시되지 않은) 로우 및 칼럼 디코더들에 메모리 어드레스 신호를 송신할 수 있다. 컨트롤러(14)는 컨트롤 와이어(32)를 이용하여 로우 및 칼럼 디코더들의 작동을 제어할 수 있다. 동작에 따라서, 컨트롤러는, 예를 들면, 버스(36)를 통하여 캐시 레지스터(34)에 데이터 바이트들을 로딩하고, 컨트롤 와이어(38)를 이용해 캐시 레지스터(34)를 제어할 수 있다. NAND 메모리 어레이(40)는 캐시 레지스터(34)와 함께 동작하는 데이터 레지스터(42)를 통하여 한 번에 한 페이지씩 데이터를 수신한다.
도 2의 통신 방법(44)은 컨트롤러(14)의 관점으로부터의 설명적인 통신 시퀀스를 제공한다. 단계(46)에서 시작하여, 컨트롤러(14)는 CS(16) 신호에 대하여 칩 선택 입력 핀에서 경청한다. 판정 블록(48)은 CS(16)가 하이에서 로우로 전이할 때 일어나는 컨트롤러 활성화(controller enablement)의 순간을 나타낸다. 그러나, 만약 CS(16)가 그 후 임의의 시점에서 하이로 전이하면, 통신은 중단되고 리셋된다.
일단 컨트롤러(14)가 활성화되면, 단계(50)가 시작된다. 컨트롤러(14)는 SI(20)를 통하여 송신된 처음 8 비트를 컨트롤러(14) 회로 내의 상태 머신 내로 판독하지만, 대안 실시예들은 8 비트보다 더 많은 비트를 판독할 수 있다. 판정 블록(52)은 상태 머신이 그 8 비트를 유효 명령으로서 인정하지 못한다면, 컨트롤러는 단계(46)에서 CS(16) 활성화 신호에 대하여 경청하고 판정 블록(48)에서 마스터(12)가 다시 CS(16)를 하이에서 로우로 설정할 때 다시 활성화되는 것을 기다리는 것으로 되돌아간다는 것을 설명한다.
만약 상태 머신이 판정 블록(52)에서 SI(20)의 처음 8 비트를 유효 명령으로서 인정한다면, 컨트롤러(14)는 SI(20)로부터 다음의 데이터를 계속 판독한다. 단계(54)에서, 컨트롤러(14)는 다음으로, 상태 머신에 의해 식별되는 명령에 따라 변할 수 있는, 어드레스를 나타내는 소정의 길이의 바이트들을 판독한다. 하나의 실시예에서, 적당한 바이트 정렬을 허용하기 위해 어드레스에 대한 헤더로서 더미 비트들이 전송될 수 있다. 예를 들면, 전체 어드레스 길이가 전체 바이트 수에 합치하도록, 17 비트 어드레스는 7 비트 더미 헤더를 포함할 수 있다. 만약 명령이 데이터를 요구한다면, 컨트롤러는 다음으로 옵션의 단계(56)에서 데이터를 나타내는 소정의 길이의 바이트들을 판독할 수 있다. 컨트롤러(14)는 페이지 판독, 판독 상태, 랜덤 데이터 판독, 프로그램 로딩, 프로그램 랜덤 데이터 입력, 프로그램 실행, 랜덤 데이터 입력 등의 다수의 SPI NAND 명령들을 인지하도록 구성될 수 있다.
도 3은 본 발명의 하나의 실시예에 따라 컨트롤러(14)에게 레지스터들(24)의 메모리 레지스터에 데이터를 기입하도록 지시하는 레지스터 기입 방법(58)을 설명한다. 마스터(12)는 먼저 컨트롤러(14)를 활성화하기 위해 단계(60)에서 CS(16)를 로우로 설정한다. 일단 활성화되면, 컨트롤러(14)는 클록 신호 SCK(18)에 동기화된 SI(20)를 통하여 마스터(12)로부터 신호를 수신한다.
단계(62)에서, 마스터(12)는 먼저 8 비트 레지스터 기입 명령 신호, 16진수 포맷의 1Fh를 컨트롤러(14)에 송신하지만, 대안 실시예들은 컨트롤러(14)의 상태 머신이 수용할 수 있는 임의의 소정의 길이의 명령 신호를 이용할 수 있다. 마스터(12)가 명령 신호를 송신한 직후에, 단계(64)가 시작되고 마스터(12)는 기입할 레지스터의 어드레스를 나타내는 레지스터 어드레스 신호를 송신한다. 본 실시예는 1 바이트의 레지스터 어드레스 신호를 송신하지만, 대안 실시예들은 임의의 사이즈의, 그러나 일반적으로 전체 바이트 수의 레지스터 어드레스를 채용할 수 있다. 레지스터 어드레스가 8의 배수가 아닌 다수의 비트들을 포함할 수 있다는 점에서, 더미 비트들이 공간들을 채우기 위해 송신될 수 있고, 그것을 컨트롤러(14)는 단순히 "돈케어"(don't care) 비트들로서 무시할 수 있다.
레지스터 어드레스 신호를 송신한 직후에 단계(66)로 진행하여, 마스터(12)는 다음으로 레지스터에 기입할 데이터를 포함하는 1 바이트 데이터 신호를 송신한다. SPI NAND 메모리 장치(10)의 레지스터들(24)은 각각 1 바이트의 데이터만을 포함하지만, 대안 실시예들은 보다 큰 전체 데이터 바이트 수들을 포함하는 레지스터들(24)을 채용할 수 있다. 일단 마스터(12)가 데이터를 송신하면, 마스터(12)는 그 후 CS(16)를 하이로 설정함으로써 통신 시퀀스를 종료한다.
도 4의 레지스터 기입 타이밍도(70)는 위에 언급된 규정된 레지스터 기입 방법의 타이밍을 설명한다. 레지스터 기입 타이밍도(70)의 3개의 신호 라인들은 칩 선택 CS 라인(72), 클록 신호 SCK 라인(74), 및 데이터 입력 SI 라인(76)을 포함한다. 전술한 바와 같이, 마스터(12)는 참조 번호 78에 의해 일반적으로 나타내어진 바와 같이 CS(16) 신호를 로우로 설정함으로써 컨트롤러(14)와 통신을 시작한다.
클록 신호 SCK(18)의 첫 번째 상승 에지(80)는 (16진수 포맷으로 1Fh로서 표현되는) 레지스터 기입 명령 신호(82)의 최상위 비트(MSB)에 대응한다. 8 비트 명령 신호에 이어서 바로, 마스터(12)는 1 바이트 레지스터 어드레스 신호(84) MSB를 먼저 송신하고, 그 후 1 바이트 데이터 신호(86)를 또한 MSB를 먼저 송신한다. 통신은 마스터(12)가 참조 번호(88)에 의해 일반적으로 나타내어진 바와 같이 CS(16) 신호를 설정할 때 종료한다.
도 5를 참조하면, 레지스터 판독 방법(90)은 컨트롤러(14)에게 메모리 레지스터들(24) 중 하나의 콘텐츠를 출력하도록 지시한다. 단계(92)에서 시작하여, 마스터(12)는 먼저 CS(16) 신호를 로우로 설정함으로써 컨트롤러(14)를 활성화한다. 다음으로, 마스터(12)는 단계(94)에서 16진수 포맷으로 0Fh로 표현되는 8 비트 레지스터 판독 명령 신호를 SI(20)를 통하여 송신한다. 전술한 바와 같이, 대안 실시예들은 컨트롤러(14)의 상태 머신이 수용할 수 있는 임의의 소정의 길이의 명령 신호를 채용할 수 있다.
단계(96)에서, 마스터(12)는 판독할 메모리 레지스터의 어드레스를 나타내는 1 바이트 어드레스 신호를 송신한다. 상기와 같이, 본 실시예들은 1 바이트의 레지스터 어드레스 신호를 송신하지만, 대안 실시예들은 임의의 사이즈의, 그러나 일반적으로 전체 바이트 수의 레지스터 어드레스를 채용할 수 있다. 레지스터 어드레스가 8의 배수가 아닌 다수의 비트들을 포함할 수 있다는 점에서, 더미 비트들이 공간들을 채우기 위해 송신될 수 있고, 그것을 컨트롤러(14)는 단순히 "돈케어" 비트들로서 무시할 수 있다.
컨트롤러(14)는 SO(22)를 통해 요청된 어드레스로부터 레지스터 데이터를 즉시 반환하고, 단계(98)에서 마스터(12)는 그 후 레지스터 데이터를 수신한다. SPI NAND 메모리 장치(10)의 레지스터들(24)은 각각 1 바이트의 데이터만을 포함하지만, 대안 실시예들은 보다 큰 전체 데이터 바이트 수들을 포함하는 레지스터들(24)을 채용할 수 있다. 일단 마스터(12)가 레지스터 데이터를 수신하면, 마스터(12)는 그 후 CS(16)를 하이로 설정함으로써 통신 시퀀스를 종료한다.
도 6은 상기 규정된 레지스터 판독 방법의 타이밍을 설명하는 레지스터 판독 타이밍도(102)를 제공한다. 마스터(12)와 컨트롤러(14) 사이의 통신은 CS 신호 라인(104)이 참조 번호 106에 의해 일반적으로 나타내어진 바와 같이 하이에서 로우로 전이할 때 시작된다. 클록 신호 SCK 라인(108)은 클록 신호(18)의 타이밍을 제공한다. 클록 신호(18)가 첫 번째 상승 에지(110)를 발행할 때, 데이터 입력 SI 라인(112)은 레지스터 판독 명령 신호(114)가 대응하여 마스터(12)에 의해 송신되는 것을 나타낸다.
16진수 포맷으로 0Fh로서 표현되는, 레지스터 판독 명령 신호(114)에 이어서 바로, 마스터(12)는 1 바이트 레지스터 어드레스 신호(116)를 송신한다. 그 후, 컨트롤러(14)는 데이터 출력 SO 라인(118) 상에서 요청된 메모리 레지스터로부터의 1 바이트 데이터 신호(120)를 송신한다. 통신은 마스터(12)가 참조 번호 122에 의해 일반적으로 나타내어진 바와 같이 CS(16) 신호를 하이로 설정할 때 종료한다.
도 7을 참조하면, 방법(124)은 메모리 내의 파라미터 페이지에 액세스하는 기법의 하나의 실시예를 설명한다. 파라미터 페이지는 셀 타입(예를 들면, SLC 또는 MLC), 블록 사이즈, 스페이 영역 사이즈, 조직, 장치 ID, 제조업체 ID, ECC 능력 등의 장치 파라미터들을 저장할 수 있다. 파라미터 페이지는 다수의 데이터 바이트들을 포함할 수 있지만, 5 바이트이면 모든 파라미터들을 인코딩하기에 충분할 수 있다.
파라미터 페이지 동작들을 수행하기 위해 배타적으로 추가적인 명령들을 도입하기보다, 파라미터 페이지에 액세스하는 이 방법(124)은 대신에 특수 동작 모드에서 공유된 통상의 명령들을 이용하는 것을 규정한다. 컨트롤러(14)가 특수 동작 모드에 들어갈 때, 마스터(12)는 통상의 동작 모드에서는 가능하지 않은 결과를 달성하는 새로운 동작을 수행하기 위해 페이지 판독, 판독 상태, 또는 랜덤 데이터 판독과 같은 공유된 통상의 명령을 발행할 수 있다. 비록 앞의 설명은 주로 SPI NAND 메모리 장치(10)에서의 방법의 적용에 관한 것이지만, 이 기법은 감소된 명령들의 집합이 소망될 수 있는 임의의 NAND 플래시 메모리 장치에 일반적으로 적용될 수 있다.
다시 도 7을 참조하면, 단계(126)는 마스터(12)가 먼저 파라미터 페이지 액세스 모드에 들어가기 위해 파라미터 페이지 액세스 레지스터 내의 파라미터 페이지 활성화 비트를 설정하는 것을 제공한다. 마스터(12)는 파라미터 페이지 액세스 레지스터에 어드레싱되는 레지스터 기입 명령을 발행하고, 이전의 지정된 활성화 비트가 하이로 설정되어 있는 데이터 바이트를 송신하는 것에 의해 활성화 비트를 설정할 수 있다. 옵션으로, 마스터(12)는 먼저 현재의 파라미터 페이지 액세스 레지스터 데이터에 액세스하는 레지스터 판독 명령을 수행하고, 현재의 데이터를 복사하고, 그 후 파라미터 페이지 활성화 비트만이 하이로 변경된 상태로 그 데이터를 송신하는 레지스터 기입 명령을 발행할 수 있다. 일단 파라미터 페이지 활성화 비트가 하이로 설정되면, 컨트롤러(14)는 파라미터 페이지 액세스 모드에 들어간다.
단계(126)에서 파라미터 페이지 액세스 모드에 들어간 후, 마스터(12)는 표준 명령들을 발행함으로써 파라미터 페이지 콘텐츠를 판독할 수 있다. 단계(128)에서, 마스터(12)는 페이지 판독 명령을 발행한다. 페이지 판독 명령이 통상의 동작 모드에서 수행될 때, NAND 플래시 메모리 장치(10)는 NAND 메모리 어레이(40)의 주어진 어드레스로부터 판독될 메모리의 페이지를 준비한다. 그러나, 파라미터 페이지 액세스 모드에서, 페이지 판독 명령은 파라미터 페이지의 콘텐츠를 판독하기 위해 준비한다. 마스터(12)는 다음으로 판독 상태 명령을 발행함으로써 단계(130)에서 판독 상태를 얻기 위하여 컨트롤러(14)를 폴링한다. 판독 상태 명령은 마스터(12)가 장치로부터 데이터를 판독하기 시작할 수 있는 때를 나타냄으로써 데이터 전송을 정렬시키도록 동작한다. 마스터(12)는 컨트롤러(14)가 마스터(12)가 데이터를 판독하기 시작할 수 있다는 것을 나타내는 데이터를 반환하기 전에 다수의 판독 상태 명령들을 발행할 수 있다.
단계(132) 동안에, 마스터(12)는 랜덤 데이터 판독 명령을 발행하여, 컨트롤러(14)로 하여금 SO(22)를 통해 파라미터 페이지의 콘텐츠를 출력하게 함으로써 파라미터 페이지 데이터를 획득한다. 파라미터 페이지 액세스 모드를 종료하고 통상의 동작 모드로 되돌아가기 위해, 단계(134)에서, 마스터(12)는 파라미터 페이지 액세스 활성화 비트를 리셋시킨다. 파라미터 페이지 액세스 레지스터에 어드레싱되는 레지스터 기입 명령을 발행하여, 마스터(12)는 파라미터 페이지 활성화 비트가 로우로 설정된 데이터 바이트를 송신하고, 컨트롤러(14)는 통상의 동작 모드로 되돌아간다.
도 8은 OTP 블록(138)으로서 도시된, 원 타임 프로그래머블(OTP) 메모리의 블록을 갖는 NAND 플래시 메모리 장치(136)를 도시한다. OTP 블록(138)은 NAND 메모리 어레이(40)의 블록으로서 나타날 수 있지만, 다르게는 임의의 비휘발성 메모리일 수 있다. OTP 블록(138)의 각 페이지는, 페이지 잠금 비트가 설정되어, 페이지를 수정으로부터 영구히 잠그기 전에, 고정된 횟수, 일반적으로 1회에서 4회까지 기입될 수 있다. 다르게는, 사용자는 OTP 블록(138)의 OTP 메모리의 전체 블록 또는 각 페이지를 잠그기로 결정할 수 있다. OTP 메모리는 보안 응용들에서의 특정한 용도를 발견할 수 있다. 예를 들면, 사용자는 코드 인증을 위한 값들을 저장하고 보호하도록 OTP 메모리를 프로그램할 수 있다.
NAND 플래시 메모리 장치(10)와 마찬가지로, NAND 플래시 메모리 장치(136)는 칩 선택 CS(16), 클록 신호 SCK(18), 데이터 입력 신호 SI(20), 및 데이터 출력 신호 SO(22)를 통해 컨트롤러(14)에 상호 연결된 마스터(12)를 포함한다. 컨트롤러(14)는 버스(26) 및 컨트롤 와이어(28)를 이용해 OTP 활성화 레지스터를 포함하는 휘발성 메모리 레지스터들(24)에 액세스한다. NAND 메모리 내의 OTP 블록(138)에 대한 동작들을 수행하기 위해, 컨트롤러(14)는 컨트롤 와이어(32)를 통해 제어되는, NAND 메모리 어레이(40) 상의 로우 디코더 및 칼럼 디코더에 버스(30)를 통해 OTP 페이지 어드레스를 송신할 수 있다. 컨트롤러(14)는 컨트롤 와이어(38)를 통해 제어되는, 버스(36)를 통하여 캐시 레지스터(34)에 데이터를 송신할 수 있다. 캐시 레지스터(34)는 그 후 데이터 레지스터(42)와 함께 OTP 블록(138) 메모리의 페이지에 데이터를 로딩할 수 있다.
도 9는 원 타임 프로그래머블(OTP) 메모리의 블록에 액세스하는 방법(140)을 설명한다. OTP 동작들을 수행하기 위해 배타적으로 추가적인 명령들을 도입하기보다, OTP 메모리에 액세스하는 이 방법(140)은 대신에 특수 동작 모드에서 공유된 통상의 명령들을 이용하는 것을 규정한다. 컨트롤러(14)가 특수 동작 모드에 들어갈 때, 마스터(12)는 통상의 동작 모드에서는 가능하지 않은 결과를 달성하는 새로운 동작을 수행하기 위해 페이지 판독, 판독 상태, 및 랜덤 데이터 판독과 같은 공유된 통상의 명령을 발행할 수 있다. 비록 앞의 설명은 주로 SPI NAND 메모리 장치(136)에서의 방법의 적용에 관한 것이지만, 이 기법은 감소된 명령들의 집합이 소망될 수 있는 임의의 NAND 플래시 메모리 장치에 일반적으로 적용될 수 있다.
원 타임 프로그래머블(OTP) 메모리의 블록에 액세스하는 방법(140)은 단계(142)에서 시작되고, 이때 OTP 활성화 레지스터 내의 OTP 활성화 비트는 하이로 설정된다. 마스터(12)는 OTP 활성화 레지스터에 어드레싱되는 레지스터 기입 명령을 발행하고, 이전의 지정된 OTP 활성화 비트가 하이로 설정되어 있는 데이터 바이트를 송신하는 것에 의해 활성화 비트를 설정할 수 있다. 옵션으로, 마스터(12)는 먼저 현재의 OTP 활성화 레지스터 데이터에 액세스하는 레지스터 판독 명령을 수행하고, 현재의 데이터를 복사하고, 그 후 OTP 활성화 비트만이 하이로 변경된 그 데이터를 송신하는 레지스터 기입 명령을 발행할 수 있다. 일단 OTP 활성화 비트가 하이로 설정되면, 컨트롤러(14)는 OTP 블록 액세스 모드에 들어간다.
옵션으로, OTP 패스워드 보호는 OTP 블록에 기입하는 것을 막고 또는 OTP 블록을 판독하는 것조차 막을 수 있다. 컨트롤러(14)는 마스터(12)에게 레지스터 기입 명령을 이용하여 레지스터들(24) 내의 OTP 패스워드 레지스터에 소정의 수의 비트의 패스워드를 입력하도록 요구할 수 있다. 입력된 패스워드를 비휘발성 메모리에 저장된 기존의 패스워드에 대조하여, 컨트롤러(14)는 만약 입력된 패스워드와 기존의 패스워드가 일치하면 마스터(12)가 OTP 메모리에 액세스하는 것을 허용할 수 있다.
단계(142)에서 OTP 블록 액세스 모드에 들어간 후, 마스터(12)는 그 후 표준 명령들을 발행함으로써 OTP 블록에 대한 동작들을 수행할 수 있다. 단계(144)에서, 마스터(12)는 페이지 판독, 판독 상태, 및 랜덤 데이터 판독과 같은 명령들을 이용하여 OTP 블록으로부터 판독할 수 있다. 또한, 마스터(12)는 프로그램 로딩, 프로그램 랜덤 데이터 입력, 프로그램 실행, 페이지 판독, 및 랜덤 데이터 입력 등의 명령들을 이용하여 OTP 블록에 기입할 수도 있다.
OTP 블록(138)의 특정한 페이지에 대한 소정의 수의 동작들, 일반적으로 1개 내지 4개의 동작들을 수행한 후에, 컨트롤러(14)는 그 페이지에 더 이상 데이터가 기입될 수 없도록 그 페이지가 잠기게 할 수 있다. 그러나, 컨트롤러(14)가 OTP 블록 액세스 모드에 남아 있는 한, 마스터(12)는 OTP 페이지 데이터를 판독하는 동작들을 수행할 수 있다.
OTP 블록 액세스 모드를 종료하고 통상의 동작 모드로 되돌아가기 위해, 단계(146)은 OTP 활성화 비트를 리셋시키는 것을 규정한다. OTP 활성화 레지스터에 어드레싱되는 레지스터 기입 명령을 발행하여, 마스터(12)는 OTP 활성화 비트가 로우로 설정된 데이터 바이트를 송신할 수 있고, 컨트롤러(14)는 통상의 동작 모드로 되돌아갈 수 있다.
OTP 메모리의 페이지에 대한 소정의 수의 동작들을 완료하는 것은 그 페이지에의 추가적인 기입을 못 하게 잠글 수 있지만, 사용자는 또한 후술되는 바와 같이 주어진 페이지를 잠글 수도 있다. 어느 쪽의 경우이든, 컨트롤러(14)는 메모리의 지정된 개별 잠금 블록에서 OTP 잠금 비트가 설정되게 함으로써 그 페이지를 잠글 수 있고, 상기 잠금 비트는 OTP 블록 내의 그 페이지의 어드레스 위치와 관련된다. 추가로 또는 다르게는, 컨트롤러(14)는 그 페이지에 위치하는 스페어 영역 내의 바이트에서 OTP 잠금 비트가 설정되게 함으로써 그 페이지를 잠글 수 있다.
도 10을 참조하면, 방법(148)은 원 타임 프로그래머블(OTP) 메모리의 페이지에의 기입을 막는(즉, 그 페이지를 잠그는) 기법의 하나의 실시예를 설명한다. OTP 메모리의 페이지를 잠그는 방법(148)은 단계(150)에서 시작되고, 이때 마스터(12)는 OTP 활성화 레지스터 내의 OTP 활성화 비트를 설정하여, 컨트롤러(14)로 하여금 OTP 블록 액세스 모드에 들어하게 한다. 마스터(12)는 OTP 활성화 레지스터에 어드레싱되는 레지스터 기입 명령을 발행하고, 이전의 지정된 OTP 활성화 비트가 하이로 설정되어 있는 데이터 바이트를 송신하는 것에 의해 활성화 비트를 설정할 수 있다. 옵션으로, 마스터(12)는 먼저 현재의 OTP 활성화 레지스터 데이터에 액세스하는 레지스터 판독 명령을 수행하고, 현재의 데이터를 복사하고, 그 후 OTP 활성화 비트만이 하이로 변경된 그 데이터를 송신하는 레지스터 기입 명령을 발행할 수 있다. 일단 OTP 활성화 비트가 하이로 설정되면, 컨트롤러(14)는 OTP 블록 액세스 모드에 들어간다.
다음 단계(152)는 마스터(12)가 다음으로 OTP 보호 레지스터 내의 OTP 보호 비트를 설정할 수 있는 것을 제공한다. 상기와 같이, 마스터(12)는 OTP 보호 레지스터에 어드레싱되는 레지스터 기입 명령을 발행하고, 이전의 지정된 OTP 활성화 비트가 하이로 설정되어 있는 데이터 바이트를 송신할 수 있다. 다르게는, OTP 보호 비트는 하나의 비트만을 포함하고, 레지스터는 전체 바이트를 포함할 수 있기 때문에, OTP 보호 비트는 대신에 OTP 활성화 비트와 함께 OTP 활성화 레지스터 내에 존재할 수 있다. 따라서, 단계들(150 및 152)은 조합될 수 있고, 마스터(12)는 OTP 활성화 레지스터에 어드레싱되는 하나의 레지스터 기입 명령만을 발행하고, OTP 활성화 비트 및 OTP 보호 비트 양쪽 모두를 하이로 설정하는 데이터 바이트를 송신할 수 있다.
단계(154)에 도달하면, OTP 활성화 비트 및 OTP 보호 비트 양쪽 모두가 하이로 설정된 상태로, 컨트롤러(14)는 OTP 기입 보호 모드에 들어갔을 수 있다. OTP 블록(138) 내의 OTP 메모리의 특정한 페이지를 잠그기 위해, 마스터(12)는 소망의 잠기지 않은 페이지에 어드레싱되는 프로그램 실행 명령을 발행할 수 있다. 컨트롤러(14)는 메모리의 지정된 개별 잠금 블록에서 OTP 잠금 비트가 설정되게 함으로써 응답할 수 있고, 상기 잠금 비트는 OTP 블록(138) 내의 그 페이지의 어드레스 위치와 관련된다. 추가로 또는 다르게는, 컨트롤러(14)는 대신에 그 페이지에 위치하는 스페어 영역 내의 바이트에서 OTP 잠금 비트가 설정되게 할 수 있다.
단계(156)에서 통상의 동작 모드로 되돌아가기 위해, 마스터(12)는 단계(150)에서와 동일한 방식으로 OTP 활성화 비트를 로우로 설정하는 레지스터 기입 명령을 발행할 수 있다. 단계(158)에서, 마스터(12)는 그 후 단계(152)에서와 동일한 방식으로 OTP 보호 비트를 로우로 설정하는 추가적인 레지스터 기입 명령을 발행할 수 있다. 다르게는, 만약 OTP 보호 비트 및 OTP 활성화 비트 양쪽 모두가 하나의 OTP 활성화 레지스터에 존재한다면, 단계들(150 및 152)은 조합될 수 있고, 마스터(12)는 OTP 활성화 레지스터에 어드레싱되는 하나의 레지스터 기입 명령만을 발행하고, OTP 활성화 비트 및 OTP 보호 비트 양쪽 모두를 로우로 설정하는 데이터 바이트를 송신할 수 있다.
본 발명은 다양한 수정들 및 대안 형태들을 받아들일 수 있지만, 특정한 실시예들이 도면들에서 예로서 도시되었고 여기에서 상세히 설명되었다. 그러나, 본 발명은 개시된 특정한 형태들에 제한되도록 의도되어 있지 않다는 것을 이해해야 한다. 오히려, 본 발명은 다음의 첨부된 청구항들에 의해 정의된 발명의 정신 및 범위 내에 있는 모든 수정들, 등가물들, 및 대안들을 포함할 것이다.

Claims (25)

  1. SPI NAND 플래시 메모리 장치를 동작시키는 방법으로서,
    제1 NAND 메모리 회로 입력에 활성화(enable) 신호를 송신하는 단계;
    제2 NAND 메모리 회로 입력에 클록 신호를 송신하는 단계;
    제3 NAND 메모리 회로 입력에 레지스터 기입 명령 신호를 송신하는 단계 ― 상기 레지스터 기입 명령 신호는 상기 클록 신호에 동기화됨 ―;
    상기 제3 NAND 메모리 회로 입력에 메모리 레지스터 어드레스 신호를 송신하는 단계 ― 상기 메모리 레지스터 어드레스 신호는 상기 클록 신호에 동기화됨 ―; 및
    상기 제3 NAND 메모리 회로 입력에 데이터 신호를 송신하는 단계 ― 상기 데이터 신호는 상기 클록 신호에 동기화됨 ―
    를 포함하는 방법.
  2. 제1항에 있어서, 상기 제3 NAND 메모리 회로 입력에 상기 메모리 레지스터 어드레스 신호를 송신하는 단계는 상기 제3 NAND 메모리 회로 입력에 상기 레지스터 기입 명령 신호를 송신하는 단계 바로 다음에 오고, 상기 제3 NAND 메모리 회로 입력에 상기 데이터 신호를 송신하는 단계는 상기 제3 NAND 메모리 회로 입력에 상기 메모리 레지스터 어드레스 신호를 송신하는 단계 바로 다음에 오는 방법.
  3. 제1항에 있어서, 상기 제3 NAND 메모리 회로 입력에 상기 레지스터 기입 명령 신호를 송신하는 단계, 상기 제3 NAND 메모리 회로 입력에 상기 메모리 레지스터 어드레스 신호를 송신하는 단계, 및 상기 제3 NAND 메모리 회로 입력에 상기 데이터 신호를 송신하는 단계는 각각 1 바이트 신호를 송신하는 단계를 포함하는 방법.
  4. 제1항에 있어서, 상기 제3 NAND 메모리 회로 입력에 상기 레지스터 기입 명령 신호를 송신하는 단계는 상기 제3 NAND 메모리 회로 입력에 1 바이트의 레지스터 기입 명령을 송신하는 단계를 포함하는 방법.
  5. 제4항에 있어서, 상기 제3 NAND 메모리 회로 입력에 1 바이트의 상기 레지스터 기입 명령을 송신하는 단계는 상기 제3 NAND 메모리 회로 입력에 16진수 포맷의 1Fh를 갖는 신호를 송신하는 단계를 포함하는 방법.
  6. NAND 플래시 메모리 장치를 동작시키는 방법으로서,
    제1 NAND 플래시 입력 핀에 활성화(enable) 신호를 송신하는 단계;
    제2 NAND 플래시 입력 핀에 마스터 클록 신호를 송신하는 단계;
    상기 마스터 클록 신호의 첫 번째 상승 클록 에지의 처음에, 제3 NAND 플래시 입력 핀에 1 바이트 레지스터 판독 명령을 송신하는 단계 ― 상기 1 바이트 레지스터 판독 명령은 상기 마스터 클록 신호에 동기하여 대응함 ―;
    상기 제3 NAND 플래시 입력 핀에 상기 1 바이트 레지스터 판독 명령을 송신하는 단계 직후에, 상기 제3 NAND 플래시 입력 핀에 레지스터 어드레스를 송신하는 단계 ― 상기 레지스터 어드레스는 상기 마스터 클록 신호에 동기하여 대응함 ―; 및
    출력 핀으로부터 출력 데이터를 수신하는 단계 ― 상기 출력 데이터는 상기 마스터 클록 신호에 동기하여 대응함 ―
    를 포함하는 방법.
  7. 제6항에 있어서, 상기 제3 NAND 플래시 입력 핀에 상기 1 바이트 레지스터 판독 명령을 송신하는 단계는 상기 제3 NAND 플래시 입력 핀에 16진수 포맷의 0Fh를 갖는 바이트를 송신하는 단계를 포함하는 방법.
  8. 제6항에 있어서, 출력 핀으로부터 출력 데이터를 수신하는 단계는 상기 제3 NAND 플래시 입력 핀에 레지스터 어드레스를 송신하는 단계 바로 다음에 오는 방법.
  9. 제6항에 있어서, 상기 제3 NAND 플래시 입력 핀에 상기 레지스터 어드레스를 송신하는 단계는 상기 제3 NAND 플래시 입력 핀에 상기 레지스터 어드레스에 대응하는 1 바이트 신호를 송신하는 단계를 포함하는 방법.
  10. NAND 플래시 메모리 장치를 동작시키는 방법으로서,
    플래시 메모리 장치로 하여금 통상의 동작 모드를 종료하고 특수 동작 모드에 들어가게 하기 위해 상기 플래시 메모리 장치의 특수 모드 활성화 레지스터 내의 특수 모드 활성화 비트를 설정하는 단계 ― 상기 통상의 동작 모드 및 상기 특수 동작 모드는 그와 관련된 복수의 공유된 명령들을 갖고, 상기 복수의 공유된 명령들의 각각은 상기 통상의 동작 모드를 위한 통상의 동작 및 상기 특수 동작 모드를 위한 각각의 특수 동작을 수행하는 것과 관련됨 ―;
    상기 복수의 공유된 명령들 중의 하나의 명령을 발행하는 것에 의해 상기 특수 동작 모드에서 상기 각각의 특수 동작들 중 하나의 특수 동작을 수행하는 단계; 및
    상기 플래시 메모리 장치로 하여금 상기 특수 동작 모드를 종료하고 상기 통상의 동작 모드에 다시 들어가게 하기 위해 상기 플래시 메모리 장치의 상기 특수 모드 활성화 레지스터 내의 상기 특수 모드 활성화 비트를 리셋시키는 단계
    를 포함하는 방법.
  11. 제10항에 있어서, 상기 특수 모드 활성화 비트를 설정하는 단계는 상기 플래시 메모리 장치의 데이터 입력 핀에 레지스터 기입 명령 신호를 송신하는 단계, 상기 플래시 메모리 장치의 상기 데이터 입력 핀에 레지스터 어드레스 신호를 송신하는 단계, 및 상기 플래시 메모리 장치의 상기 데이터 입력 핀에 데이터 바이트를 송신하는 단계를 포함하는 방법.
  12. 제10항에 있어서, 상기 복수의 공유된 명령들 중의 상기 하나의 명령을 발행하는 것에 의해 상기 특수 동작 모드에서 상기 각각의 특수 동작들 중 상기 하나의 특수 동작을 수행하는 단계는 상기 통상의 동작 모드를 위한 상기 통상의 동작들 중 하나의 통상의 동작 및 상기 특수 동작 모드를 위한 상기 각각의 특수 동작들 중 상기 하나의 특수 동작을 수행하는 것과 관련되는 공유된 명령을 발행하는 단계를 포함하고, 상기 통상의 동작들 중 상기 하나의 통상의 동작은 상기 각각의 특수 동작들 중 상기 하나의 특수 동작과는 다른 결과를 달성하는 방법.
  13. 제10항에 있어서, 상기 플래시 메모리 장치로 하여금 상기 통상의 동작 모드를 종료하고 상기 특수 동작 모드에 들어가게 하기 위해 상기 플래시 메모리 장치의 상기 특수 모드 활성화 레지스터 내의 상기 특수 모드 활성화 비트를 설정하는 단계는 상기 플래시 메모리 장치로 하여금 상기 통상의 동작 모드를 종료하고 파라미터 페이지 액세스 모드에 들어가게 하기 위해 상기 플래시 메모리 장치의 파라미터 페이지 액세스 모드 활성화 레지스터 내의 파라미터 페이지 액세스 모드 활성화 비트를 설정하는 단계를 포함하는 방법.
  14. 제13항에 있어서, 상기 복수의 공유된 명령들 중의 상기 하나의 명령을 발행하는 것에 의해 상기 특수 동작 모드에서 상기 특수 동작들 중 상기 각각의 특수 동작을 수행하는 단계는 페이지 판독 명령, 판독 상태 명령, 및/또는 랜덤 데이터 판독 명령을 발행하는 것에 의해 상기 파라미터 페이지 액세스 모드에서 파라미터 페이지 액세스 동작을 수행하는 단계를 포함하는 방법.
  15. 제10항에 있어서, 상기 플래시 메모리 장치로 하여금 상기 통상의 동작 모드를 종료하고 상기 특수 동작 모드에 들어가게 하기 위해 상기 플래시 메모리 장치의 상기 특수 모드 활성화 레지스터 내의 상기 특수 모드 활성화 비트를 설정하는 단계는 상기 플래시 메모리 장치로 하여금 상기 통상의 동작 모드를 종료하고 원 타임 프로그래머블(one time programmable; OTP) 블록 액세스 모드에 들어가게 하기 위해 상기 플래시 메모리 장치의 원 타임 프로그래머블(OTP) 블록 액세스 모드 활성화 레지스터 내의 원 타임 프로그래머블(OTP) 블록 액세스 모드 활성화 비트를 설정하는 단계를 포함하는 방법.
  16. 제15항에 있어서, 상기 복수의 공유된 명령들 중의 상기 하나의 명령을 발행하는 것에 의해 상기 특수 동작 모드에서 상기 각각의 특수 동작들 중 상기 하나의 특수 동작을 수행하는 단계는 프로그램 로딩 명령, 프로그램 랜덤 데이터 입력 명령, 프로그램 실행 명령, 페이지 판독 명령, 랜덤 데이터 입력 명령, 또는 판독 상태 명령을 발행하는 것에 의해 상기 원 타임 프로그래머블(OTP) 블록 액세스 모드에서 원 타임 프로그래머블(OTP) 블록 액세스 동작을 수행하는 단계를 포함하는 방법.
  17. 제10항에 있어서, 상기 플래시 메모리 장치로 하여금 상기 통상의 동작 모드를 종료하고 상기 특수 동작 모드에 들어가게 하기 위해 상기 플래시 메모리 장치의 상기 특수 모드 활성화 레지스터 내의 상기 특수 모드 활성화 비트를 설정하는 단계는 상기 플래시 메모리 장치로 하여금 상기 통상의 동작 모드를 종료하고 원 타임 프로그래머블(OTP) 블록 페이지 잠금 모드에 들어가게 하기 위해 상기 플래시 메모리 장치의 원 타임 프로그래머블(OTP) 블록 페이지 잠금 모드 활성화 레지스터 내의 원 타임 프로그래머블(OTP) 블록 페이지 잠금 모드 활성화 비트를 설정하는 단계를 포함하는 방법.
  18. 제17항에 있어서, 상기 복수의 공유된 명령들 중의 상기 하나의 명령을 발행하는 것에 의해 상기 특수 동작 모드에서 상기 각각의 특수 동작들 중 상기 하나의 특수 동작을 수행하는 단계는 프로그램 실행 명령을 발행하는 것에 의해 상기 원 타임 프로그래머블(OTP) 블록 페이지 잠금 모드에서 원 타임 프로그래머블(OTP) 블록 페이지 잠금 동작을 수행하는 단계를 포함하는 방법.
  19. NAND 플래시 메모리 장치로서,
    컨트롤러;
    메모리 버퍼; 및
    복수의 원 타임 프로그래머블(OTP) 페이지들을 포함하는 OTP 블록을 포함하는 NAND 메모리 어레이 ― 상기 복수의 OTP 페이지들의 각각은 플래시 잠금 활성화 비트와 관련되고, 상기 플래시 잠금 활성화 비트는 그것이 설정될 때 상기 복수의 OTP 페이지들의 각각에의 기입을 불허하도록 구성됨 ―
    를 포함하는 NAND 플래시 메모리 장치.
  20. 제19항에 있어서, 상기 컨트롤러는 상기 복수의 OTP 페이지들 중 하나의 OTP 페이지에 미리 결정된 횟수만큼 기입한 후에 상기 복수의 OTP 페이지들 중 상기 하나의 OTP 페이지와 관련된 상기 플래시 잠금 활성화 비트를 설정하도록 구성되는 NAND 플래시 메모리 장치.
  21. 제19항에 있어서, 상기 컨트롤러는 원 타임 프로그래머블(OTP) 액세스 모드 활성화 비트가 설정되고 상기 컨트롤러가 원 타임 프로그래머블(OTP) 액세스 모드에 들어간 후에만 상기 복수의 OTP 페이지들 중 하나의 OTP 페이지에 기입하도록 구성되는 NAND 플래시 메모리 장치.
  22. 제19항에 있어서, 상기 컨트롤러는 직렬 주변 장치 인터페이스 프로토콜(serial peripheral interface protocol)을 통하여 마스터와 통신하도록 구성되는 NAND 플래시 메모리 장치.
  23. NAND 플래시 메모리 장치로서,
    칩 선택 핀, 클록 입력 핀, 데이터 입력 핀, 및 데이터 출력 핀을 포함하는 4개의 인터페이스 핀들만을 포함하는 컨트롤러;
    휘발성 메모리 내의 복수의 레지스터들; 및
    NAND 메모리 어레이
    를 포함하는 NAND 플래시 메모리 장치.
  24. 제23항에 있어서, 상기 컨트롤러는 상기 컨트롤러가 직렬 기입 레지스터 신호(serial write register signal)를 수신할 때 레지스터에 기입하도록 구성되는 NAND 플래시 메모리 장치.
  25. 제23항에 있어서, 상기 컨트롤러는 특수 모드 활성화 비트가 설정될 때 통상의 동작 모드를 종료하고 특수 동작 모드에 들어가도록 구성되는 NAND 플래시 메모리 장치.
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