JP2007519119A

JP2007519119A - 複数のメモリデバイスを使用するポータブルデータ記憶デバイス

Info

Publication number: JP2007519119A
Application number: JP2006551010A
Authority: JP
Inventors: タン、ヘンリー; リム、レイ・チュアン; ポー、テン・ピン
Original assignee: トレック・２０００・インターナショナル・リミテッド
Priority date: 2004-01-20
Filing date: 2004-01-20
Publication date: 2007-07-12
Also published as: WO2005069150A1; CN1926527A; CN100495369C; TW200525439A; TWI303385B; US20080228996A1; BRPI0418431A; EP1709542A1

Abstract

ポータブルデータ記憶デバイスが、ＵＳＢインターフェイス３と、ＵＳＢ制御装置２と、マスター制御ユニット７と、２つ以上のＮＡＮＤフラッシュメモリデバイス９、１９を含む。マスター制御ユニット７は、並列８ビットバスを通してデータをＮＡＮＤフラッシュメモリデバイス９、１９に同時に送ることができる。マスター制御ユニット７は、メモリデバイス９、１９に同一の制御データをそれぞれの制御信号ライン６、１６を通して送ることにより、メモリデバイス９、１９の動作を制御する。データが記憶されるとき、データはそれぞれのメモリデバイス９、１９に送られる部分に分割され、両メモリデバイスはデータを同時に記憶するように命令される。データが検索されるとき、両メモリはデータをＭＣＵに同時に書き戻すように命令される。
【選択図】図３

Description

発明の分野

本発明はポータブルデータ記憶デバイスに関連し、デバイスを用いてデバイスにデータを記憶させ、デバイスに書き込まれたデータを検索する方法に関連する。

発明の背景

過去数年の間、フラッシュメモリを含み、コンピュータのシリアルバスに接続することのできるデータ記憶デバイスを提供することは大いに関心を引いている。この分野の先行する文書は、“サムドライブ”（登録商標）の下、その後販売されているデバイスを説明している、ＷＯ０１／６１６９２である。この文書に説明されている１つの実施形態では、コンピュータがＵＳＢ制御装置の制御の下、ポータブル記憶デバイスのフラッシュメモリへおよびフラッシュメモリからデータを転送できるように、デバイスの筐体と一体化されている雄ＵＳＢプラグが、コンピュータの雌ＵＳＢソケットに直接接続する。このデバイスに対してさまざまな改良が提案されてきた。例えば、ＷＯ０３／００３２８２は、デバイスに指紋センサが設けられてもよいことや、指紋センサがユーザのスキャンされた指紋を予め記憶されたデータと比較することによって、ユーザの識別子を確認したケースでのみ、デバイス内に記憶されたデータへのアクセスが許可されることが開示されている。これらの両文書の開示は参照によりここに組み込まれている。

そのようなポータブル記憶デバイスの構造は図１において示されているようなものであってもよい。ポータブル記憶デバイスは、１とラベル付けされた筐体内にある。筐体１は、ホストコンピュータ５のシリアルバス４（すなわち、ＵＳＢソケット）に直接接続されるＵＳＢインターフェイス３（すなわち、ＵＳＢプラグ）を制御するＵＳＢ制御装置２を含む。ホストコンピュータ５からＵＳＢインターフェイス３に転送されたデータはＵＳＢ制御装置２を通してマスター制御ユニット７に送られる。データパケットは５１２バイトの倍数のサイズを有する。マスター制御ユニット７は、８ビットバス８経由でこれらのデータパケットをＮＡＮＤフラッシュメモリ９に送る。マスター制御ユニット７は、概略的に６として示される１以上のラインによって送られる制御信号によって、ＮＡＮＤフラッシュメモリユニットを制御する。一般的にこれらのライン６は、（ＷＲＩＴＥイネーブル信号またはＲＥＡＤイネーブルコマンドのような）コマンドが現在または間もなくバス８を使用してフラッシュメモリ９に書き込まれることになることを示す、“コマンドラッチイネーブル”（ＣＬＥ）信号を伝えるラインと、バスが現在または間もなくフラッシュメモリ９にバス８を経由してメモリ９内の位置を示す物理アドレスデータを送信することになることを示す、アドレスラッチイネーブル（ＡＬＥ）信号を伝えるラインと、フラッシュメモリが何らかの動作するためにはある値をとらなければならない、チップＥＮＡＢＬＥ信号を送るラインとを含む。ＮＡＮＤフラッシュメモリ９は、それぞれの“ウィンドウ”に５１２バイトセクションのデータを記憶するように構成され、各ウィンドウはまた（例えば、１０バイトの）セクタを含み、セクタは正しい記憶を確認するデータを記憶する（すなわち、セクタはむしろチェックビットのように動作する）。データがデバイスから転送されるとき、データは８ビットバス８を通してＮＡＮＤフラッシュメモリ９から５１２バイトパケットでマスター制御ユニット７に送られる。マスター制御ユニット７は５１２バイトパケットをＵＳＢ制御装置２に送り、ＵＳＢ制御装置２はデバイス１からＵＳＢインターフェイス３を通して５１２バイトパケットをホスト５に送る。

図２は既知のメモリデバイスの第２の考えられる形態を示している。図１と同じ意味を有している構成要素は同じ参照番号によってラベル付けされている。図１のデバイスとは対照的に、図２のデバイスは、同一のバス８に接続される第２のＮＡＮＤフラッシュメモリユニット１９を含む。マスター制御ユニットは１組の制御ライン１６を使用して、第２のメモリ１９を制御する。実際には、制御信号を送るマスター制御ユニット７のいくつかのピンは、ライン６の１つと、ライン１６の１つの両方に接続されることがあるので、そのピンは同一の制御信号を両メモリ９、１９に同時に送るが、しかし少なくともチップＥＮＡＢＬＥ信号は両メモリに同時には送られない。特に、マスター制御ユニットがデータをメモリに書き込むとき、マスター制御ユニットはメモリにチップＥＮＡＢＬＥ信号を送ることにより、メモリ９、１９のうちの１つのみをイネーブルする。チップＥＮＡＢＬＥ信号がそのメモリに送られている間、マスター制御ユニットは最初にライン６の適切な１つを経由してＣＬＥ信号をメモリに送り、そして同時にＷＲＩＴＥイネーブルコマンド（チップ命令コード）をバス８上で送る。その後、チップＥＮＡＢＬＥ信号が依然としてそのメモリに送られている間、マスター制御ユニットはライン６の適切な１つを経由してＡＬＥ信号を送り、そして同時にバス８経由でアドレスデータを送る。それから、チップＥＮＡＢＬＥ信号が依然としてそのメモリに送られている間、マスター制御ユニットはバス８を使用して、そこに記憶されることになるデータをメモリに送る。チップＥＮＡＢＬＥ信号によってイネーブルされたメモリ９、１９だけがアドレスデータにより示された位置にデータを記憶するが、しかしながら両チップは記憶されることになるデータを受け取り、オプション的にＣＬＥおよびＡＬＥ信号も受け取ってもよい。

同様にメモリ制御ユニットがデータを読み出すことになるとき、メモリ制御ユニットはライン６またはライン１６の対応する１つを使用することにより、メモリにチップＥＮＡＢＬＥ信号を送って、メモリ９、１９のうちの１つだけをイネーブルする。チップＥＮＡＢＬＥ信号が送られている間、マスター制御ユニットはライン６またはライン１６のうちの１つを使用して、ＣＬＥ信号をそのメモリに送信し、そして同時にバス８を使用して、ＲＥＡＤイネーブルコマンド（すなわち、ＲＥＡＤ命令コード）をそのメモリに送る。その後、チップＥＮＡＢＬＥ信号が送られているとき、マスター制御ユニットはライン６またはライン１６のうちの適切な１つを使用して、ＡＬＥ信号をそのメモリに送り、そして同時にバス８を使用してアドレスデータをそのメモリに送る。フラッシュメモリ１９が応答してデータをバス８に書き込む。

用語“読み出し命令”はこの文書中で、メモリデバイスにデータを送信させるチップＥＮＡＢＬＥ信号と同時に、ＭＣＵによってメモリデバイスに送られるデータを意味することに使用される。したがって、上で説明したように、“読み出し命令”は最初に制御ライン上で送られるＣＬＥ制御信号であり、そして同時にバス上で送られる読み出しイネーブルコマンドであり、次に制御ライン上で送られるＡＬＥ制御信号であり、そして同時にバス上で送られるアドレスデータである。

用語“書き込み命令”はこの文書中で、メモリデバイスがデータを受け取り記憶するように構成するチップＥＮＡＢＬＥ信号と同時にＭＣＵによってメモリデバイスに送られるデータを意味することに使用される。したがって、上で説明したように、“書き込み命令”は最初に制御ライン上で送られるＣＬＥ制御信号であり、そして同時にバス上で送られる書き込みイネーブルコマンドであり、次に制御ライン上で送られるＡＬＥ制御信号であり、そして同時にバス上で送られるアドレスデータである。

上で説明したデバイス１の商業化されたバージョンは、そのデータ転送レートが１５Ｍｂｉｔ／ｓ（すなわち、１．２Ｍｂｙｔｅｓ／ｓ）に制限されるＵＳＢ１．１規格を採用するが、業界は代わりに、そのデータ転送レートが４８０Ｍｂｉｔ／ｓ（すなわち、４０Ｍｂｙｔｅｓ／ｓ）であるＵＳＢ２．０規格の使用に移行している。これらのより新しいデバイスは、上で説明した書き込み／読み出し技術を使用する。

発明の概要

本発明は、新しく有用なポータブルデータ記憶デバイスを提供することを意図し、上で説明した既知のデバイスよりもより高いデータ転送レートを有するデバイスを提供することを特に意図している。

ＵＳＢ１．０より速い通信規格が採用されたとき、データ転送に対するボトルネック（すなわち、バンド帯域の限界）が、ＵＳＢインターフェイスからデータ記憶デバイスの他の場所に移ることに、本発明の発明者は気付いた。特に、ボトルネックはＮＡＮＤフラッシュメモリユニットへの８ビットバス接続であるかもしれない。

この問題を取り扱う１つの方法は、メモリを２チップの組として実現することだろう。２チップの組では、データは１６ビットバスを通して２つのＮＡＮＤフラッシュメモリユニットに同時に書き込まれる。しかしながら、この解決法は複雑である。

一般的に言って、同時に動作可能にされている並列バスパスを通して、ＭＣＵが２以上のＮＡＮＤフラッシュメモリユニットへおよび２以上のＮＡＮＤフラッシュメモリユニットからデータを同時に転送することを、本発明は提案する。

一般的実施形態では、制御信号を送るマスター制御ユニットの１以上（すべてが好ましい）のピンが、それぞれ２つのメモリデバイスに通じる２つの導電性パスにそれぞれ結合されている。

これは各メモリデバイスが同一の量のデータを受け取ることになることを意味する。例えば、２つのメモリデバイスがあった場合、それぞれは記憶のために送信されたデータの半分を受け取ることになる。

特に、本発明の第１の表現は、ポータブルデータ記憶デバイスにおいて、デバイスへおよびデバイスからデータを転送するデータインターフェイスと、インターフェイス制御装置と、マスター制御ユニットと、それぞれのバス経由で、マスター制御ユニットへおよびマスター制御ユニットからデータを転送するために接続された、少なくとも２つのＮＡＮＤフラッシュメモリユニットとを具備し、インターフェイス制御装置はインターフェイスを通して受け取ったデータをマスター制御ユニットに送るように構成され、マスター制御ユニットは、インターフェイス制御装置から受け取ったデータパケットをデータパケット部分に分割するように構成され、それぞれのデータバスを使用して、データパケット部分の異なるものを各ＮＡＮＤフラッシュメモリユニットに同時に送信するように構成され、両ＮＡＮＤフラッシュメモリユニットに送られる制御信号を使用して、ＮＡＮＤフラッシュメモリユニットを制御するように構成され、バスを使用してデータ部分を送信している間に、メモリ制御デバイスが少なくともチップＥＮＡＢＬＥ信号を両ＮＡＮＤフラッシュメモリユニットに送信するデバイスを提案する。

ＮＡＮＤフラッシュメモリユニットに送られるすべての制御信号は、同一であることが好ましい。さらに、それらはマスター制御ユニットの同一のピンにより出され、それらの各ピンは両ＮＡＮＤフラッシュメモリユニットのそれぞれの制御信号入力に接続されていることが好ましい。

インターフェイスはＵＳＢインターフェイスであることが好ましく、ＵＳＢ２．０またはそれ以上であることがより好ましい。しかしながら、本発明はこの観点において限定されることなく、インターフェイスはファイアワイヤインターフェイス（例えば、ファイアワイヤプラグ）のような他の任意のタイプのインターフェイスであってもよい。

本発明の好ましい特徴を図解のみを目的として、添付の図面を参照してここで説明する。

実施形態の詳細な説明

図３を参照すると、本発明の実施形態であるポータブルデータ記憶デバイスの構造が示されている。実施形態の構成要素は、図１および２の既知のデバイスに対応しており、同一のそれぞれの参照番号によって示されている。

図１および２の既知のデバイスと同じように、図３のデータ記憶デバイスは、ホストコンピュータ５のＵＳＢインターフェイス４に接続するためのＵＳＢインターフェイス３を有している筐体１を備える。一般的に、ＵＳＢインターフェイス３は、ＵＳＢソケットであるＵＳＢインターフェイス４に直接プラグインされる雄ＵＳＢプラグである。しかしながら、他の考えられる実施形態では、インターフェイス３、４の間にケーブルを設けてもよい。さらに、図３の実施形態のＵＳＢインターフェイス３、４は、ファイアワイヤインターフェイスのような他のデータインターフェイスによって置き換えてもよい。

ＵＳＢインターフェイス３は、ＵＳＢ制御装置２によって制御される。ＵＳＢ制御装置２およびインターフェイス３、４は、ＵＳＢ２.０のような、少なくとも４８０Ｍｂｉｔｓ／ｓのデータ転送レートを有するＵＳＢ規格にしたがって動作することが好ましい。ポータブルデータ記憶デバイスはインターフェイス３、４を通してホストから出る電力によって電源供給されることが好ましい。

ＵＳＢ制御装置２は、インターフェイス３から受け取ったデータをマスター制御ユニット（ＭＣＵ）７に送り、ＭＣＵ７はここでピンと言及されている電気的接点を有する単一集積回路パッケージによって一般的に実現される。マスター制御ユニット（ＭＣＵ）７は１６本の出力ピン経由でデータを出力する。出力ピンのうちの８本は第１の８ビットバス８に接続され、出力ピンのうちの８本は第２の８ビットバス１８に接続されている。バス８、１８は２つの８ビットＮＡＮＤフラッシュメモリデバイス９、１９にそれぞれ接続されている。

ＮＡＮＤメモリデバイス９の制御信号入力ピンに接続された制御ライン６と、ＮＡＮＤメモリデバイス１９の制御信号入力ピンに接続された制御ライン１６とを経由して、ＭＣＵ７はメモリデバイス９、１９を制御する。

ＭＣＵは（ＡＬＥ制御信号、チップＥＮＡＢＬＥ制御信号、およびＣＬＥ制御信号のような）制御信号を送る多数のピン１１を有し、これらの各ピンはライン６のそれぞれ１つ、およびライン１６のそれぞれ１つに接続される。したがって、ＭＣＵは同一の制御信号を２つのメモリ９、１９に同時に送信する。

ＵＳＢ制御装置２は一般的にインターフェイス３を通して受け取った任意のデータを５１２バイトのパケットサイズでＭＣＵ７に送る。ＭＣＵ７はこのデータを２５６バイトサイズのデータパケット部分に分割する。最初に、ＭＣＵ７の制御信号ピン１１は、ＣＬＥおよびチップＥＮＡＢＬＥ制御信号を両メモリに同時に送信し、両バス８、１８を同時に使用してＷＲＩＴＥイネーブルコマンド（すなわち、ＷＲＩＴＥ命令コード）を両メモリ９、１９に同時に送信する。その後、ＭＣＵ７はチップＥＮＡＢＬＥ制御信号およびＡＬＥ制御信号を２つのメモリ９、１９に同時に送信し、メモリ９、１９中のデータが書き込まれることになるそれぞれの物理アドレスをバス８、１８を使用して２つのメモリ９、１９に（通常は同時に）送信する。それに続いて、ＭＣＵ７がチップＥＮＡＢＬＥ制御信号を両メモリ９、１９に依然として送っている間に、ＭＣＵ７はバス８、１８を使用して、それぞれのメモリ９、１９中のそのアドレスに書き込まれることになるデータパケット部分を送信する。

ＭＣＵ７がＵＳＢ制御装置２から受け取るパケット中の各ワードは２バイトへと分けられ、それぞれのバス８、１８経由で２つのそれぞれのメモリデバイス９、１９に同時に送信されることが好ましい。２バイトはそれぞれのメモリデバイス９、１９中の対応したアドレスにおいて記憶されることが好ましい。ＡＬＥ信号がそのアドレスデータを認識するようにメモリ９、１９を構成したときに、バス８、１８経由でＭＣＵ７から同一のアドレスデータが両メモリデバイスに送られることが好ましいことから、このことが起こる。しかしながら、物理アドレスは異なるかもしれないことに留意すべきである。例えば、物理アドレスはメモリの同じ“行”の一部である（フラッシュ用語において“行”（または“ブロック”）は１組の“ページ”のことであるので、従来のフラッシュデバイスでは、所定行のすべてのページが共に消去される必要があり、したがってメモリ中の物理アドレスは従来、行を示す番号としてエンコードされており、“オフセット”、すなわちその行内のページのうちの特定の１つを示す番号が後続する）が、行の内の同じ“オフセット”位置である。このスキームは簡潔性の利点を有している。しかしながら、他の実施形態では、５１２バイトは他の方法で分割されてもよい。

（例えばインターフェイス３を通して、ポータブルデータ記憶デバイスに入力される制御信号に対応して）、ポータブルデータ記憶デバイスからデータを取り出すことが望ましいときＭＣＵ７は制御信号ライン６の適切な１つと、制御信号ライン１６の適切な１つとを使用して、チップＥＮＡＢＬＥ制御信号を両メモリに送り、同時に制御信号ライン６の適切な１つと、制御信号ライン１６の適切な１つとを使用してＣＬＥ制御信号を両メモリに送り、同時にバス８を使用してＲＥＡＤイネーブルコマンド（例えばＲＥＡＤ命令コード）を２つの両メモリに送る。その後、チップＥＮＡＢＬＥコードが依然として２つのメモリに送られている間に、ＭＣＵ７は制御信号ライン６の適切な１つと、制御信号ライン１６の適切な１つとを使用して、ＡＬＥ制御信号を両メモリ９、１９に送り、同時にバス８を使用して、アドレスデータを２つの両メモリに送る。応答して、依然としてチップＥＮＡＢＬＥ制御信号を受け取っている間に、メモリ９、１９は対応しているデータを対応しているバス８、１８に送信する。したがって、ＭＣＵは各クロックサイクルにおいて１６ビットのデータを受け取る。ＭＣＵはＵＳＢ制御装置２経由でこのデータをＵＳＢインターフェイス３に送信し、ＵＳＢインターフェイス３はインターフェイス４にそのデータを送信する。

図３のデバイスにデータを記憶するためのプロセスが図４に示されている。ステップ１では、インターフェイス３、４はデータパケットを受け取り、データパケットはそこからインターフェイス制御装置に送信され、それからマスター制御ユニット７に送信される。ステップ２では、マスター制御ユニット７はインターフェイス制御装置からワードごとに受け取ったデータパケットを、記憶されることになるデータの単一バイトをそれぞれが含む、データパケット部分に分割する。ステップ３では、マスター制御ユニット７は両メモリデバイス９、１９に、チップＥＮＡＢＬＥ制御信号そして同時にＷＲＩＴＥ命令（すなわち、最初にＣＬＥ制御信号そして同時に書き込みイネーブルコマンド、次にＡＬＥ制御信号そして同時にアドレスデータ）を送信する。ステップ４では、チップＥＮＡＢＬＥ制御信号が依然として送られている間、マスター制御ユニット７は異なるそれぞれのバス８、１８を通して同時にデータパケット部分の異なる部分を各ＮＡＮＤフラッシュメモリユニット９、１９に送信する。ステップ５において、それぞれのフラッシュメモリユニット９、１９はデータパケット部分を記憶する。

図３のポータブルデータ記憶デバイスからデータを検索するプロセスが図５に示されている。ステップ１１において、マスター制御ユニット７は（デバイス外部から受け取った命令に応答して）チップＥＮＡＢＬＥ制御信号そして同時に読み出し命令（すなわち、最初にＣＬＥ制御信号そして同時に読み出しイネーブルコマンド、次にＡＬＥ制御信号そして同時にアドレスデータ）をフラッシュメモリユニット９、１９に送信する。ステップ１２では、チップＥＮＡＢＬＥ制御信号が依然として送られている間に、フラッシュメモリユニットは、読み出し命令に応答して、それぞれのバス８、１８を通してマスター制御ユニット７に同時にデータを送信する。ステップ１３では、マスター制御ユニット７はフラッシュメモリユニット９、１９から受け取ったデータのそれぞれのバイトをワードに組み合わせ、ワードをデータパケットに形成して、データパケットをインターフェイス制御装置２に送信する。ステップ１４では、インターフェイス制御装置はデバイスからインターフェイス３を通してデータパケットを送り出す。

ステップ３およびステップ１１はそれぞれ次の６つのサブステップによって実行されることに留意すべきである。

ａ）両メモリチップ９、１９をイネーブルする（両メモリチップは書き込みの間を通してイネーブルされ続けている）。

ｂ）両チップにＣＬＥコマンド（制御信号）を送る。

ｃ）コマンド命令コードをデータバス８を通して送り、命令コードはメモリチップ９、１９によりコマンドとして解釈されることになる。

ｄ）両チップに対するＣＬＥをディセーブルする。

ｅ）ＡＬＥコマンド（制御信号）をイネーブルする。

ｆ）アドレス命令コードをデータバスを通して送り、命令コードはメモリチップ９、１９によりアドレスとして解釈されることになる。

ｇ）ＡＬＥコマンドをディセーブルする。

図４および５のプロセスは一般的に、ワード毎ベースでその都度実行されることを理解すべきである。言い換えると、図４および５は単一ワードの処理を示している。したがって、例えばデバイスがあるワードに関してステップ２を実行している間、インターフェイス３は次のワードに関してステップ１を実行していてもよい。

代わりに、あまり好ましくないが、本発明の他の実施形態では図４、５のステップは完全なデータパケットに関して実行されてもよい。したがって、図４のケースでは、完全なデータパケットをＭＣＵによって受け取ってもよく、ＭＣＵによりそれを分割し始める前に、データキャッシュ中に記憶して、データパケット部分をメモリデバイス９、１９に送ってもよい。

我々はこの実施形態では１５Ｍｂｙｔｅｓ／ｓのレートでデータをメモリに書き込み、２０Ｍｂｙｔｅｓ／ｓのレートでデータを読み出すことができることを測定した。これはＭＣＵがデータを交互に２つのメモリデバイスに書き込む代替構成より簡潔でより早い。

上記の説明は実際にはＮＡＮＤフラッシュメモリデバイスの要求によって複雑になるかもしれないことに留意すべきである。例えば、上に述べたように、従来のＮＡＮＤフラッシュメモリデバイスのウィンドウは、二次元配列のウィンドウとして考えることができ、メモリの行全体のみを一度に消去することができる。したがって、図１および２の既知のデバイスでは、メモリデバイス９の行中のボックスのすべてではなく、いくらかを（それらに書き込まれることになる他のデータのためにそれらを解放するために）消去することが望ましく、ＭＣＵ７は消去されるべきでないボックス中のデータが確実に保存されるようにするためのアクションをとらなければならない。このためのいくつかの方策がある。１つの可能性はコピーされて保存されることになるデータをバス８に書き込むようにＭＣＵ７がメモリデバイス９に命令し、ＭＣＵ７に対してデータをキャッシュに記憶するように命令することである。それからメモリデバイス９の行を消去し、データをキャッシュからメモリデバイスに書き戻すことができる。他の可能性は、消去されることになる行からのデータをメモリデバイス９の他の行にコピーするように、ＭＣＵ７がメモリデバイス９に命令することである。

これらの両可能性は図３の実施形態にも類似点を有する。特に、ＭＣＵ７は一般的に両メモリデバイス９、１９の完全な行のそれぞれを同時に消去するように構成されており、それらの行の中の削除されるべきでない任意のデータが、削除の発生する前に他の場所に確実に記憶されるようにするために、メモリデバイス９、１９と通信するように構成されている。上に述べたように、ＵＳＢ制御装置２からＭＣＵ７により受け取られた各個別バイトは２つのメモリデバイス９、１９間に分割され、２つの部分は２つのメモリデバイス９、１９中の対応するメモリアドレスに記憶されることが好ましいので、一般的なケースでは、それぞれのデバイスのそれぞれの行中に保存されることになるデータは、それぞれのメモリデバイス９、１９の行内の同一の位置にあることになる。したがって、ＭＣＵは同一の制御信号を２つのメモリデバイス９、１９に送ることによってデータを保存することができる。

最初の可能性は、ＭＣＵ７がデータを受け取り、受け取ったデータをＲＡＭ（例えば、データキャッシュとして働くＭＣＵ７の内部ＲＡＭ）内に記憶することができるように、それらの制御信号がメモリデバイス９、１９に命令して、消去されるべきでないそれらの行にある任意のデータをバス８、１８に転送させることである。次にＭＣＵ７がそれぞれの行を消去するために、メモリデバイス９、１９に必要な制御信号を送ってもよい。ＭＣＵ７はそれぞれのデータバス８、１８経由でＲＡＭからメモリデバイス９、１９にデータを同時に返信して、メモリデバイス９、１９に再び書き込まれるようにしてもよい。ＭＣＵ７は、ライン６、１６を通してＡＬＥ信号を送り、メモリデバイス９、１９中のデータが記憶されるべき位置（おそらくそれが元々記憶されていた位置以外の異なるメモリ位置）を示すために、バス８、１８を通してアドレス指定する。

代わりに（すなわち、本発明の代替実施形態では、または同じ実施形態の異なる動作モードでは）、ＭＣＵは、ライン６、１６を使用することにより、そのデータを他の行にコピー（または移動）させるための同一の命令をメモリデバイス９、１９に送って、消去されることになる行中のいくつかのデータを保存してもよい。これが実現されているとき、ＭＣＵはライン６、１６を使用して各メモリデバイス９、１９に、それらにデータを消去させる同一の命令を送る。

本発明の単一の実施形態のみがここで開示されているが、本発明の範囲内で数多くの変形が可能であることが、当業者に明らかになるだろう。例えば、ＮＡＮＤフラッシュメモリデバイスの数は２つには限定されておらず、より多くの任意の数でもよい。さらに、ＵＳＢ制御装置によって採用されるＵＳＢ規格はバージョン２．０であることが好ましいが、本発明は将来に導入されることになる任意のバージョンのＵＳＢ規格とともに実施されてもよい。

また、本発明の実施形態はここで明示的に示されていない数多くの特徴を有してもよいが、それらはパスワード保護、指紋認証のような生体情報認証によるアクセス制御等のような、他の公に入手可能なポータブルデータ記憶デバイスで知られていることに留意すべきである。そのような特徴の実施は当業者にとって明らかになるだろう。

図１は既知のポータブルデータ記憶デバイスの第１の構成を示す。図２は既知のポータブルデータ記憶デバイスの第２の構成を示す。図３は本発明の実施形態であるポータブルデータ記憶デバイスの構成を示す。図４は図３の実施形態の動作のフロー図である。図５は図３の実施形態の動作のフロー図である。

Claims

ポータブルデータ記憶デバイスにおいて、
前記デバイスへおよび前記デバイスからデータを転送するデータインターフェイスと、
インターフェイス制御装置と、
マスター制御ユニットと、
それぞれのバス経由で、前記マスター制御ユニットへおよび前記マスター制御ユニットからデータを転送するために接続された、少なくとも２つのＮＡＮＤフラッシュメモリユニットとを具備し、
前記インターフェイス制御装置は前記インターフェイスを通して受け取ったデータを前記マスター制御ユニットに送るように構成され、
前記マスター制御ユニットは、
前記インターフェイス制御装置から受け取ったデータパケットをデータパケット部分に分割するように構成され、
前記それぞれのデータバスを使用して、前記データパケット部分の異なるものを前記各ＮＡＮＤフラッシュメモリユニットに同時に送信するように構成され、
前記両ＮＡＮＤフラッシュメモリユニットに送られる制御信号を使用して、ＮＡＮＤフラッシュメモリユニットを制御するように構成され、
前記バスを使用して前記データパケット部分を送信している間に、前記メモリ制御デバイスが少なくともチップＥＮＡＢＬＥ信号を前記両ＮＡＮＤフラッシュメモリユニットに送信するデバイス。
前記ＮＡＮＤフラッシュメモリユニットは前記マスター制御ユニットにデータパケット部分を同時に送信するように構成され、前記マスター制御ユニットは前記データパケット部分を組み合わせてデータパケットを形成し、前記インターフェイスを通しての送信のために、前記データパケットを前記インターフェイス制御装置に送信するように構成されている、請求項１記載のデバイス。
２つのＮＡＮＤフラッシュメモリユニットがあり、記憶されることになるデータの各ワードが、前記ＮＡＮＤフラッシュメモリユニットの異なるユニットに対するデータパケット部分に含まれる２バイトに分割されるように、前記マスター制御ユニットは前記データパケットをデータパケット部分に分割するように構成されている、請求項１記載のデバイス。
前記マスター制御ユニットは、前記マスター制御ユニットのピンを通して同一の制御信号を前記両ＮＡＮＤフラッシュメモリユニットに同時に送り、前記マスター制御ユニットのピンはそれぞれ制御信号ラインに電気的に接続され、各制御信号ラインは前記各ＮＡＮＤフラッシュメモリユニットの制御信号入力のそれぞれに至る、請求項１ないし３のいずれか１項記載のデバイス。
前記メモリ制御デバイスが、同一のＷＲＩＴＥ、ＲＥＡＤ、ＥＮＡＢＬＥ、ＡＬＥ信号を前記それぞれのメモリデバイスに送信する、請求項４記載のデバイス。
前記インターフェイスはＵＳＢインターフェイスであり、前記インターフェイス制御装置はＵＳＢ制御装置である、請求項１ないし５のいずれか１項記載のデバイス。
前記インターフェイスは、少なくとも４８０Ｍｂｉｔ／ｓのデータ転送レートを有するＵＳＢ規格にしたがって動作する、請求項６記載のデバイス。
前記それぞれの並列データバスは８ビットバスである、請求項１ないし７のいずれか１項記載のデバイス。
前記予め定められたパケットサイズは５１２バイトである、請求項１ないし８のいずれか１項記載のデバイス。
前記ＮＡＮＤフラッシュメモリユニットそれぞれのメモリ空間のセクションを前記ＮＡＮＤフラッシュメモリユニットに消去させる信号を、前記ＮＡＮＤフラッシュメモリユニットのそれぞれに送信する前に、各ＮＡＮＤフラッシュメモリユニットに対して、前記メモリ空間のそのセクションに記憶されているデータの部分を異なる位置に転送するように命令するように前記メモリ制御デバイスは動作可能である、請求項１ないし９のいずれか１項記載のデバイス。
前記異なる位置はＲＡＭメモリにある、請求項１０記載のデバイス。
前記異なる位置は消去されることになるセクション以外のそれぞれのメモリ空間中位置にある、請求項１０記載のデバイス。
ポータブルデータ記憶デバイスへおよび前記デバイスからデータを転送するためのデータインターフェイスと、インターフェイス制御装置と、キャッシュメモリを有するマスター制御ユニットと、少なくとも２つのＮＡＮＤフラッシュメモリユニットとを具備するポータブルデータ記憶デバイスにデータを記憶する方法において、前記方法は、
前記インターフェイス制御装置が、前記インターフェイスを通して受け取ったデータパケットを前記マスター制御ユニットに送信するステップと、
前記マスター制御ユニットが、前記インターフェイス制御装置から受け取った前記データパケットをデータパケット部分に分割し、異なるそれぞれのバスを通して、前記データパケット部分の異なる部分を前記それぞれのＮＡＮＤフラッシュメモリユニットに同時に送信し、前記両ＮＡＮＤフラッシュメモリユニットに送られる制御信号を使用して前記ＮＡＮＤフラッシュメモリユニットを制御するステップと、
前記メモリ制御デバイスがＷＲＩＴＥ命令およびチップＥＮＡＢＬＥ制御信号を前記両ＮＡＮＤフラッシュメモリユニットに送信し、その後、前記チップＥＮＡＢＬＥ制御信号を依然として送っている間に、前記それぞれのバスを使用して前記それぞれのＮＡＮＤフラッシュメモリユニットに前記データパケット部分を送信するステップと、
前記それぞれのフラッシュメモリユニットが前記データパケット部分を記憶するステップとを含む方法。
ポータブルデータ記憶デバイスへおよび前記デバイスからデータを転送するためのデータインターフェイスと、インターフェイス制御装置と、キャッシュメモリを有するマスター制御ユニットと、少なくとも２つのＮＡＮＤフラッシュメモリユニットとを具備するポータブルデータ記憶デバイスからデータを検索する方法において、前記方法は、
前記マスター制御ユニットが前記フラッシュメモリユニットにそれぞれのＲＥＡＤ命令およびチップＥＮＡＢＬＥ信号を同時に発行するステップと、
前記フラッシュメモリユニットが前記ＲＥＡＤ命令に応答し、前記チップＥＮＡＢＬＥ制御信号を依然として受け取っている間に、異なるそれぞれのバスを通して前記データを前記マスター制御ユニットに同時に送信するステップと、
前記マスター制御ユニットが前記フラッシュメモリユニットから受け取ったデータを組み合わせてデータパケットを形成し、前記データパケットを前記インターフェイス制御装置に送信するステップと、
前記インターフェイス制御装置が、前記マスター制御ユニットから受信したデータパケットを前記データインターフェイスを通して前記デバイスから送り出すステップとを含む方法。