CN109697997B - 存储器装置的帧协议 - Google Patents

Abstract

本申请案是针对存储器装置的帧协议。本文中描述用于训练程序的技术，所述训练程序识别帧边界且产生帧时钟以识别帧的开始和结束。在帧训练程序完成之后，存储器装置可经配置以在所述存储器装置的作用中会话期间执行帧同步程序以基于所述帧时钟而不使用所述帧内的标头或其它信息来识别帧的所述开始。在通电事件之后的启动时间周期期间，所述存储器装置可起始所述帧训练程序。一旦所述帧同步，所述存储器装置就可经配置以作为帧同步程序的部分在整个作用中会话期间(例如，直到断电事件为止)使用所述帧时钟来识别帧的所述开始。

Description

存储器装置的帧协议

交叉引用

本专利申请案要求Johnson等人于2018年5月16日申请的标题为“存储器装置的帧协议(Frame Protocol of Memory Device)”的第15/981,703号美国专利申请案的优先权，所述美国专利申请案要求Johnson等人于2017年10月24日申请的标题为“存储器装置的帧协议(Frame Protocol of Memory Device)”且让与给本受让人的第62/576,530号美国临时专利申请案的权益和优先权，所述美国专利申请案和所述美国临时专利申请案明确地以全文引用的方式并入本文中。

技术领域

技术领域涉及存储器装置的帧协议。

背景技术

以下大体上涉及用于存储器装置的帧协议的装置和方法。

存储器装置广泛用于将信息存储在例如计算机、无线通信装置、相机、数字显示器等的各种电子装置中。通过对存储器装置的不同状态进行编程来存储信息。举例来说，二进制装置具有两个状态，通常标示为逻辑“1”或逻辑“0”。在其它系统中，可存储多于两个状态。为了存取所存储的信息，电子装置的组件可读取或感测存储器装置中所存储的状态。为了存储信息，电子装置的组件可写入或编程存储器装置中的状态。

存在各种类型的存储器装置，包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、快闪存储器、相变存储器(PCM)等。存储器装置可为易失性或非易失性的。非易失性存储器(例如，FeRAM)可维持其所存储的逻辑状态很长一段时间，即使无外部电源存在也是这样。易失性存储器装置(例如，DRAM)除非被外部电源定期刷新，否则可能随时间推移而丢失其存储的状态。FeRAM可使用与易失性存储器类似的装置架构，但归因于使用铁电电容器作为存储装置而可具有非易失性特性。因此，与其它非易失性和易失性存储器装置相比，FeRAM装置可具有改进的性能。

一般来说，改进存储器装置可包含增大存储器单元密度、增大读取/写入速度、提高可靠性、增强数据保持、降低功率消耗或降低制造成本以及其它量度。不断进步的存储器技术已为许多这些量度实现改进，但高可靠性、低潜时和/或低功率的装置往往昂贵且不可扩展。随着用于高可靠性、低潜时、低功率存储器的应用增多，对于用于此类应用的可扩展、高效且节约成本的装置的需要也增大。

发明内容

一种方法可包含：在启动时间周期期间在存储器装置处从主机装置接收信号；确定所述信号的帧的帧边界，所述帧包含多于一个符号；基于所述帧边界产生与所述信号的帧时序相关联的所述存储器装置的时钟；以及基于所述时钟在所述存储器装置的作用中会话期间起始帧同步程序。

一种电子存储器设备可包含：存储器单元阵列；经配置以耦合所述存储器单元阵列与主机装置的接口，所述接口包括一个控制引脚和多个数据引脚；以及与所述接口的所述控制引脚耦合的帧同步器，所述帧同步器可经配置以基于使用所述控制引脚接收的信号产生帧时钟。

一种方法可包含：识别经配置以耦合存储器单元阵列与主机装置的插入物的类型；基于所述插入物的所述类型识别经配置以将命令信号传达到所述存储器单元阵列的第一引脚和第二引脚；将命令帧划分成第一帧部分和第二帧部分；以及使用所述第一引脚发射所述第一帧部分，且跨越所述第二引脚发射所述第二帧部分。

一种设备可包含：用于在启动时间周期期间在存储器装置处从主机装置接收信号的构件；用于确定所述信号的帧的帧边界的构件，所述帧包含多于一个符号；用于基于所述帧边界产生与所述信号的帧时序相关联的所述存储器装置的时钟的构件；以及用于基于所述时钟在所述存储器装置的作用中会话期间起始帧同步程序的构件。

一种设备可包含：用于识别经配置以耦合存储器单元阵列与主机装置的插入物的类型的构件；用于基于所述插入物的所述类型识别经配置以将命令信号传达到所述存储器单元阵列的第一引脚和第二引脚的构件；用于将命令帧划分成第一帧部分和第二帧部分的构件；以及用于使用所述第一引脚发射所述第一帧部分且跨越所述第二引脚发射所述第二帧部分的构件。

附图说明

图1说明根据本公开的实例的支持存储器装置的帧协议的存储器裸片的实例。

图2说明根据本公开的实例的支持存储器装置的帧协议的装置的实例。

图3说明根据本公开的实例的支持存储器装置的帧协议的装置的实例。

图4说明根据本公开的实例的支持存储器装置的帧协议的存储器裸片的实例。

图5说明根据本公开的实例的支持存储器装置的帧协议的数据通道的实例。

图6A和6B说明根据本公开的实例的支持存储器装置的帧协议的装置的实例。

图7说明根据本公开的实例的支持存储器装置的帧协议的装置的实例。

图8说明根据本公开的实例的支持存储器装置的帧协议的方法的实例。

图9说明根据本公开的实例的支持存储器装置的帧协议的装置的实例。

图10说明根据本公开的实例的支持存储器装置的帧协议的装置的实例。

图11说明根据本公开的实例的支持存储器装置的帧协议的过程的实例。

图12说明根据本公开的实例的支持存储器装置的帧协议的帧结构的实例。

图13说明根据本公开的实例的支持存储器装置的帧协议的帧结构的实例。

图14说明根据本公开的实例的支持存储器装置的帧协议的时间线的实例。

图15说明根据本公开的实例的支持存储器装置的帧协议的用于帧训练程序的结构的实例。

图16说明根据本公开的实例的支持存储器装置的帧协议的装置的实例。

图17到18展示根据本公开的实例的支持用于存储器装置的帧协议的装置和一或多种方法的装置的框图。

图19说明根据本公开的实例的包含支持用于存储器装置的帧协议的装置和一或多种方法的控制器的系统的框图。

图20到21说明根据本公开的实例的用于存储器装置的帧协议的装置和一或多种方法的方法。

具体实施方式

主机装置和存储器装置可经配置以快速地传送大量数据。举例来说，主机装置可请求存储器装置以或大致以4TB/s传达数据。在一些实例中，为促进此类高数据速率，帧的每一符号可用以传达数据或控制信息而不用于传达额外负荷信令，例如标头。在一些帧协议中，帧并不包含经配置以向接收器指示帧的有效载荷数据的开始和/或结束的标头。此类标头为额外负荷，其可能降低主机装置与存储器装置之间的总体数据传送速率。然而，在无标头的情况下，存储器装置和主机装置可使用一或多个替代机制来识别帧何时开始以及帧何时结束。

本文中描述用于帧训练程序的技术，所述帧训练程序识别帧边界且产生帧时钟以识别帧的开始、结束或其它片段。在帧训练程序完成之后，存储器装置可经配置以执行帧同步程序以基于帧时钟而不使用帧内的标头或其它信息来识别帧的开始。在通电事件之后的启动时间周期期间，所述存储器装置可起始所述帧训练程序。一旦帧同步，存储器装置就可经配置以在作用中会话期间(例如，直到断电事件为止)使用所述帧时钟来识别帧的开始(以及其它部分)。在一些情况下，帧结构可基于用来耦合主机装置与存储器装置的插入物的类型来重新配置。

下文在图1的上下文中进一步描述上文所介绍的本公开的特征。接着针对图2到17描述特定实例。进一步通过涉及存储器装置的帧协议的设备图、系统图和流程图说明并参考其描述本公开的这些和其它特征。

图1说明根据本公开的各种实例的支持用于存储器装置的帧协议的装置和方法的存储器裸片100的实例。在一些实例中，存储器裸片100还可称为电子存储器设备、存储器阵列、存储器单元阵列或存储器单元叠组(deck)。存储器阵列148包含可编程以存储不同状态的存储器单元105。存储器单元105可布置于可独立存取的存储器单元的一或多个组中。每个存储器单元105可编程以存储两个状态，标示为逻辑0和逻辑1。在一些情况下，存储器单元105经配置以存储多于两个逻辑状态。

存储器单元105可在电容器中存储表示可编程状态的电荷；例如带电和不带电电容器可分别表示两种逻辑状态。DRAM架构可使用此设计，且所用的电容器可包含具有线性或顺电性电极化特性的介电材料作为绝缘体。FeRAM架构也可使用此类设计。

可通过启动存取线110和数字线115来对存储器单元105执行例如读取和写入等操作。存取线110还可称为字线110，且位线115还可称为数字线115。对字线和位线或其类似物的引用可互换，而不影响理解或操作。启动字线110或数字线115可包含将电压施加到相应线。字线110和数字线115可由导电材料制成，例如金属(例如，铜(Cu)、铝(Al)、金(Au)、钨(W)，等)、金属合金、碳、导电掺杂半导体或其它导电材料、合金、化合物等。

根据图1的实例，存储器单元105的每个行连接到单个字线110，且存储器单元105的每个列连接到单个数字线115。通过启动一个字线110和一个数字线115(例如，将电压施加到字线110或数字线115)，可存取在其交叉点处的单个存储器单元105。存取存储器单元105可包含读取或写入存储器单元105。字线110与数字线115的交叉点可称为存储器单元的地址。另外或替代地，举例来说，存储器单元105的每个行可配置于存储器单元的一或多个组中。

在一些架构中，单元的逻辑存储装置，例如电容器，可通过选择组件(未展示)与数字线电隔离。字线110可连接到选择组件且可控制选择组件。举例来说，选择组件可为晶体管，且字线110可连接到晶体管的栅极。启动字线110导致在存储器单元105的电容器与其对应数字线115之间产生电连接或闭路。接着可存取数字线以读取或写入存储器单元105。

可通过行解码器120和列解码器130控制存取存储器单元105。举例来说，行解码器120可从存储器控制器140接收行地址，并基于所接收的行地址启动适当字线110。类似地，列解码器130从存储器控制器140接收列地址，并启动适当数字线115。行解码器120和列解码器130可分别接收位于存储器单元的一个特定组内的存储器单元的行地址和列地址。另外或替代地，存储器单元的每个组可与单独的行解码器120和列解码器130电子通信。举例来说，存储器裸片100可包含标记为WL_1到WL_M的多个字线110和标记为DL_1到DL_N的多个数字线115，其中M和N取决于阵列大小。因此，通过启动字线110和数字线115，例如WL_2和DL_3，可存取其交叉点处的存储器单元105。

在存取存储器单元105之后，可即刻通过感测组件125读取或感测所述单元以确定存储器单元105的所存储状态。举例来说，在存取存储器单元105之后，存储器单元105的电容器可放电到其对应数字线115上。对电容器进行放电可起因于向电容器加偏压或施加电压。放电可引起数字线115的电压的变化，感测组件125可比较所述电压与参考电压(未展示)以便确定存储器单元105的所存储状态。举例来说，如果数字线115具有比参考电压更高的电压，则感测组件125可确定存储器单元105中的所存储状态是逻辑1，且反之亦然。感测组件125可包含各种晶体管或放大器，以便检测和放大信号中的差异，这可被称为锁存。接着可通过列解码器130将存储器单元105的所检测逻辑状态作为输出135输出。在一些情况下，感测组件125可为列解码器130或行解码器120的部分。或者，感测组件125可连接到或与列解码器130或行解码器120电子通信。

存储器单元105可通过类似地启动相关字线110与数字线115来加以设定或写入，即逻辑值可存储于存储器单元105中。列解码器130或行解码器120可接受待写入到存储器单元105的数据，例如输入/输出135。可通过跨越电容器施加电压来写入存储器单元105。下文更详细地论述此过程。

存储器控制器140可经由各种组件(例如，行解码器120、列解码器130和感测组件125)控制存储器单元105的操作(例如，读取、写入、重写、刷新、放电，等)。在各种实例中，存储器控制器140可为存储器裸片100的组件或可在存储器裸片100外部。在一些状况下，行解码器120、列解码器130和感测组件125中的一或多个可与存储器控制器140共置。存储器控制器140可产生行和列地址信号，以便启动所需字线110和数字线115。存储器控制器140可经由横越阵列148的至少一个通道启动存储器单元的特定组的所需字线110和数字线115。存储器控制器140还可产生并控制在存储器裸片100的操作期间使用的各种电压或电流。举例来说，其可在存取一或多个存储器单元105之后将放电电压施加到字线110或数字线115。存储器控制器140可通过通道145耦合到存储器单元105。通道145在图1中所说明为与行解码器120和列解码器130的逻辑连接，但所属领域的技术人员将认识到，可使用其它配置。如本文所描述，存储器控制器140可每时脉循环多次与单元105交换数据(例如，依据读取或写入操作)。

存储器裸片100可包含存储器阵列148，所述存储器阵列可上覆于CMOS区域，例如阵列下CMOS(CMOS under array，CuA)150，上。存储器阵列148可包含连接到字线110和数字线115的存储器单元105。CuA 150可下伏于存储器阵列148下且包含支持电路。CuA 150可下伏于行解码器120、感测组件125、列解码器130和/或存储器控制器140下。或者，CuA 150可包含行解码器120、感测组件125、列解码器130和存储器控制器140中的一或多个。支持电路可支持以堆叠配置存在的存储器单元的一或多个额外阵列。在堆叠配置中，CuA 150可促进存取每个阵列中的一或多个存储器单元。举例来说，CuA 150可促进耦合到存储器阵列148的通道的存储器单元、耦合到耦合到存储器阵列148的额外阵列的通道的存储器单元与控制器之间的数据传送。

一般来说，本文中论述的所施加电压或电流的振幅、形状或持续时间可经调整或变化，并可针对操作存储器裸片100的过程中论述的各种操作而不同。此外，可同时存取存储器裸片100内的一个、多个或全部存储器单元105；例如可在重设操作期间同时存取存储器裸片100的多个或全部单元，在所述重设操作中，全部存储器单元105或一群存储器单元105被设定为单个逻辑状态。

图2说明根据本公开的各种实例的支持用于存储器装置的帧协议的装置和方法的装置200的实例。装置200可包含主机装置205和多个存储器装置210。多个存储器装置210可为更精细粒度存储器装置(例如，更精细粒度DRAM或更精细粒度FeRAM)的实例。

主机装置205可为处理器(例如，中央处理单元(CPU)、图形处理单元(GPU))或芯片上系统(SoC)的实例。在一些情况下，主机装置205可为与存储器装置分离的组件，使得主机装置205可与存储器装置分离地制造。在一些情况下，主机装置205可在存储器装置210(例如，手提电脑、服务器、个人计算装置、智能电话、个人计算机)外部。在装置200中，存储器装置210可经配置以存储主机装置205的数据。主机装置205可使用经由信号路径传达的信号与存储器装置210交换信息。在一些情况下，信号路径至少部分地包含插入物(硅或有机物)。

在一些情形中，装置200可使用主机装置205与存储器装置210之间的高速连接更好地执行。由此，一些存储器装置210支持具有每秒好几百万兆字节(TB/s)带宽需要的应用、过程、主机装置或处理器。在可接受能量预算内满足此带宽约束提出了挑战。

存储器装置210可经配置以使得存储器装置210中的存储器单元与主机装置205之间的信号路径尽可能短。举例来说，存储器装置210可为无缓存存储器装置。在另一实例中，耦合存储器装置210与主机装置205的数据通道可经配置以短于先前设计。

在一些情况下，插入物可用以耦合存储器装置210与主机装置205。取决于主机装置205的约束(例如，带宽约束)，可使用各种不同类型的插入物(例如，硅插入物或有机物插入物)。存储器装置210的存储器裸片可经配置以配合多种类型的插入物起作用。由此，存储器装置210的存储器裸片可基于用来耦合主机装置205与存储器装置210的插入物的类型而重新配置。

图3说明根据本公开的各种实例的支持用于存储器装置的帧协议的装置和方法的装置300的实例。存储器装置300包含至少一个存储器裸片305和通信媒体310。在一些情况下，通信媒体310可为衬底和/或插入物的实例。

存储器裸片305可包含可编程以存储不同逻辑状态的多个存储器单元(如图1中所展示并参考图1所描述)。举例来说，每个存储器单元可经编程以存储一或多个逻辑状态(例如，逻辑‘0’、逻辑‘1’、逻辑‘00’、逻辑‘01’、逻辑‘10’、逻辑‘11’)。存储器裸片305的存储器单元可使用多种不同存储技术来存储数据，包含DRAM、FeRAM、相变存储器(PCM)、3DXPoint^TM、存储器、NAND存储器、NOR存储器，或其组合。在一些情况下，单个存储器装置可包含使用第一存储器技术(例如，DRAM)的第一存储器裸片和使用不同于第一存储器技术的第二存储器技术(例如，FeRAM)的第二存储器裸片。

在一些情况下，存储器裸片305可为存储器单元的二维(2D)阵列的实例。在一些情况下，多个存储器裸片305可堆叠在彼此的顶部上以形成三维(3D)阵列。在一些实例中，存储器裸片可包含堆叠在彼此的顶部上的多个存储器单元叠组。相比于2D阵列，此配置可增大可形成于单个裸片或衬底上的存储器单元的数量。这又可以降低生产成本，或者提高存储器阵列的性能，或两者。每一级阵列可经定位以使得每一级中的存储器单元可与彼此大致对准，从而形成存储器单元堆叠。在一些情况下，存储器裸片305可直接堆叠在彼此上。在其它情况下，存储器裸片305中的一或多个可远离存储器裸片的堆叠而定位(例如，定位在不同的存储器堆叠中)。

举例来说，第一存储器装置315可为包含单个存储器裸片305和通信媒体310的单裸片封装的实例。第二存储器装置320可为包含两个存储器裸片305-a:b和通信媒体310的两高装置(two-high device)的实例。第三存储器装置325可为包含四个存储器裸片305-a:d和通信媒体310的四高装置的实例。第四存储器装置330可为包含八个存储器裸片305-a:h和通信媒体310的八高装置的实例。存储器装置300可包含堆叠在共同插入物(例如，共同衬底)的顶部上的任何数量的存储器裸片305。裸片展示为不同阴影以更清楚地表明不同层。在一些情况下，不同层中的存储器裸片可与存储器装置中的邻近裸片类似地配置。

存储器裸片305可包含一或多个通孔(例如，穿硅通孔(TSV))。在一些情况下，一或多个通孔可为耦合控制器与存储器单元的内部信号路径的部分。通孔可用于例如在存储器裸片100堆叠在彼此上时在存储器裸片305之间进行通信。在一些情况下，一些通孔可用以促进存储器装置的控制器与存储器裸片305中的至少一些之间的通信。在一些情况下，单个通孔可与多个存储器裸片305耦合。

通信媒体310可为用以耦合存储器裸片305与主机装置，使得可在存储器裸片305与主机装置之间交换信号的任何结构或媒体。通信媒体310可为用以耦合存储器裸片305与主机装置的衬底、有机衬底、高密度插入物、硅插入物，或其组合。通信媒体310可定位于存储器阵列的上方、下方或侧方。通信媒体310可能并不限于在其它组件下方，而可相对于存储器阵列和/或其它组件处于任何配置。在一些情况下，通信媒体310可称为衬底，然而，此类参考并非限制性的。

通信媒体310可由不同类型的材料形成。在一些情况下，通信媒体310可为一或多个有机衬底的实例。举例来说，通信媒体310可包含与主机装置和存储器裸片305的堆叠中的至少一个(如果不是两者)耦合的封装衬底(例如，有机衬底)。在另一实例中，通信媒体310可包含存储器装置的有机衬底和封装衬底。衬底可为机械地支撑和/或电连接组件的印刷电路板的实例。衬底可使用从层压到非导电材料上和/或层压于非导电材料的层之间的导电材料(例如，铜)的一或多个层蚀刻出的导电轨、衬垫和其它特征。组件可紧固(例如，焊接)到衬底上以电连接并且机械紧固所述组件。在一些情况下，衬底的非导电材料可由多种不同材料形成，包含浸渍有树脂的酚醛纸或酚醛棉纸、浸渍有树脂的玻璃纤维、金属芯板、聚酰亚胺箔、Kapton、UPILEX、聚酰亚胺-含氟聚合物复合箔、Ajinomoto堆积膜(ABF)或其它材料，或其组合。

在一些情况下，通信媒体310可为高密度插入物，例如硅插入物。高密度插入物可经配置以在连接的组件(例如，存储器装置与主机装置)之间提供宽通信单工通道。高密度插入物可包含用于装置之间通信的多个高电阻通道。在一些情况下，所述通道可完全彼此独立。一些通道可为单向的，且一些通道可为双向的。

高密度插入物可通过提供高数量的通道来连接组件而提供宽通信单工通道。在一些情况下，通道可为连接器(例如，铜)的细迹线，由此使得每个个别通道有损。因为每个通道可具有高电阻，因此随着所传送数据的频率增大，传送数据所需的电力与频率成非线性关系增加。给定在高密度插入物的通道上的发射功率量，此类特性可能外加可用来发射数据的实际频率上限。为增大在给定时间量中传送的数据量，高密度插入物可包含非常高数量的通道。由此，存储器装置的总线可比一些DRAM架构(例如DDR4(双数据速率第四代同步动态随机存取存储器)或GDDR5(双数据速率类型五同步图形随机存取存储器))中使用的其它类型的插入物(例如，有机插入物)宽。插入物(不管其为硅还是有机物)可由不同于形成封装的衬底的第二材料的第一材料(例如，硅或有机物)形成。

图4说明根据本公开的各种实例的支持用于存储器装置的帧协议的装置和方法的存储器裸片400的实例。存储器裸片400可为参考图3所描述的存储器裸片305的实例。在一些情况下，存储器裸片400可称为存储器阵列、存储器单元阵列或存储器单元叠组。存储器裸片400的各种组件可经配置以促进主机装置与存储器裸片400相关联于的存储器装置之间的高带宽数据传送。

存储器裸片400可包含存储器单元的多个组405(如由白色框表示)、横越存储器裸片400的存储器单元的多个输入/输出(I/O)通道410(有时称为I/O区或I/O条带)和耦合存储器裸片400与主机装置的多个数据通道415。存储器单元的组405中的每一个包含经配置以存储数据的多个存储器单元。存储器单元可为DRAM存储器单元、FeRAM存储器单元或本文中所描述的其它类型的存储器单元。多个I/O区域410可包含经配置以耦合存储器裸片400的存储器单元与电力和接地的多个电力引脚和接地引脚。

存储器裸片400可划分成与不同数据通道415相关联的单元区420。举例来说，单个数据通道415可经配置以将单个单元区420耦合到主机装置。I/O区域的引脚可经配置以将存储器裸片400的多个单元区420耦合到电力、接地、虚拟接地和/或其它支持组件。

为了在主机装置(未展示)与存储器裸片400之间提供高数据吞吐量(例如，好几TB/s)，与先前解决方案相比，可缩短任何给定存储器单元与主机接口之间的路径长度。另外，缩短任何给定存储器单元与主机接口之间的数据路径还可减少在那个给定存储器单元的存取操作(例如，读取操作或写入操作)期间消耗的功率。可使用不同架构和/或策略来减小数据路径的大小。

在一些实例中，存储器裸片400可分割成多个单元区420。每个单元区420可与数据通道415相关联。说明两种不同类型的单元区420，但整个存储器裸片400可填入有具有任何形状的任何数量的单元区420。单元区420可包含存储器单元的多个组405。单元区420中可存在任何数量的组405。举例来说，存储器裸片400说明包含八个组405的第一单元区420和包含十六个组405-a的第二单元区420-a。然而，单元区中的组的其它数量是可能的(例如，两个、三个、四个、五个、六个、七个、八个、九个、十个、十一个、十二个、十三个、十四个、十五个、十六个、十七个、十八个、十九个、二十个、二十一个、二十二个、二十三个、二十四个、二十五个、二十六个、二十七个、二十八个、二十九个、三十个、三十一个、三十二个等)。可基于主机装置的带宽约束、主机装置或存储器装置的电力约束、数据通道的大小、用来耦合存储器裸片400与主机装置的插入物的类型、与数据通道相关联的数据速率、其它考虑因素或其组合来选择单元区420的大小。在一些情况下，存储器裸片400可经分割而使得每个单元区420大小相同。在其它情况下，存储器裸片400可经分割而使得存储器裸片400具有大小不同的单元区420。

数据通道415(与单元区相关联)可包含用于耦合单元区420的存储器单元与主机装置的引脚。数据通道415的至少一部分可包括插入物的通道。数据通道415可包含指定多少数据引脚425(有时表示为DQ引脚)在数据通道415中的数据宽度。举例来说，数据通道可具有两个数据引脚(例如，X2通道)、四个数据引脚(例如，X4通道)、八个数据引脚(例如，X8通道)、十六个数据引脚(例如，X16通道)等的通道宽度。数据通道还可包含至少一个命令/地址(C/A)引脚430。单元区420中的每个存储器单元可经配置以使用与单元区420相关联的引脚425、430传送数据到主机装置且从主机装置传送数据。数据通道415还可包含时钟引脚(例如，CLK)和/或寄存器时钟引脚(RCLK)。

在一些情况下，I/O区域410可将单元区420中的存储器单元的组405二等分。以此方式，可缩短任何个别存储器单元的数据路径。C/A引脚230可经配置以在存储器裸片400与主机装置之间传达命令帧。

图5说明根据本公开的各种实例的支持用于存储器装置的帧协议的装置和方法的数据通道配置500的实例。举例来说，第一数据通道配置505说明服务于第一单元区515的独立数据通道510。第二数据通道配置520说明数据通道对525，其中用于两个单元区(例如，第二单元区530和第三单元区535)的数据通道共享时钟引脚。

数据通道510说明用于包含八个层的堆叠存储器装置的数据通道，其具有通道宽度四(例如，存在四个数据引脚)。数据通道510中的每行引脚与单独层中的单元区相关联。第一单元区515说明单个层的单元区。由此，第一单元区515与数据通道510的引脚的单个行相关联。数据通道中的引脚的数量可基于存储器装置中的层的数量，因为单个数据通道可经配置以与多个层耦合。在一些情况下，术语数据通道可指与单个层的单个单元区相关联的引脚。在一些情况下，术语数据通道可指与跨越多个层的多个单元区相关联的引脚。在一些实例中，数据通道仅与任一给定层或存储器裸片的单个单元区耦合。对于第二数据通道配置520的数据通道对525也是如此。数据通道对525展示用于跨越存储器装置的多个层的单元区的引脚。尽管所展示的数据通道510和数据通道对525与八个层中的单元区相关联，但任何数量的层是可能的。举例来说，数据通道510和数据通道对525可与存储器装置的一个、两个、三个、四个、五个、六个、七个、八个、九个、十个、十一个、十二个、十三个、十四个、十五个或十六个层中的单元区相关联。

数据通道510包含四个数据引脚(DQ0到DQ4)、时钟引脚(CLK)、寄存器时钟引脚(RCLK)和命令/地址引脚(CA)。在其它情况下，数据通道可具有不同秩数或不同通道宽度。在此类情境中，数据引脚的数量可能不同。举例来说，数据通道510可具有通道宽度八，且可包含八个数据引脚。本公开设想与一区相关联的任何数量的数据引脚。数据通道510可包含任何数量的C/A引脚。举例来说，数据通道510可包含一个、两个、三个或四个C/A引脚。在一些情况下，数据通道510可包含错误校正码(ECC)引脚(未展示)来促进错误检测及校正程序。

数据通道对525类似地体现为数据通道510，例外之处在于与两个不同单元区相关联的两个数据通道经配置以共享时钟引脚。由此，在数据通道对525中，时钟引脚(例如，CLK和RCLK)与存储器装置的相同层的两个单元区耦合，而数据通道对525的其它引脚(例如，DQ引脚、C/A引脚、ECC引脚)与单个层的单个单元区耦合。举例来说，所说明的数据通道对525具有宽度四。由此，四个数据引脚和一个C/A引脚(例如，CH0-Layer0)与第二单元区530耦合，且四个数据引脚和一个C/A引脚(CH8-Layer0)与第三单元区535耦合。

数据通道对525可降低存储器装置的复杂度和存储器装置的功率消耗。举例来说，通过向层中的两个单元区发送单组时钟信号，这可减少存储器装置中的时钟组件的量并由此减少用以驱动时钟信号的电力的量。

图6A说明根据本公开的各种实例的支持用于存储器装置的帧协议的装置和方法的装置600的实例。装置600可为主机装置605使用基于有机物的插入物615与存储器装置610耦合的装置的实例。装置600可为参考图2所描述的装置200的实例。主机装置605可为主机装置205和参考图2到5描述的其它主机装置的实例。存储器装置610可为存储器装置210、300的实例且为参考图2到5描述的存储器装置的部分。基于有机物的插入物615可为参考图3所描述的插入物的实例。存储器装置610可包含一或多个存储器裸片620。存储器裸片620可为如参考图3和4所描述的存储器裸片305、存储器裸片400的实例。在一些情况下，存储器裸片620可称为存储器阵列、存储器单元阵列或存储器单元叠组。

可基于总体装置600的性能约束确定存储器装置610的各种参数和特性。举例来说，如果主机装置605请求以特定带宽(例如，四百万兆字节每秒(TB/s))与存储器装置610交换信息且插入物615是基于有机物的，则可基于这些约束选择存储器装置610的各种特性。基于有机物的插入物615可包含从由碳和氢原子制成的化合物形成的插入物。

基于有机物的插入物615包含耦合存储器装置610与主机装置605的多个通道。此类通道具有特定电阻，且所述电阻可影响其以给定数据速率发射数据所花费的电力量。随着使用插入物615传达的信号的数据速率(例如，频率)增大，发射所需的量也以非线性关系增大。存储器装置610的数据速率可基于用来传达信号的插入物的类型。在一些情况下，存储器装置610的数据速率还可基于主机装置605的性能约束。举例来说，随着主机装置605的性能约束增加，功率消耗的可接受阈值也可能增加。

还可基于插入物的性能约束和/或类型确定存储器装置610的其它特性。举例来说，可确定数据通道的通道宽度。在许多存储器装置中，可通过旧版技术固定数据通道的量(例如，主机装置605与存储器装置610之间的数据通道的数量可为十六个数据通道)。随着通道宽度增加，可增大用来传达有效载荷数据、控制数据和/或时钟信号的引脚数量。在其它实例中，可基于插入物的性能约束和/或类型确定单元区中的组的数量，或换句话说，使用单个数据通道存取的组的数量。在其它实例中，可基于插入物的性能约束和/或类型确定存储器装置中使用的时钟信号的数量。此外，可基于插入物的性能约束和/或类型确定时钟信号的各种特性。举例来说，可基于插入物的性能约束和/或类型确定时钟信号的频率和相位。在其它实例中，可基于插入物的性能约束和/或类型确定ECC引脚的使用。在其它实例中，可视具体情况基于插入物的性能约束和/或类型启动或撤销启动引脚驱动器。在其它实例中，存储器装置是否包含数据通道对可基于插入物的性能约束和/或类型。在其它实例中，可基于插入物的性能约束和/或类型确定用于经由引脚传达的信号的调制方案(例如，NRZ或PAM4)。

在一些实例中，具有基于有机物的插入物615的存储器装置610可经配置以满足主机装置605的固定性能约束(例如，4TB/s)。在此类实例中，存储器装置610可具有数据速率16GB/s，数据通道的通道宽度可为四个数据引脚(例如，X4)与单个C/A引脚(例如，如参考图5所描述的数据通道510)，单元区中的存储器单元的组的数量可为十六，且存储器装置610可包含4相时钟信号。所述4相时钟信号可包含：4GHz且相位零的第一信号、4GHz且相位90度的第二信号、4GHz且相位180度的第三信号，以及4GHz且相位270度的第四信号。在其它实例中，时钟信号的频率和相位可不同。

具有基于有机物的插入物615的存储器装置610的这些各种参数可经配置以满足主机装置605的各种性能约束。由此，随着性能约束改变，存储器装置610的确切配置可改变。

图6B说明根据本公开的各种实例的支持用于可重新配置的存储器架构的装置和方法的装置650的实例。装置650可为主机装置605使用基于有机物的插入物615与存储器装置610耦合的装置的实例。装置650可类似地体现为装置600，只是装置650包含定位于基于有机物的插入物615与主机装置605之间以及基于有机物的插入物615与存储器装置610之间的有机衬底655。

有机衬底655可包含经配置以耦合存储器裸片620的数据引脚与基于有机物的插入物615的引脚的多个金属层。有机衬底655可经配置以允许在存储器装置610与主机装置605耦合之前测试存储器装置610(或以其它方式启动)。有机衬底655还可经配置以允许主机装置605使用IR回焊方法与存储器装置610耦合。在一些情况下，有机衬底655可介于大致200微米厚与大致300微米厚之间。在一些情况下，有机衬底655可为大致60微米厚。

图7说明根据本公开的各种实例的支持用于存储器装置的帧协议的装置和方法的装置700的实例。装置700可为主机装置705使用高密度插入物715(例如，硅插入物或玻璃插入物)与存储器装置710耦合的装置的实例。装置700可为参考图2所描述的装置200的实例。主机装置705可为主机装置205和参考图2到5描述的其它主机装置的实例。存储器装置710可为存储器装置210、300的实例且为参考图2到5描述的存储器装置的部分。高密度插入物715可为参考图3所描述的插入物的实例。存储器装置710可包含一或多个存储器裸片720。存储器裸片720可为如参考图3和4所描述的存储器裸片305、存储器裸片400的实例。在一些情况下，存储器裸片720可称为存储器阵列、存储器单元阵列或存储器单元叠组。

类似于参考图6所描述的存储器装置610，可基于性能约束来确定存储器装置710的各种参数和特性。因为插入物615可由硅制成，因此存储器装置710的特定配置可不同于存储器装置610以实现相同性能约束。

高密度插入物715与基于有机物的插入物615之间的一个差异是高密度插入物715中的通道的电阻高于基于有机物的插入物中的通道。这典型地是由于高密度插入物715的通道小于基于有机物的插入物615的通道。在一些情况下，高密度插入物715的最大实际数据速率(给定功率消耗)可低于基于有机物的插入物615。数据速率的差异还可导致存储器装置710的其它参数不同于存储器装置610。

在一些实例中，具有高密度插入物715的存储器装置710可经配置以满足主机装置705的固定性能约束(例如，4TB/s)。在此类实例中，存储器装置710可具有数据速率8GB/s，数据通道的通道宽度可为八个数据引脚(例如，X8)与至少两个C/A引脚，单元区中的存储器单元的组的数量可为十六，且存储器装置710可包含4相时钟信号。

具有高密度插入物715的存储器装置710的这些各种参数可经配置以满足主机装置705的各种性能约束。由此，随着性能约束改变，存储器装置710的确切配置可改变。

与基于有机物的插入物615相比，高密度插入物715的一个缺点可为高密度插入物715的成本。高密度插入物715在制造时具有较低良率，且因此成本较高。高密度插入物715的一个优点可为高密度插入物的性能可在未来改进。在一些情况下，装置700不包含定位于高密度插入物715与主机装置705之间以及高密度插入物715与存储器装置610之间的有机衬底。然而，在其它情况下，装置700可包含定位于高密度插入物715与主机装置705之间以及高密度插入物715与存储器装置610之间的有机衬底(如有机衬底655)。

图8说明根据本公开的各种实例的支持用于存储器装置的帧协议的装置和方法的方法800的实例。在制造存储器装置时，可能有利的是建置与基于有机物的插入物(例如，基于有机物的插入物615)和高密度插入物(例如，高密度插入物715)两者皆兼容的单个类型的存储器裸片和/或单个存储器堆叠。以此方式，随着技术进步发生且随着存储器需要改变，基于有机物的插入物或高密度插入物可与相同存储器堆叠一起使用。

本文中描述用于可重新配置的存储器裸片(或存储器裸片堆叠)的技术，所述存储器裸片可基于用来耦合存储器裸片与主机装置的插入物的类型而加以配置。可重新配置的存储器裸片可包含用于高密度插入物和基于有机物的插入物两者的特征。可重新配置的存储器裸片的各种组件可基于所使用的插入物的类型而启动/撤销启动。举例来说，如果使用高密度插入物，则数据通道可为八个数据引脚宽。相比之下，如果使用基于有机物的插入物，则数据通道可为四个数据引脚宽。由此，可重新配置的存储器裸片可包含在使用基于有机物的插入物时不在作用中但在使用高密度插入物时在作用中的数据引脚和相关驱动器。

方法800的操作可由装置200或其组件如本文中所描述来实施。在一些情况下，可通过如参考图2所描述的主机装置205的处理组件来执行方法800的操作。在一些情况下，可通过如参考图2所描述的存储器装置210或存储器装置210的处理组件来执行方法800的操作。在一些情况下，可通过制造设施中的控制器来执行方法800的操作。在一些实例中，控制器可执行一组代码以控制装置的功能元件从而执行下文所描述的功能。另外或替代地，控制器可使用专用硬件来执行下文所描述的功能的方面。

在框805处，控制器可识别经配置以耦合存储器装置的存储器单元阵列与主机装置的插入物的类型。在一些情况下，识别发生于存储器裸片或存储器裸片堆叠的制造过程期间。可使用多种不同配置来配置存储器裸片。举例来说，存储器裸片可在数据通道中包含特定数量的引脚、驱动器和/或接收器，其中，在一些配置中，并不使用全部引脚、驱动器和/或接收器。可建置存储器裸片，使得可基于一或多个配置命令配置组件。

在框810处，控制器可基于所识别的插入物的类型来配置存储器装置的至少一个组件，所述组件可基于插入物的类型加以配置。控制器可将一或多个配置命令发射到存储器装置。此类配置命令可包含用以启动/撤销启动一或多个引脚、一或多个引脚驱动器、一或多个引脚接收器或其组合的命令。此类引脚可用作数据引脚、C/A引脚、ECC引脚、CLK引脚或其组合。也可通过配置命令配置驱动器和接收器的各种参数，例如，使用引脚传达的信号的数据速率(例如，频率)、使用引脚传达的信号的相位、经由特定引脚发射的数据的类型，和/或其组合。参考框815、820、825、830描述这些可重新配置的特性的实例。

在一些情况下，控制器可识别将与存储器装置耦合的主机装置的性能约束。配置组件可基于所使用的插入物的性能约束和类型。

在框815处，控制器可基于识别插入物的类型来识别使用插入物传达的信息的数据速率。数据速率还可基于经配置以与存储器装置耦合的主机装置的性能约束。数据速率还可基于与跨越所述类型的插入物传达信号相关联的功率消耗限制。举例来说，高密度插入物(例如，硅插入物)的最大实际数据速率可小于基于有机物的插入物的最大实际数据速率。

在框820处，控制器可基于识别插入物的类型来识别耦合存储器单元阵列的单元区与主机装置的数据通道的通道宽度。通道宽度还可基于经配置以与存储器装置耦合的主机装置的性能约束。控制器可基于通道宽度启动/撤销启动一定数量的引脚、引脚驱动器和/或引脚接收器。在一些配置中，存储器装置可包含一或多个未使用的引脚。控制器还可基于插入物的类型设定那些各种组件的一或多个参数(例如，频率、相位、调制方案)。

在一些情况下，控制器可识别基于每个数据通道的引脚数量的存储器装置的最大通道宽度。通道宽度确定可基于数据通道的最大通道宽度。

在框825处，例如，控制器可指派引脚以传达特定类型的数据。控制器可基于通道宽度和/或插入物的类型来将引脚指派为数据引脚、C/A引脚、CLK引脚、RCLK引脚或ECC引脚。举例来说，如果通道宽度小于数据通道的最大通道宽度，则控制器可将引脚中的一或多个指派为ECC引脚。然而，在通道宽度是最大通道宽度的其它实例中，控制器可致使存储器装置不包含专用ECC引脚。

在框830处，控制器可基于插入物的类型识别一或多个时钟信号特性。控制器还可基于数据速率识别一或多个时钟信号特性，其中数据速率可基于插入物的类型。在一些情况下，存储器装置可具有特定频率(例如，四GHz)的时钟信号。如果数据速率是16GHz，则存储器装置可使用具有不同相位的四个4GHz的信号以得出16GHz时钟。如果数据速率是8GHz，则存储器装置可使用具有不同相位的两个4GHz的信号以得出8GHz时钟。控制器可基于插入物的类型和/或数据速率产生这些时钟信号(并相应地指派引脚)。在一些情况下，时钟信号的相位可为零度、90度、180度和/或270度。在其它情况下，相位可为任何度数值以实现本文中所描述的结果。时钟信号可使用任何频率。由此，可基于时钟频率和总数据速率改变时钟信号的量和时钟信号的相位。

在一些情况下，控制器可基于多个预定配置中的至少一个重新配置存储器装置。在此类实例中，控制器可具有与存储在配置库中的特定插入物类型相关联的一或多个配置。在一些情况下，控制器可动态地个别地配置每个特性和组件而非使用预定配置。

在一些情况下，控制器可将存储器裸片或存储器装置的组件从第一配置(有时为默认配置)修改为第二配置。控制器可识别存储器装置的当前配置(例如，默认配置)。控制器还可确定存储器装置的插入物的类型不同于与第一配置相关联的插入物的类型。控制器还可识别与插入物的所识别类型相关联的第二配置。由此，重新配置命令可包含关于从第一配置转变到第二配置的特定指令。举例来说，控制器可识别第一配置中的一或多个非作用中引脚，且重新配置命令可包含用以启动那些非作用中引脚中的一或多个的指令，或反之亦然。

在一些情况下，控制器可经配置以重新配置存储器装置，甚至在存储器装置已安装且与主机装置耦合之后。技术的进步可改进存储器装置的某些特征的性能和能力。控制器可经配置以在存储器装置在操作中之后重新配置存储器装置的特定组件和参数。举例来说，控制器可将通道宽度从x4调整到x8。

图9说明根据本公开的各种实例的支持用于存储器装置的帧协议的装置和方法的装置900的实例。装置900可为主机装置905使用插入物(不管是基于有机物的还是硅)与存储器装置910耦合的装置的实例。装置900可为参考图2到7描述的装置200、600或700的实例。主机装置905可为主机装置205、605、705和参考图2到7描述的其它主机装置的实例。存储器装置910可为存储器装置210、300、610、710的实例且为参考图2到7描述的存储器装置的部分。

装置900说明存储器装置910相对于主机装置905的定向。在一些情况下，经由存储器装置910的通道(例如，I/O区域915和数据通道920)的布线可能影响主机装置905与存储器装置910之间的最大数据传送速率。举例来说，通道的长度可能影响数据传送速率。存储器装置910相对于主机装置905的一些定向可能影响通道的长度和复杂度。举例来说，在存储器装置910(例如，装置1000)的特定定向中，可能迫使数据通道穿越I/O区域或避开I/O区域。与其它解决方案相比，此类条件可能增大数据通道的长度，可能增大不同通道(例如，I/O区域和数据通道)之间的串扰，可能增大使用数据通道传达信号所需要的电力，可能减小使用数据通道传达的信号的数据速率，或其组合。

装置900包含相对于主机装置905定位和定向使得数据通道不需要穿越I/O区域的存储器装置910。此配置可能降低数据通道的长度，且因此增大信息传送的数据速率(给定特定发射功率)。

I/O区域915可经配置以将多个存储器单元(包含存储器单元的组和单元区)连接到电力和/或接地或虚拟接地。为获得存储器装置910中的各种存储器单元叠组的电力和接地，I/O区域915可包含多个穿硅通孔(TSV)。I/O区域915的TSV可能占用大量裸片空间且可能紧密地封装在I/O区中，由此使得难以引导其它通道(例如，数据通道)穿过I/O区域915。

在一些情况下，存储器装置910的I/O区域915可经配置以在第一方向上远离经配置以紧邻主机装置905定位的存储器装置910的边缘925而延伸。在一些情况下，I/O区域915的第一方向可与存储器装置910的边缘925或主机装置905的边缘或其组合正交。在例如此情况下，存储器装置910的数据通道920也可能在第一方向上延伸且可能将存储器单元耦合到主机装置905，而不穿越I/O区域915。数据通道920可能平行于I/O区域915延伸。在一些实例中，数据通道920可与I/O区域915物理地隔离。

在装置900中，耦合的存储器装置910的数量和那些存储器装置910的裸片大小可基于存储器装置910的存储器大小。在一些实例中，四个存储器装置910可与主机装置905耦合，且存储器装置910可在单个存储器裸片中包含160组存储器单元。存储器装置910可包含堆叠在彼此顶部上的任何数量的存储器裸片。

图10说明根据本公开的各种实例的支持用于存储器装置的帧协议的装置和方法的装置1000的实例。装置1000可为主机装置1005使用插入物(不管是基于有机物的还是硅)与存储器装置1010耦合的装置的实例。装置1000可为参考图2到7描述的装置200、600或700的实例。主机装置1005可为主机装置205、605、705和参考图2到7描述的其它主机装置的实例。存储器装置1010可为存储器装置210、300、610、710的实例且为参考图2到7描述的存储器装置的部分。

装置1000说明存储器装置1010相对于主机装置1005的定向。在存储器装置1010中，I/O区域1015在第二方向上平行于经配置以紧邻主机装置1005的存储器装置的边缘1025延伸。在此类定向中，数据通道1020可穿越I/O区域1015以到达主机装置1005。此类穿越可能在I/O区域1015的引脚与数据通道1020的引脚之间产生串扰。过多的这些穿越可能增大I/O区域所需要的裸片阵列，或可能致使数据通道1020围绕I/O区域1015中的至少一些改线。

在装置1000中，耦合的存储器装置1010的数量和那些存储器装置1010的裸片大小可基于存储器装置1010的存储器大小。在一些实例中，六个存储器装置1010可与主机装置1005耦合，且存储器装置1010可在单个存储器裸片中包含80组存储器单元。装置1000可包含任何数量的存储器装置1010。存储器装置1010可包含堆叠在彼此顶部上的任何数量的存储器裸片。

图11说明根据本公开的各种实例的支持用于可重新配置的存储器架构的装置和方法的方法1100的实例。在制造存储器装置时，可能有利的是建置与基于有机物的插入物(例如，基于有机物的插入物615)和高密度插入物(例如，高密度插入物715)两者皆兼容的单个类型的存储器裸片和/或单个存储器堆叠。以此方式，随着技术进步发生且随着存储器需要改变，基于有机物的插入物或高密度插入物可与相同存储器堆叠一起使用。

存储器装置和主机装置使用的帧的结构可基于所使用的插入物的类型而更改。参考图12到16更详细地论述帧结构和帧协议的方面。在一些情况下，基于有机物的插入物可具有与高密度插入物不同的数据速率。举例来说，基于有机物的插入物可具有16GB/s的数据速率，而高密度插入物可具有8GB/s的数据速率。为满足相同的总体性能约束，高密度插入物可能具有两倍多的数据引脚来以一半数据速率发射两倍多的数据。因为具有高密度插入物的存储器装置经由两个引脚而非一个(相对于基于有机物的插入物)来发射数据，因此存储器装置可能需要相应地更改帧结构。为了与两种类型的插入物皆兼容，帧结构中的一个可为默认帧结构。举例来说，默认帧结构可为对于16GB/s的数据速率具有十八个符号的长度的帧。如果数据速率小于默认速率，则存储器装置可经配置以相应地调整帧结构以满足总体性能约束。

可通过如本文所描述的装置200或其组件来实施方法1100的操作。在一些情况下，可通过如参考图2所描述的主机装置205的处理组件来执行方法800的操作。在一些情况下，可通过如参考图2所描述的存储器装置210或存储器装置210的处理组件来执行方法1100的操作。在一些情况下，可通过制造设施中的控制器来执行方法1100的操作。在一些实例中，控制器可执行一组代码以控制装置的功能元件从而执行下文描述的功能。另外或替代地，控制器可使用专用硬件执行下文描述的功能的方面。

在框1105处，控制器可识别经配置以耦合存储器装置的存储器单元阵列与主机装置的插入物的类型。在一些情况下，识别发生于存储器裸片或存储器裸片堆叠的制造过程期间。可使用多种不同配置建置待配置的存储器裸片。举例来说，存储器裸片可在数据通道中包含一或多个引脚、驱动器和/或接收器，其中，在一些配置中，并不使用全部引脚、驱动器和/或接收器。可建置存储器裸片，使得可基于一或多个配置命令配置组件。

在框1110处，控制器可识别与插入物的类型相关联的数据速率。所识别的数据速率还可基于总体性能约束。

在框1115处，控制器可基于数据速率识别经配置以传达信号的一或多个引脚。为维持总体性能约束，控制器可以一或多个不同方式配置通道。控制器可配置相对较窄的通道以高数据速率传达信息，或控制器可配置相对较宽的通道以较慢数据速率传达信息。在控制器配置第二选项时，为维持个别帧的速度，控制器可对帧进行划分以并行地发射。

在框1120处，控制器可将帧(数据或命令帧)划分成一或多个部分。部分的数量可基于用来传达数据的数据通道的通道宽度。在一些实例中，部分的数量可等于用来传达数据的引脚的数量。在一些实例中，部分的数量可基于性能约束、数据速率和用以传达数据的引脚的数量。

在框1125处，控制器可经由其相应引脚发射帧部分。以此方式，可使用第一引脚发射第一帧部分，同时使用第二引脚发射第二帧部分。

图12说明根据本公开的各种实例的支持用于存储器装置的帧协议的装置和方法的帧结构1200的实例。帧结构1200可配置为用于与存储器装置传达数据且在存储器装置内传达数据的数据发射单元。在一些情况下，帧结构1200可经配置以使主机装置与存储器装置之间的数据传送速率最大化。在一些情况下，帧结构1200可基于存储器装置中使用的插入物的类型来重新配置。

帧结构1200可包括包含多个符号1210的帧1205。符号1210可表示数据的一或多个位1215。在图12的说明性实例中，帧1205使用多符号调制方案(例如，M进制调制方案，其中M>2)来对信号中的数据进行编码。多符号调制方案中的每个符号可表示数据的两个或更多个位。多符号调制方案的实例可包含脉冲幅度调制方案(PAM)、正交振幅调制方案(QAM)、正交相移键控(QPSK)调制方案，或其组合。在一些情况下，用于帧1205的调制方案可为四符号PAM方案(例如，PAM4)的实例。在一些情况下，帧1205可使用二进制符号调制方案(例如，M进制调制方案，其中M＝2)来对信号中的数据进行编码。二进制符号调制方案中的每个符号可表示数据的一或多个位。二进制符号调制方案的实例可包含不归零(NRZ)调制方案。

在一些情况下，由存储器装置用来传达数据的调制方案的类型可基于存储器装置中使用的插入物的类型来加以配置。举例来说，如果存储器装置包含高密度插入物，则存储器装置可使用多符号调制方案(例如，PAM4)。在一些情况下，特定引脚可使用第一类型的调制方案，且其它引脚可使用不同于第一调制方案的第二类型的调制方案。

帧1205还包含指示帧的大小的帧长度1220。帧长度1220可在符号数目或时间长度方面来表达。在说明性实例中，帧长度1220是十八个符号长。帧1205可为任何帧长度1220，但接收组件和发射组件两者通常皆知晓帧长度1220以促进更高效的通信。

在一些情况下，帧长度1220可基于存储器装置的公认标准而为固定的。在一些情况下，帧长度1220可通过主机装置、存储器装置或其组合动态地确定。举例来说，在启动时间周期期间，主机装置可选择帧长度并就帧长度与存储器装置通信，或反之亦然。在一些情况下，帧长度1220可选自一组预定帧长度。举例来说，存储器装置可包含包含循环冗余码(CRC)位的第一预定帧长度和不包含循环冗余码位的第二预定帧长度。在一些特定实例中，帧长度可配置为介于18个符号的长度与14个符号的长度之间。

帧1205还可包含指示符号1210的大小或符号1210的长度的符号长度1225。符号长度可在时钟循环或时间方面来表达。符号长度1225指示发射单个符号所花费的时间长度。符号长度1225可基于主机装置、存储器装置或其组合的时钟频率。

图13说明根据本公开的各种实例的支持用于存储器装置的帧协议的装置和方法的帧结构1300的实例。帧结构1300可为参考图12所描述的帧结构1200的实例。帧结构1300包含第一帧1305和第二帧1310。帧1305、1310可为使用C/A引脚传达的命令帧的实例。其它命令帧、数据帧和/或时钟帧可具有不同帧结构。帧1305、1310的特定实例可为由存储器装置从主机装置接收的帧，其中主机装置将命令发出到存储器装置。

第一帧1305和第二帧1310两者皆可包含命令位1315的区段、组地址位1320的区段和CRC位1325的区段。命令位1315指示与帧相关联的命令。举例来说，命令位可指示帧与写入操作、读取操作、启动操作、预充电操作、刷新操作、模式寄存器操作或其组合相关联。帧的其余部分的结构可基于命令位1315中的命令。举例来说，如果命令位1315指示第一命令，则帧可类似于帧1305而结构化；且如果命令位指示不同于第一命令的第二命令，则帧可类似于帧1310而结构化。组地址位1320可识别与命令位1315中的命令相关联的存储器单元组的地址。CRC位1325可用于冗余译码、错误检测和/或错误校正。

第一帧1305还可包含行地址位1330的区段和保留位1335的区段。行地址位1330可基于命令位1315中的命令类型而包含在帧1305中。行地址位1330的数量可基于命令位1315中的命令和/或不同帧结构而改变。保留位1335为可用于与命令位1315中的命令相关联的多种有效载荷问题的位。保留位1335的数量可基于命令位1315中的命令和/或不同帧结构而改变。

第二帧1310还可包含列地址位1340的区段、保留位1345的区段和自动预充电位1350。列地址位1340可基于命令位1315中的命令类型而包含在帧1310中。列地址位1340的数量可基于命令位1315中的命令和/或不同帧结构而改变。保留位1345可为上文所描述的保留位1335的实例。自动预充电位1350可指示存储器装置在帧1310中指示的操作结束时自动地关断行。

可使用多符号调制方案(例如，PAM4)调制帧1305、1310。由此，帧1305、1310的每个符号表示至少两个位。在说明性实例中，特定位映射到特定符号的最高有效位(MSB)或最低有效位(LSB)。在任何配置中，帧中的信息可映射到符号、MSB和/或LSB。举例来说，在说明性情况下，命令位1315映射到两个位的MSB和LSB。在另一实例中，命令位1315可映射到四个不同符号的MSB(或LSB，视具体情况而定)。在一些情况下，命令位1315可分散在整个帧中，而非分组。所属领域的技术人员将了解可能的帧结构的多种不同映射。

如先前所论述，主机装置和存储器装置可经配置以快速地传送大量数据。举例来说，主机装置可请求存储器装置以或大致以4TB/s传达数据。为促进此类高数据速率，帧1305、1310不包含标头。标头可为向接收器指示有效载荷数据的开始和/或结束的位或符号的任何区段。此类标头为额外负荷，其可能降低主机装置与存储器装置之间的总体数据传送速率。然而，在无标头的情况下，存储器装置和主机装置可能需要不同机制来识别帧何时开始以及帧何时结束。

本文中描述用于识别帧边界且产生帧时钟的训练程序以及识别帧的开始和结束的帧同步程序的技术。在训练程序完成之后，存储器装置可经配置以起始帧同步程序以基于帧时钟而不使用帧内的标头来识别帧的开始。在通电事件之后的启动时间周期期间，所述存储器装置可起始所述训练程序以识别帧边界。一旦帧同步，存储器装置就可经配置以执行帧同步程序，所述帧同步程序在整个作用中会话期间(例如，直到断电事件为止)执行使用所述帧时钟以识别帧的开始。在一些情况下，帧结构可基于用来耦合主机装置与存储器装置的插入物的类型来重新配置。

在一些情况下，前导帧可指示关于多个后续帧的信息或应对多个后续帧采取的动作。在此情况下，前导帧可能不充当指示帧实际上何时开始的标头，可通过帧时钟确定帧的开始。实际上，前导帧可指示帧(不管是命令帧还是数据帧)之间的关系，其使得存储器装置能够执行更复杂的命令和操作。

图14说明根据本公开的各种实例的支持用于存储器装置的帧协议的装置和方法的时间线1400的实例。时间线1400展示可能在存储器装置处发生的事件。时间线1400指示执行训练程序和/或帧同步程序的时序。在作用中会话期间，存储器装置可经配置以基于帧时钟识别帧的开始，而不重新初始化帧训练程序。

时间线1400可包含通电事件1405、启动时间周期1410、作用中会话1415和断电事件1420。在存储器装置断电时，存储器装置可与主机装置传达极少甚至没有信息。由此，那时可能并不需要帧同步。通电事件可为存储器装置开始作用中会话1415的任何事件。通电事件1405可从断开状态转变到作用中状态或从低功率状态转变到作用中状态。作用中会话1415可指存储器装置正服务于主机装置的存储器需要时的时间周期。作用中会话1415可指存储器装置操作而不中断(例如，不以任何方式断电)的连续时间周期。

在开始作用中会话1415之前，存储器装置可能需要初始化一或多个参数以提供主机装置的全部功能性。存储器装置可在启动时间周期1410期间初始化这些参数。在启动时间周期1410期间，存储器装置可起始一或多个程序以使存储器装置具有功能性。举例来说，在启动时间周期1410期间，存储器装置可起始眼同步程序(eye synchronizationprocedure)、帧训练程序、帧同步程序和/或其它程序，或其组合。

在启动时间周期1410期间，存储器装置可接收主机装置的时钟，且可确定符号的上升或下降边缘。一旦存储器装置已识别出从主机装置接收的符号的正确时序，存储器装置就可在启动时间周期1410期间初始化帧训练程序。

图15说明根据本公开的各种实例的用于支持用于存储器装置的帧协议的装置和方法的帧训练程序的结构1500的实例。结构1500展示训练图案1515的两个个例(例如，第一个例1505和第二个例1510)。每一个例1505、1510展示帧训练程序中的步骤。

帧训练程序是存储器装置借以识别正确帧边界的过程。利用帧边界，存储器装置可产生帧时钟，帧时钟用以在整个作用中会话期间识别帧边界(即，帧的开始和停止)。帧时钟可基于系统时钟、符号长度和帧长度。在一些情况下，帧时钟是依赖于系统时钟获得其时序的虚拟时钟。在其它情况下，帧时钟是经初始化以跟踪帧的物理时钟。

训练模式1515包括设定为用以识别帧边界的预定符号值的长训练符号1520。训练模式1515可包括多个训练帧1525，每个训练帧1525包括预定符号值1530的有序集合。符号值的实例可为一组逻辑‘1’继之以一组逻辑‘0’，或反之亦然。训练帧1525的帧长度可等于由主机装置在作用中会话期间发射的帧的帧长度。使用多个训练帧，存储器装置可经配置以确定帧边界1535，且产生用以在作用中会话期间识别帧的开始(或结束，视具体情况而定)的帧时钟。

在启动时间周期期间且作为帧训练程序的部分，主机装置可将训练模式1515发射到存储器装置。存储器装置可确定训练模式何时发射以使得其可准备好初始化帧训练程序。

如第一个例1505中所示，在接收到训练模式1515之后，存储器装置可即刻将训练模式的符号识别为第一帧边界估计1540。使用第一帧边界估计和/或已知帧长度，存储器装置可产生第一帧估计1545。第一帧估计1545包含的训练模式1515的一定数量的符号等于训练帧1525的帧长度。存储器装置可识别第一帧估计1545的符号的有序集合。存储器装置可比较第一帧估计1545的符号的有序集合与预定符号值1530的有序集合。

如果第一帧估计1545的符号的有序集合匹配预定符号值1530的有序集合，则存储器装置可将包括第一帧边界估计1540的符号的上升边缘识别为帧边界。如果所述集合并不匹配，则存储器装置可产生第二帧边界估计1550和第二帧估计1555，如第二个例1510中所示。存储器装置可接着重复比较第二帧估计1555中的符号值集合与预定符号值1530的有序集合的相同过程。此过程可继续，直到发现正确帧边界。

在一些情况下，第一帧边界估计1540与第二帧边界估计1550之间的差可为一个符号。在此类情况下，存储器装置可在确定帧边界不正确之后即刻将边界估计滑动一个符号。在其它情况下，存储器装置可基于预定符号距离(例如，一个、两个、三个、四个、五个、六个符号，等)选择第二帧边界估计1550。在一些情况下，存储器装置可基于第一帧估计1545中发现的符号值的有序集合选择第二帧边界估计。举例来说，如果存储器装置知晓预定符号值集合是111000且第一帧估计1545的符号值集合是001110，则存储器装置可将第一帧估计1545的第三符号识别为第二帧边界估计1550。

一旦存储器装置识别出正确帧边界，存储器装置就可基于帧同步过程产生帧时钟。所述帧时钟可指示作用中会话中的新帧的开始。使用帧时钟，存储器装置和主机装置可能不需要使用标头来指示帧的位置，由此释放更多符号用于实质性数据。在一些情况下，帧边界可与帧中的第一符号(或第一符号周期)的上升边缘对准。由此，帧时钟还可与帧的符号周期的上升边缘对准。

图16说明根据本公开的各种实例的用于支持用于存储器装置的帧协议的装置和方法的帧训练程序的装置1600的实例。装置1600包含主机装置1605和存储器装置1610。装置1600可为参考图2到10描述的装置200、600、700、900或1000或类似所描述装置的实例。

存储器装置1610可包含存储器单元阵列1615和接口1620。接口1620可包括经配置以耦合主机装置1605与存储器单元阵列1615的数据通道1625的特征。存储器单元阵列1615可指存储器单元叠组、存储器单元的单元区、存储器单元组、个别存储器单元或存储器单元的任何其它组合。尽管数据通道1625展示为单个线，但数据通道可包含多个引脚，例如接口1620中所示的引脚。

接口1620说明可与数据通道1625的各种引脚相关联的一些组件。数据通道1625可具有任何通道宽度。本文中说明的数据通道1625具有宽度X4(例如，四个数据引脚)。数据通道包含四个数据(DQ)引脚1630、命令/地址(C/A)引脚1635、时钟(CLK)引脚1640和寄存器时钟(RCLK)引脚1645。

接口1620可包含时钟组件1650，其经配置以使用CLK引脚1640接收主机装置1605的时钟信号且产生用于存储器装置1610中的多相时钟信号。在一些情况下，多相时钟信号可包括分别具有0度相位和180度相位的两个时钟信号或具有0度相位、90度相位、180度相位和270度相位的四个时钟信号。时钟信号的数量、存储器装置的时钟信号的频率、时钟信号的相位可基于主机装置1605的时钟信号的频率、用于与存储器装置1610传送数据的主机装置1605的带宽性能约束、存储器装置1610的数据速率或其组合。时钟组件1650可输出供接口其它组件其它组件使用的时钟信号。

接口1620可包含经配置以执行帧训练程序且产生帧时钟的帧同步器1655。帧同步器1655可根据参考图14和15描述的过程实施帧训练程序。帧同步器1655可与时钟组件1650和C/A引脚1635耦合。帧同步器1655可经配置以执行帧同步程序以基于其在作用中会话期间产生的帧时钟识别帧的开始。在一些实例中，帧同步器还解串行使用C/A引脚1635接收的信号。

帧同步器1655可输出多个信号。举例来说，帧同步器1655可输出命令帧信号1660(有时被解串行)、帧时钟信号1665、帧同步信号1670，或其组合。帧同步信号1670可为指示帧的开始的信号。在一些情况下，帧同步信号1670可为与帧时钟信号1665相同的信号。在其它实例中，帧同步信号1670可为与帧时钟1165不同的信号。

接口1620可包含命令控制器1675。命令控制器1675可与帧同步器1655耦合，使得命令控制器1675接收命令帧信号1660和帧时钟信号1665。命令控制器1675可经配置以对使用C/A引脚1635接收的命令帧进行解码，且基于所述命令帧识别应执行的各种程序。命令控制器1675可将控制信号1680输出到存储器单元阵列1615和/或数据控制器1685。

在一些情况下，命令控制器1675还可充当时延跟踪器。在一些情况下，接收到命令帧与传达与所述命令帧相关联的数据之间可能存在延迟。在一些情况下，此延迟可为预定的。举例来说，在接收到包含读取特定存储器单元的指令的命令帧之后，时延跟踪器可识别在其期间存储器装置1610应使用数据信号1690输出读取数据的帧。在读取操作的实例中，在时延周期期间，存储器装置1610可发出命令以检索来自存储器单元阵列1615的数据。时延跟踪可使用帧时钟信号1665而非一些其它类型的信号或时钟(例如，主机装置1605的系统时钟)来进行。在一些情况下，时延跟踪器可为与命令控制器1675分离的组件。

数据控制器1685可与命令控制器1675和与数据引脚1630中的每一个耦合的串行器/解串行器1695(SerDes)(且在一些情况下与RCLK引脚1645耦合的SerDes 1695)耦合。数据控制器1685可经配置以接收指示存储器装置的操作(例如，读取操作或写入操作)的一或多个命令信号且控制与数据引脚1630相关联的SerDes 1695。举例来说，数据控制器1685可确定待执行读取操作，且可发指令给SerDes 1695以串行化来自存储器单元阵列1615的数据信号1690。在另一实例中，数据控制器1685可确定待执行写入操作，且可发指令给SerDes1695以解串行化来自主机装置1605的数据信号1690。数据控制器1685可至少部分地基于时延信息控制SerDes 1695。举例来说，命令控制器1675或数据控制器1685可延迟将命令发出到数据引脚1630，直到适当帧。数据控制器1685可与帧同步器1655耦合，且可接收帧同步信号1670。在一些情况下，数据控制器1685还可充当串行器/解串行器。

图17展示根据本公开的实例的支持用于存储器装置的帧协议的装置和方法的存储器阵列1705的框图1700。存储器阵列1705可称为电子存储器设备，且可为如本文所描述的控制器140的组件的实例。

存储器阵列1705可包含一或多个存储器单元1710、存储器控制器1715、字线1720、板线1725、参考产生器1730、感测组件1735、数字线1740和锁存器1745。这些组件可与彼此电子通信，且可执行本文中所描述的功能中的一或多个。在一些情况下，存储器控制器1715可包含偏压组件1750、时序组件1755和帧协议管理器1760。在一些情况下，感测组件1735可充当参考产生器1730。在其它情况下参考产生器1730可为任选的。

存储器控制器1715可与可为参考图1所描述的字线110、数字线115和感测组件125的实例的字线1720、数字线1740、感测组件1735和板线1725电子通信。存储器阵列1705还可包含参考产生器1730和锁存器1745。存储器阵列1705的组件可与彼此电子通信，且可执行参考图1到16描述的功能的方面。在一些情况下，参考产生器1730、感测组件1735和锁存器1745可为存储器控制器1715的组件。

在一些实例中，数字线1740与感测组件1735和存储器单元1710(例如，DRAM或FeRAM)的电容器电子通信。存储器单元1710可写入逻辑状态(例如，第一或第二逻辑状态)。字线1720可与存储器控制器1715和存储器单元1710的选择组件电子通信。板线1725可与存储器控制器1715和存储器单元1710的电容器的板电子通信。感测组件1735可与存储器控制器1715、数字线1740、锁存器1745和参考线电子通信。参考产生器1730可与存储器控制器1715电子通信。感测控制线1765可与感测组件1735和存储器控制器1715电子通信。除了上文未列出的组件之外，这些组件还可经由其它组件、连接或总线与在存储器阵列1705内部和外部两者的其它组件电子通信。

存储器控制器1715可经配置以通过将电压施加到字线1720、板线1725或数字线1740来启动那些各种节点。举例来说，偏压组件1750可经配置以施加电压以操作存储器单元1710，从而读取或写入存储器单元1710，如上文所描述。在一些情况下，存储器控制器1715可包含行解码器、列解码器或两者，如本文所描述。此可使得存储器控制器1715能够存取一或多个存储器单元105。偏压组件1750还可将电压提供到参考产生器1730以便产生用于感测组件1735的参考信号。此外，偏压组件1750可提供用于操作感测组件1735的电压。

在一些情况下，存储器控制器1715可使用时序组件1755执行其操作。举例来说，时序组件1755可控制各种字线选择或板偏压的时序，包含用于切换和电压施加以执行本文中所论述的存储器功能(例如读取和写入)的时序。在一些情况下，时序组件1755可控制偏压组件1750的操作。

参考产生器1730可包含用以产生用于感测组件1735的参考信号的各种组件。参考产生器1730可包含经配置以产生参考信号的电路。在一些情况下，可使用其它存储器单元实施参考产生器1730。感测组件1735可比较来自存储器单元1710(经由数字线1740)的信号与来自参考产生器1730的参考信号。在确定逻辑状态之后，感测组件可即刻接着将输出存储在锁存器1745中，其中可根据存储器阵列1705为其一部分的电子装置的操作而使用所述输出。感测组件1735可包含与锁存器和存储器单元电子通信的感测放大器。

帧协议管理器1760可为参考图19所描述的帧协议管理器1960的方面的实例。帧协议管理器1760和/或其各个子组件中的至少一些可以硬件、由处理器执行的软件、固件或其任何组合加以实施。如果以由处理器执行的软件实施，则帧协议管理器1760和/或其各个子组件中的至少一些的功能可由通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或经设计以执行本公开中描述的功能的其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其任何组合来执行。帧协议管理器1760和/或其各个子组件中的至少一些可物理地位于各种位置，包含为分布式的以使得功能的各部分由一或多个物理装置在不同物理位置处实施。在一些实例中，根据本公开的各种实例，帧协议管理器1760和/或其各个子组件中的至少一些可为分离且相异的组件。在其它实例中，根据本公开的各种实例，帧协议管理器1760和/或其各个子组件中的至少一些可与一或多个其它硬件组件组合，包含但不限于I/O组件、收发器、网络服务器、另一计算装置、本公开中描述的一或多个其它组件，或其组合。

帧协议管理器1760可：在启动时间周期期间在存储器装置处从主机装置接收信号；确定所述信号的帧的帧边界，所述帧包含多于一个符号；基于所述帧边界产生与所述信号的帧时序相关联的存储器装置的时钟；以及基于所述时钟在所述存储器装置的作用中会话期间起始帧同步程序。帧协议管理器1760还可：识别经配置以耦合存储器单元阵列与主机装置的插入物的类型；基于所述插入物的类型识别经配置以将命令信号传达到所述存储器单元阵列的第一引脚和第二引脚；将命令帧划分成第一帧部分和第二帧部分；以及使用所述第一引脚发射所述第一帧部分，且跨越所述第二引脚发射所述第二帧部分。

图18展示根据本公开的实例的支持用于存储器装置的帧协议的装置和方法的帧协议管理器1815的框图1800。帧协议管理器1815可为参考图17所描述的帧协议管理器1760的方面的实例。帧协议管理器1815可包含偏压组件1820、时序组件1825、收发器1830、边界管理器1835、帧时钟管理器1840、帧同步管理器1845、插入物管理器1850、通道管理器1855、帧管理器1860、训练管理器1865、动态配置管理器1870、时延跟踪管理器1875、时钟管理器1880和数据速率管理器1885。这些组件中的每一个可直接或间接地彼此(例如，经由一或多个总线)通信。

收发器1830可：在启动时间周期期间在存储器装置处从主机装置接收信号；基于在启动时间周期期间产生的时钟将命令帧发射到存储器装置的存储器单元阵列；以及使用第一引脚发射第一帧部分且跨越第二引脚发射第二帧部分。

边界管理器1835可确定信号的帧的帧边界(所述帧包含多于一个符号)，且确定所述信号内的符号的符号边界，其中确定所述帧边界是基于确定所述符号边界。在一些情况下，帧边界与符号周期的上升边缘对准。

帧时钟管理器1840可基于所述帧边界产生与信号的帧时序相关联的存储器装置的时钟。在一些情况下，在启动时间周期期间产生的时钟不同于主机装置的系统时钟。

帧同步管理器1845可基于所述时钟在存储器装置的作用中会话期间起始帧同步程序。在一些情况下，基于帧同步程序识别在作用中会话期间从主机装置接收的一组帧。在一些情况下，存储器装置的启动时间周期出现于通电事件之后。在一些情况下，存储器装置的作用中会话包含从存储器装置的通电事件到断电事件的时间周期。在一些情况下，帧同步程序包含使用在启动时间周期期间产生的时钟识别一组帧的开始，而不分析包含于所述组帧中的任一个内的信息。

插入物管理器1850可识别经配置以耦合存储器单元阵列与主机装置的插入物的类型。在一些情况下，所识别的插入物的类型是硅插入物。

通道管理器1855可基于插入物的类型识别经配置以将命令信号传达到存储器单元阵列的第一引脚和第二引脚，且基于识别数据速率来识别用来传达命令信息的引脚的数目，其中命令帧基于用来传达命令信息的引脚的数目而划分成数个部分。

帧管理器1860可识别帧的持续时间，其中产生时钟是基于所述持续时间。帧管理器1860可基于命令帧的两个命令符号识别命令帧的结构，其中帧同步程序是基于命令帧的结构。帧管理器1860可接收指示包含在一组后续帧中的信息的至少一部分或与所述组后续帧相关联的动作的前导帧，其中每个帧的开始是基于时钟而确定。在一些情况下，在作用中会话期间从主机装置接收的帧不包含指示帧的有效载荷数据的开始或结束的标头。帧管理器1860可将命令帧划分成第一帧部分和第二帧部分。在一些情况下，第一帧部分的符号数目等于第二帧部分的符号数目。

训练管理器1865可在启动时间周期期间从主机装置接收训练模式，所述训练模式包含各自包含符号值的有序集合的一组训练帧，其中确定帧边界是基于接收所述训练模式。训练管理器1865可识别训练模式的第一符号。训练管理器1865可基于第一符号和帧长度产生第一帧估计。训练管理器1865可比较第一帧估计的符号值的次序与符号值的所述有序集合，其中确定帧边界是基于所述比较。训练管理器1865可确定第一帧估计不匹配符号值的所述有序集合。训练管理器1865可基于确定第一帧估计不匹配符号值的所述有序集合而识别训练模式的第二符号。在一些情况下，第二符号是远离训练模式的第一符号的一定数量的符号。

动态配置管理器1870可从主机装置接收指示训练帧的符号值的有序集合的消息(其中确定帧边界是基于接收所述消息)，且从主机装置接收指示来自包含第一帧长度和第二帧长度的集合的帧长度的消息(其中识别帧长度是基于接收所述消息)。

时延跟踪管理器1875可使用在启动时间周期期间产生的时钟跟踪从主机装置接收到命令帧与接收到与所述命令帧相关联的一或多个数据帧之间的时延。

时钟管理器1880可基于主机装置的系统时钟产生存储器装置的一组时钟信号，其中所述组时钟信号中的每一个具有不同相位。

数据速率管理器1885可识别与插入物的类型相关联的数据速率，其中识别第一引脚和第二引脚是基于识别所述数据速率。

图19展示根据本公开的实例的包含支持用于存储器装置的帧协议的装置和方法的装置1905的系统1900的图。装置1905可为如上文例如参考图1所描述的控制器140的组件的实例或包含所述组件。装置1905可包含用于双向语音和数据通信的组件，包含用于发射和接收通信的组件，包含帧协议管理器1915、存储器单元1920、基本输入/输出系统(BIOS)组件1925、处理器1930、I/O控制器1935和外围组件1940。这些组件可经由一或多个总线(例如，总线1910)电子通信。存储器单元1920可存储信息(即，呈逻辑状态的形式)，如本文所描述。

BIOS组件1925可为包含操作为固件的BIOS的软件组件，其可初始化和运行各种硬件组件。BIOS组件1925还可管理处理器与各种其它组件(例如，外围组件、输入/输出控制组件等)之间的数据流。BIOS组件1925可包含存储在只读存储器(ROM)、闪存存储器或任何其它非易失性存储器中的程序或软件。

处理器1930可包含智能硬件装置(例如，通用处理器、DSP、中央处理单元(CPU)、微控制器、ASIC、FPGA、可编程逻辑装置、离散门或晶体管逻辑组件、离散硬件组件，或其任何组合)。在一些情况下，处理器1930可经配置以使用存储器控制器操作存储器阵列。在其它情况下，存储器控制器可集成到处理器1930中。处理器1930可经配置以执行存储于存储器中的计算机可读指令以执行各种功能(例如，支持用于存储器装置的帧协议的装置和方法的功能或任务)。

I/O控制器1935可管理用于装置1905的输入和输出信号。I/O控制器1935还可管理不集成到装置1905中的外围设备。在一些情况下，I/O控制器1935可表示通往外部外围设备的物理连接或端口。在一些情况下，I/O控制器1935可利用操作系统，例如

MS-

MS-

OS/

或另一已知操作系统。在其它情况下，I/O控制器1935可表示调制解调器、键盘、鼠标、触摸屏或类似装置或与这些装置交互。在一些情况下，I/O控制器1935可实施为处理器的部分。在一些情况下，用户可经由I/O控制器1935或经由受I/O控制器1935控制的硬件组件与装置1905交互。

外围组件1940可包含任何输入或输出装置，或用于此类装置的接口。实例可包含磁盘控制器、声音控制器、图形控制器、以太网控制器、调制解调器、通用串行总线(USB)控制器、串行或并行端口，或外围设备卡槽，例如外围组件互连(PCI)或加速图形端口(AGP)槽。

输入1945可表示装置1905外部的装置或信号，其提供输入到装置1905或其组件。此可包含用户接口或与其它装置的接口或在其它装置之间的接口。在一些情况下，可通过I/O控制器1935管理输入1945，且所述输入可经由外围组件1940与装置1905交互。

输出1950还可表示装置1905外部的装置或信号，其经配置以从装置1905或其组件中的任一个接收输出。输出1950的实例可包含显示器、音频扬声器、印刷装置、另一处理器或印刷电路板等。在一些情况下，输出1950可为经由外围组件1940与装置1905介接的外围元件。在一些情况下，可通过I/O控制器1935管理输出1950。

装置1905的组件可包含经设计以执行其功能的电路。此可包含经配置以执行本文中所描述的功能的各种电路元件，例如，导线、晶体管、电容器、电感器、电阻器、放大器或其它作用中或非作用中元件。装置1905可为计算机、服务器、手提电脑、笔记本电脑、平板计算机、移动电话、可穿戴电子装置、个人电子装置等。或者，装置1905可为此类装置的部分或方面。

图20展示说明根据本公开的实例的用于存储器装置的帧协议的装置和方法的方法2000的流程图。可通过如本文所描述的控制器140或其组件实施方法2000的操作。举例来说，可通过如参考图17到19所描述的帧协议管理器执行方法2000的操作。在一些实例中，控制器140可执行一组代码以控制装置的功能元件执行下文描述的功能。另外或替代地，控制器140可使用专用硬件执行下文描述的功能的方面。

在2005处，控制器140可在启动时间周期期间在存储器装置处从主机装置接收信号。可根据本文所描述的方法执行2005的操作。在某些实例中，可通过如参考图17到19所描述的收发器执行2005的操作的方面。

在2010处，控制器140可确定信号的帧的帧边界，所述帧包括多于一个符号。可根据本文所描述的方法执行2010的操作。在某些实例中，可通过如参考图17到19所描述的边界管理器执行2010的操作的方面。

在2015处，控制器140可至少部分地基于帧边界产生与信号的帧时序相关联的存储器装置的时钟。可根据本文所描述的方法执行2015的操作。在某些实例中，可通过如参考图17到19所描述的帧时钟管理器执行2015的操作的方面。

在2020处，控制器140可至少部分地基于所述时钟在存储器装置的作用中会话期间起始帧同步程序。可根据本文所描述的方法执行2020的操作。在某些实例中，可通过如参考图17到19所描述的帧同步管理器执行2020的操作的方面。

描述用于执行方法2000的设备。所述设备可包含用于执行以下操作的构件：在启动时间周期期间在存储器装置处从主机装置接收信号；确定所述信号的帧的帧边界，所述帧包含多于一个符号；基于所述帧边界产生与所述信号的帧时序相关联的所述存储器装置的时钟；以及基于所述时钟在所述存储器装置的作用中会话期间起始帧同步程序。

在本文中所描述的方法和设备的一些实例中，可基于帧同步程序识别在作用中会话期间从主机装置接收的一组帧。

本文中所描述的方法和设备的一些实例可进一步包含用于在启动时间周期期间从主机装置接收训练模式的操作、特征、构件或指令，所述训练模式包含各自包含符号值的有序集合的一组训练帧，其中确定帧边界可基于接收所述训练模式。

本文中所描述的方法和设备的一些实例可进一步包含用于识别训练模式的第一符号、基于所述第一符号和帧长度产生第一帧估计且比较第一帧估计的符号值的次序与符号值的所述有序集合的操作、特征、构件或指令，其中确定帧边界可基于所述比较。

本文中所描述的方法和设备的一些实例可进一步包含用于确定第一帧估计不匹配符号值的所述有序集合且基于确定所述第一帧估计不匹配符号值的所述有序集合而识别训练模式的第二符号的操作、特征、构件或指令。

在本文中所描述的方法和设备的一些实例中，所述第二符号可为远离训练模式的第一符号的一定数量的符号。本文中所描述的方法和设备的一些实例可进一步包含用于从主机装置接收指示训练帧的符号值的有序集合的消息的操作、特征、构件或指令，其中确定帧边界可基于接收所述消息。

在本文中所描述的方法和设备的一些实例中，帧边界可与符号周期的上升边缘对准。在本文中所描述的方法和设备的一些实例中，在启动时间周期期间产生的时钟可不同于主机装置的系统时钟。

本文中所描述的方法和设备的一些实例可进一步包含用于识别帧的持续时间的操作、特征、构件或指令，其中产生时钟可基于所述持续时间。

本文中所描述的方法和设备的一些实例可进一步包含用于从主机装置接收指示来自包含第一帧长度和第二帧长度的集合的帧长度的消息的操作、特征、构件或指令，其中识别帧长度可基于接收所述消息。

本文中所描述的方法和设备的一些实例可进一步包含用于基于在启动时间周期期间产生的时钟将命令帧发射到存储器装置的存储器单元阵列的操作、特征、构件或指令。

本文中所描述的方法和设备的一些实例可进一步包含用于基于命令帧的两个命令符号识别命令帧的结构的操作、特征、构件或指令，其中帧同步程序可基于命令帧的结构。

本文中所描述的方法和设备的一些实例可进一步包含用于接收指示包含在一组后续帧中的信息的至少一部分或与所述组后续帧相关联的动作的前导帧的操作、特征、构件或指令，其中每个帧的开始可基于时钟而确定。

本文中所描述的方法和设备的一些实例可进一步包含用于使用在启动时间周期期间产生的时钟跟踪从主机装置接收到命令帧与接收到与所述命令帧相关联的一或多个数据帧之间的时延的操作、特征、构件或指令。

本文中所描述的方法和设备的一些实例可进一步包含用于基于主机装置的系统时钟产生存储器装置的一组时钟信号的操作、特征、构件或指令，其中所述组时钟信号中的每一个可具有不同相位。

本文中所描述的方法和设备的一些实例可进一步包含用于确定信号内的符号的符号边界的操作、特征、构件或指令，其中确定帧边界可基于确定符号边界。

在本文中所描述的方法和设备的一些实例中，存储器装置的启动时间周期出现于通电事件之后，且存储器装置的作用中会话包含从存储器装置的通电事件到断电事件的时间周期。

在本文中所描述的方法和设备的一些实例中，在作用中会话期间从主机装置接收的帧可不包含指示帧的有效载荷数据的开始或结束的标头。

在本文中所描述的方法和设备的一些实例中，帧同步程序包含使用在启动时间周期期间产生的时钟识别一组帧的开始，而不分析包含于所述组帧中的任一个内的信息。

图21展示说明根据本公开的实例的用于存储器装置的帧协议的装置和方法的方法2100的流程图。可通过如本文中所描述的控制器140或其组件来实施方法2100的操作。举例来说，可通过如参考图17到19所描述的帧协议管理器执行方法2100的操作。在一些实例中，控制器140可执行一组代码以控制装置的功能元件执行下文描述的功能。另外或替代地，控制器140可使用专用硬件执行下文描述的功能的方面。

在2105处，控制器140可识别经配置以耦合存储器单元阵列与主机装置的插入物的类型。可根据本文所描述的方法执行2105的操作。在某些实例中，可通过如参考图17到19所描述的插入物管理器执行2105的操作的方面。

在2110处，控制器140可至少部分地基于插入物的类型识别经配置以将命令信号传达到存储器单元阵列的第一引脚和第二引脚。可根据本文所描述的方法执行2110的操作。在某些实例中，可通过如参考图17到19所描述的通道管理器执行2110的操作的方面。

在2115处，控制器140可将命令帧划分成第一帧部分和第二帧部分。可根据本文所描述的方法执行2115的操作。在某些实例中，可通过如参考图17到19所描述的帧管理器执行2115的操作的方面。

在2120处，控制器140可使用第一引脚发射第一帧部分且跨越第二引脚发射第二帧部分。可根据本文所描述的方法执行2120的操作。在某些实例中，可通过如参考图17到19所描述的收发器执行2120的操作的方面。

在一些情况下，所述方法还可包含识别经配置以耦合存储器单元阵列与主机装置的插入物的类型。在一些情况下，所述方法还可包含至少部分地基于插入物的类型识别经配置以将命令信号传达到存储器单元阵列的第一引脚和第二引脚。在一些情况下，所述方法还可包含将命令帧划分成第一帧部分和第二帧部分。

在一些情况下，所述方法还可包含使用第一引脚发射第一帧部分且跨越第二引脚发射第二帧部分。在一些情况下，所识别的插入物的类型是硅插入物。在一些情况下，所述方法还可包含识别与插入物的类型相关联的数据速率，其中识别第一引脚和第二引脚至少部分地基于识别所述数据速率。

在一些情况下，所述方法还可包含至少部分地基于识别所述数据速率识别用来传达命令信息的引脚的数目，其中命令帧至少部分地基于用来传达命令信息的引脚的数目而划分成数个部分。在一些情况下，第一帧部分的符号数目等于第二帧部分的符号数目。

描述用于执行方法2100的设备。所述设备可包含用于执行以下操作的构件：识别经配置以耦合存储器单元阵列与主机装置的插入物的类型；基于所述插入物的所述类型识别经配置以将命令信号传达到所述存储器单元阵列的第一引脚和第二引脚；将命令帧划分成第一帧部分和第二帧部分；以及使用所述第一引脚发射所述第一帧部分，且跨越所述第二引脚发射所述第二帧部分。

在本文中所描述的方法和设备的一些实例中，所识别的插入物的类型可为硅插入物。本文中所描述的方法和设备的一些实例可进一步包含用于识别与插入物的类型相关联的数据速率的操作、特征、构件或指令，其中识别第一引脚和第二引脚可基于识别所述数据速率。

本文中所描述的方法和设备的一些实例可进一步包含用于基于识别所述数据速率识别用来传达命令信息的一或多个引脚的操作、特征、构件或指令，其中命令帧可基于用来传达命令信息的引脚的数量而划分成一或多个部分。

在本文中所描述的方法和设备的一些实例中，第一帧部分的符号数量可等于第二帧部分的符号数量。

应注意，上文所描述的方法描述可能的实施方案，且操作和步骤可经重新布置或以其它方式修改，且其它实施方案是可能的。此外，可组合来自所述方法中的两者或更多者的实例。

可使用多种不同技术和技艺中的任一者来表示本文中所描述的信息和信号。举例来说，可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个上文描述中可能参考的数据、指令、命令、信息、信号、位、符号和码片。一些图式可将信号说明为单个信号；然而，所属领域的一般技术人员将理解，所述信号可表示信号总线，其中总线可具有多种位宽度。

如本文中所使用，术语“虚拟接地”是指电路的节点保持在近似为零伏特(0V)的电压下但不直接与地面连接。因此，虚拟接地的电压可在时间上为波动的且在稳定状态下返回到大致0V。可使用例如由运算放大器和电阻器组成的分压器的各种电子电路元件实施虚拟接地。其它实施方案也是可能的。“虚拟接地”或“虚拟地接地”意味着连接到大致0V。

术语“电子通信”和“耦合”是指支持组件之间的电子流的组件之间的关系。此可包含组件之间的直接连接或可包含中间组件。彼此电子通信或耦合的组件可主动地交换电子或信号(例如，在通电电路中)或可不主动地交换电子或信号(例如，在断电电路中)，但可配置且可操作以在电路通电后即刻交换电子或信号。作为实例，经由开关(例如，晶体管)物理连接的两个组件电子通信，或可耦合而不管开关的状态(即，断开或闭合)。

本文中所使用的术语“层”是指几何结构的分层或薄片。每一层可具有三个维度(例如，高度、宽度和深度)，且可覆盖表面中的一些或全部。举例来说，层可为三维结构，其中两个维度大于第三维度，例如薄膜。层可包含不同元件、组件和/或材料。在一些情况下，单层可由两个或更多个子层构成。在附图中的一些中，出于说明的目的而描绘三维层的两个维度。然而，所属领域的技术人员将认识到，层在性质上为三维的。

如本文中所使用，术语“电极”可指电导体，且在一些情况下，可用作到存储器单元或存储器阵列的其它组件的电接点。电极可包含迹线、导线、导电线、导电层等，其提供存储器阵列的元件或组件之间的导电路径。

术语“隔离”是指其中电子当前不能够在组件之间流动的所述组件之间的关系；如果组件之间存在断路，则所述组件彼此隔离。举例来说，通过开关物理连接的两个组件可在开关断开时彼此隔离。

本文中所论述的包含存储器阵列的装置可形成于半导体衬底上，例如硅、锗、硅锗合金、砷化镓、氮化镓等。在一些情况下，衬底是半导体晶片。在其它状况下，衬底可为绝缘体上硅(silicon-on-insulator，SOI)衬底，例如玻璃上硅(silicon-on-glass，SOG)或蓝宝石上硅(silicon-on-sapphire，SOP)，或另一衬底上的半导体材料的外延层。可通过使用包含但不限于磷、硼或砷的各种化学物质的掺杂来控制衬底或衬底的子区的导电性。可在衬底的初始形成或生长期间，通过离子植入或通过任何其它掺杂方法执行掺杂。

本文中所论述的晶体管可表示场效应晶体管(FET)，且包括包含源极、漏极和栅极的三端子装置。所述端子可通过例如金属的导电材料连接到其它电子元件。源极和漏极可为导电的，且可包括经重掺杂(例如，简并)半导体区。源极与漏极可通过经轻掺杂半导体区或通道分隔开。如果通道是n型(即，大部分载体为电子)，则FET可称为n型FET。如果通道是p型(即，大部分载体为电洞)，则FET可称为p型FET。通道可由绝缘栅极氧化物封端。可通过将电压施加到栅极来控制通道导电性。举例来说，将正电压或负电压分别施加到n型FET或p型FET可导致通道变得导电。当大于或等于晶体管的阈值电压的电压被施加到晶体管栅极时，晶体管可“接通”或“启动”。当小于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可“断开”或“撤销启动”。

本文结合附图阐述的实施方式描述实例配置，且并不表示可实施或在权利要求书的范围内的所有实例。本文中所使用的术语“示范性”是指“充当实例、例子或说明”，且不“优选于”或“优于”其它实例。出于提供对所描述的技术的理解的目的，具体实施方式包含特定细节。然而，可在没有这些特定细节的情况下实践这些技术。在一些例子中，以框图的形式展示众所周知的结构和装置以便避免混淆所描述的实例的概念。

在附图中，类似组件或特征可具有相同的参考标记。此外，通过遵循虚线和第二标记的参考标记可以区分相同类型的各种组件，这些虚线和第二标记在相似组件当中予以区分。如果说明书中只使用第一参考标记，那么描述适用于具有相同第一参考标记的类似组件中的任一者，而与第二参考标记无关。

可使用多种不同技术和技艺中的任一者来表示本文中所描述的信息和信号。举例来说，可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个上文描述中可能参考的数据、指令、命令、信息、信号、位、符号和码片。

结合本文中的揭示内容所描述的各种说明性块、组件和模块可使用通用处理器、DSP、ASIC、FPGA或经设计以执行本文中所描述的功能的其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其任何组合来实施或执行。通用处理器可以是微处理器，但在替代方案中，处理器可以是任何常规处理器、控制器、微控制器或状态机。处理器也可实施为计算装置的组合(例如，数字信号处理器(DSP)和微处理器的组合、多个微处理器、与DSP核心结合的一或多个微处理器，或任何其它此类配置)。

本文中所描述的功能可以硬件、由处理器执行的软件、固件或其任何组合来实施。如果以由处理器执行的软体实施，则可将功能作为一或多个指令或代码存储于计算机可读媒体上或通过计算机可读媒体发射。其它实例和实施方案在本公开和所附权利要求书的范围内。举例来说，由于软件的性质，上文所描述的功能可使用由处理器、硬件、固件、硬连线或这些中的任何者的组合执行的软件实施。实施功能的特征也可物理上位于各个位置处，包含经分布以使得功能的各部分在不同物理位置处实施。而且，如本文中所使用，包含在权利要求书中，项目的列表(例如，以例如“中的至少一者”或“中的一或多者”的短语开始的项目的列表)中所使用的“或”指示包含性列表，使得(例如)A、B或C中的至少一者的列表意指A或B或C或AB或AC或BC或ABC(即，A和B和C)。而且，如本文中所使用，短语“基于”不应被理解为提及一组封闭条件。举例来说，在不脱离本公开的范围的情况下，描述为“基于条件A”的示范性步骤可基于条件A和条件B两者。换句话说，如本文中所使用，短语“基于”应同样地解释为短语“至少部分地基于”。

计算机可读媒体包含非暂时性计算机存储媒体以及通信媒体两者，包含促进将计算机程序从一处传递到另一处的任何媒体。非暂时性存储媒体可为可由通用或专用计算机存取的任何可用媒体。借助于实例而非限制，非暂时性计算机可读媒体可包括RAM、ROM、电可擦除可编程只读存储器(EEPROM)、光盘(CD)ROM或其它光盘存储装置、磁盘存储装置或其它磁性存储装置，或可用以携载或存储呈指令或数据结构形式的所要程序代码装置且可由通用或专用计算机或通用或专用处理器存取的任何其它非暂时性媒体。而且，可适当地将任何连接称作计算机可读媒体。举例来说，如果使用同轴电缆、光纤电缆、双绞线、数字订户线(DSL)或例如红外线、无线电和微波的无线技术从网站、服务器或其它远程源传输软件，则所述同轴电缆、光纤电缆、双绞线、数字订户线(DSL)或例如红外线、无线电和微波的无线技术包含在媒体的定义中。如本文中所使用，磁盘和光盘包含CD、激光光盘、光学光盘、数字多功能光盘(DVD)、软性磁盘和蓝光光盘，其中磁盘通常以磁性方式再现数据，而光盘用激光以光学方式再现数据。以上各者的组合也包含在计算机可读媒体的范围内。

本文的描述经提供以使所属领域的技术人员能够进行或使用本公开。所属领域的技术人员将易于显而易见对本公开的各种修改，且本文中所定义的一般原理可应用于其它变化形式而不脱离本公开的范围。因此，本公开不限于本文所述的实例和设计，而是被赋予与本文所揭示的原理和新颖特征一致的最宽范围。

Claims (38)

1.一种用于存储器装置的帧协议的方法，其包括：

在启动时间周期期间在所述存储器装置处从主机装置接收信号；

确定所述信号的帧的帧边界，所述帧包括多于一个符号；

至少部分地基于所述帧边界产生与所述信号的帧时序相关联的所述存储器装置的时钟；以及

至少部分地基于所述时钟在所述存储器装置的作用中会话期间起始帧同步程序。

2.根据权利要求1所述的方法，其中在所述作用中会话期间从所述主机装置接收的多个帧至少部分地基于所述帧同步程序加以识别。

3.根据权利要求1所述的方法，其进一步包括：

在所述启动时间周期期间从所述主机装置接收训练模式，所述训练模式包括各自包括符号值的有序集合的一组训练帧，其中确定所述帧边界是至少部分地基于接收所述训练模式。

4.根据权利要求3所述的方法，其进一步包括：

识别所述训练模式的第一符号；

至少部分地基于所述第一符号和帧长度产生第一帧估计；以及

比较所述第一帧估计的符号值的次序与符号值的所述有序集合，其中确定所述帧边界是至少部分地基于所述比较。

5.根据权利要求4所述的方法，其进一步包括：

确定所述第一帧估计不匹配符号值的所述有序集合；以及

至少部分地基于确定所述第一帧估计不匹配符号值的所述有序集合而识别所述训练模式的第二符号。

6.根据权利要求3所述的方法，其进一步包括：

从所述主机装置接收指示训练帧的符号值的所述有序集合的消息，其中确定所述帧边界是至少部分地基于接收所述消息。

7.根据权利要求1所述的方法，其中在所述启动时间周期期间产生的所述时钟不同于所述主机装置的系统时钟。

8.根据权利要求1所述的方法，其进一步包括：

从所述主机装置接收指示来自包括第一帧长度和第二帧长度的集合的帧长度的消息。

9.根据权利要求1所述的方法，其进一步包括：

至少部分地基于命令帧的两个命令符号识别所述命令帧的结构，其中所述帧同步程序是至少部分地基于所述命令帧的所述结构。

10.根据权利要求1所述的方法，其进一步包括：

接收指示包含在多个后续帧中的信息的至少一部分或与所述多个后续帧相关联的动作的前导帧，其中每个帧的开始是至少部分地基于所述时钟而确定。

11.根据权利要求1所述的方法，其进一步包括：

使用在所述启动时间周期期间产生的所述时钟跟踪从所述主机装置接收到命令帧与接收到与所述命令帧相关联的一或多个数据帧之间的时延。

12.根据权利要求1所述的方法，其中在所述作用中会话期间从所述主机装置接收的帧不包含指示所述帧的有效载荷数据的开始或结束的标头。

13.一种电子存储器设备，其包括：

存储器单元阵列；

经配置以耦合所述存储器单元阵列与主机装置的接口，所述接口包括一个控制引脚和多个数据引脚；以及

与所述接口的所述控制引脚耦合的帧同步器，所述帧同步器经配置以基于使用所述控制引脚接收的信号产生帧时钟。

14.根据权利要求13所述的电子存储器设备，其中所述帧同步器进一步经配置以至少部分地基于所述帧时钟识别帧的开始。

15.根据权利要求13所述的电子存储器设备，其进一步包括：

与所述帧同步器和所述存储器单元阵列耦合的命令控制器，所述命令控制器经配置以至少部分地基于所述帧时钟识别使用所述控制引脚接收的命令帧。

16.根据权利要求13所述的电子存储器设备，其进一步包括：

与所述帧同步器和所述存储器单元阵列耦合的时延跟踪器，所述时延跟踪器经配置以至少部分地基于命令帧的接收时间和时延持续时间确定使用所述多个数据引脚传达的数据信号的预期时间，其中所述预期时间是使用所述帧时钟确定。

17.根据权利要求13所述的电子存储器设备，其进一步包括：

与命令控制器、所述帧同步器和所述接口的每个数据引脚耦合的数据控制器，其中所述数据控制器经配置以至少部分地基于所述帧时钟控制与每个数据引脚相关联的解串行器。

18.根据权利要求13所述的电子存储器设备，其中所述帧同步器经配置以解串行化使用所述控制引脚接收的所述信号。

19.一种用于存储器装置的帧协议的方法，其包括：

识别经配置以耦合存储器单元阵列与主机装置的插入物的类型；

至少部分地基于所述插入物的所述类型识别经配置以将命令信号传达到所述存储器单元阵列的第一引脚和第二引脚；

将命令帧划分成第一帧部分和第二帧部分；以及

使用所述第一引脚发射所述第一帧部分，且跨越所述第二引脚发射所述第二帧部分。

20.根据权利要求19所述的方法，其中所识别的所述插入物的所述类型是硅插入物。

21.根据权利要求19所述的方法，其进一步包括：

识别与所述插入物的所述类型相关联的数据速率，其中识别所述第一引脚和所述第二引脚是至少部分地基于识别所述数据速率。

22.根据权利要求21所述的方法，其进一步包括：

至少部分地基于识别所述数据速率识别用来传达命令信息的一或多个引脚，其中所述命令帧至少部分地基于用来传达命令信息的引脚的数量而划分成一或多个部分。

23.一种用于存储器装置的帧协议的设备，其包括：

用于在启动时间周期期间在所述存储器装置处从主机装置接收信号的构件；

用于确定所述信号的帧的帧边界的构件，所述帧包括多于一个符号；

用于至少部分地基于所述帧边界产生与所述信号的帧时序相关联的所述存储器装置的时钟的构件；以及

用于至少部分地基于所述时钟在所述存储器装置的作用中会话期间起始帧同步程序的构件。

24.根据权利要求23所述的设备，其中在所述作用中会话期间从所述主机装置接收的多个帧至少部分地基于所述帧同步程序加以识别。

25.根据权利要求23所述的设备，其进一步包括：

用于在所述启动时间周期期间从所述主机装置接收训练模式的构件，所述训练模式包括各自包括符号值的有序集合的一组训练帧，其中确定所述帧边界是至少部分地基于接收所述训练模式。

26.根据权利要求25所述的设备，其进一步包括：

用于识别所述训练模式的第一符号的构件；

用于至少部分地基于所述第一符号和帧长度产生第一帧估计的构件；以及

用于比较所述第一帧估计的符号值的次序与符号值的所述有序集合的构件，其中确定所述帧边界是至少部分地基于所述比较。

27.根据权利要求26所述的设备，其进一步包括：

用于确定所述第一帧估计不匹配符号值的所述有序集合的构件；以及

用于至少部分地基于确定所述第一帧估计不匹配符号值的所述有序集合而识别所述训练模式的第二符号的构件。

28.根据权利要求25所述的设备，其进一步包括：

用于从所述主机装置接收指示训练帧的符号值的所述有序集合的消息的构件，其中确定所述帧边界是至少部分地基于接收所述消息。

29.根据权利要求23所述的设备，其中在所述启动时间周期期间产生的所述时钟不同于所述主机装置的系统时钟。

30.根据权利要求23所述的设备，其进一步包括：

用于从所述主机装置接收指示来自包括第一帧长度和第二帧长度的集合的帧长度的消息的构件。

31.根据权利要求23所述的设备，其进一步包括：

用于至少部分地基于命令帧的两个命令符号识别所述命令帧的结构的构件，其中所述帧同步程序是至少部分地基于所述命令帧的所述结构。

32.根据权利要求23所述的设备，其进一步包括：

用于接收指示包含在多个后续帧中的信息的至少一部分或与所述多个后续帧相关联的动作的前导帧的构件，其中每个帧的开始是至少部分地基于所述时钟而确定。

33.根据权利要求23所述的设备，其进一步包括：

用于使用在所述启动时间周期期间产生的所述时钟跟踪从所述主机装置接收到命令帧与接收到与所述命令帧相关联的一或多个数据帧之间的时延的构件。

34.根据权利要求23所述的设备，其中在所述作用中会话期间从所述主机装置接收的帧不包含指示所述帧的有效载荷数据的开始或结束的标头。

35.一种用于存储器装置的帧协议的设备，其包括：

用于识别经配置以耦合存储器单元阵列与主机装置的插入物的类型的构件；

用于至少部分地基于所述插入物的所述类型识别经配置以将命令信号传达到所述存储器单元阵列的第一引脚和第二引脚的构件；

用于将命令帧划分成第一帧部分和第二帧部分的构件；以及

用于使用所述第一引脚发射所述第一帧部分且跨越所述第二引脚发射所述第二帧部分的构件。

36.根据权利要求35所述的设备，其中所识别的所述插入物的所述类型是硅插入物。

37.根据权利要求35所述的设备，其进一步包括：

用于识别与所述插入物的所述类型相关联的数据速率的构件，其中识别所述第一引脚和所述第二引脚是至少部分地基于识别所述数据速率。

38.根据权利要求37所述的设备，其进一步包括：

用于至少部分地基于识别所述数据速率识别用来传达命令信息的一或多个引脚的构件，其中所述命令帧至少部分地基于用来传达命令信息的引脚的数量而划分成一或多个部分。

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