CN1610004A - 时钟信号同步装置及时钟信号同步方法 - Google Patents

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Abstract

本发明涉及时钟信号同步方法及同步装置。该装置包括：延迟装置，其具有可由一控制装置来变化性地控制的一延迟时间，而一时钟信号、或自其所获得的一信号，乃被输入至该延迟装置之中而由该可变化控制的延迟时间来指定，而且被输出以作为一延迟时钟信号；以及一相位比较器，用以将该时钟信号的相位、或自其所获得之该信号的相位，与该延迟时钟信号的相位、或是自其所获得之一信号的相位作比较。装置乃被设制，以便决定该延迟装置所输出之该延迟时钟信号、或是自其所获得之该信号的一时钟缘是否落在该时钟信号、或自其所获得之该信号的一相对时钟缘之前或之后的一预先决定时间帧的范围之内。

Description

时钟信号同步装置及时钟信号同步方法
技术领域
本发明系相关于一种时钟信号同步装置，特别是用于将在一存储芯片中内部使用的一时钟信号与外部输入进入该存储芯片的一时钟信号进行同步化，以及相关于亦时钟信号同步化方法。
背景技术
藉由半导体装置，特别是藉由存储装置，例如，DRAMs(DRAM＝dynamic random access memory(动态随机存取存储器)或dynamicread-write memory(动态读写存储器))，以，例如，CMOS技术为基础，所谓的时钟信号系被用于有关于时间而分别地协调数据之处理、或前进(advancing)。
在已知半导体装置的例子中，一般而言，系会使用施加于一个别线路处的一个别时钟信号(亦即，一所谓的“单端(single-ended)”时钟信号)。
接着，该数据系可以，例如，在该个别时钟信号的上升时钟缘(或是，二者择一地，例如，在该个别时钟信号的下降时钟缘)处加以前进。
再者，所谓的DDR装置，特别是DDR-DRAMs(DDR-DRAM＝DoubleData Rate-DRAM(双倍数据传输率DRAM)、或是DRAM with doubledata rate(具有双倍数据传输率的DRAM)，分别地)，系已于已知技术中为已知。
在DDR装置的例子中，取代施加于一个别线路处的一个别时钟装置(“单端时钟信号”)，系使用被施加于两个分开之线路上的两个差分、相对反相的时钟信号。
每当，例如，该两个时钟信号的该第一时钟信号系自一状态“逻辑高”(例如，一高电压电平)改变至一状态“逻辑低”(例如，一低电压电平)时，该第二时钟信号系会实质上同时地将其状态自“逻辑低”改变至“逻辑高”(例如，自一低的改变至一高的电压电平)。
反之亦然，每当该两个时钟信号的该第一时钟信号系自一状态“逻辑低”(例如，一低电压电平)改变至一状态“逻辑高”(例如，一高电压电平)时，该第二时钟信号系会(再次实质上同时地)将其状态自“逻辑高”改变至“逻辑低”(例如，自一高的改变至一低的电压电平)。
在DDR装置中，一般而言，该数据系会同时于该第一时钟信号之该上升缘以及在该第一时钟信号的该上升缘处(或是同时在该第一时钟信号之该下降缘以及在该第一时钟信号的该下降缘处)加以前进。
因此，在一DDR装置中之该数据的前进系较具有一个别、或“单端”时钟信号之相对应、已知的装置分别地执行的更频繁、或是更快速(特别地是，分别地为两位的频繁、或是两倍的快速)，亦即，该数据率系较相对应、已知的装置为高，特别是两倍一样的高。
于该装置中，用于有关于时间而分别地协调该数据之处理、或前进之，内部地，使用之该时钟信号(分别地为“DSQ”信号、或“数据选通(data strobe)”信号)(或是，当使用差分、相对反相的时钟信号时，该内部时钟信号DQS，以及相对反相于该时钟信号DQS的该时钟信号BDQS)系必须与外部输入进入该装置中的一时钟信号(分别地为“CLK”信号、或“clock”信号)同步(、或是分别地与外部输入进入该装置中的所述差分时钟信号CLK、BCLK同步)。
该(等)外部时钟信号CLK，BCLK系藉由连接至该装置之一适当时钟信号产生器而加以产生。
而为了分别地将该内部产生之时钟信号DQS、或是所述内部产生之时钟信号DQS，BDQS，与该(等)外部时钟信号CLK，BCLK进行同步，一时钟信号同步装置，例如，一DLL电路(DLL＝Delay Locked-Loop，延迟锁相回路)系会加以使用，而如此的一电路系，举例而言，自EP 964517而为已知。
一时钟信号同步装置系可以，举例而言，包括一第一延迟装置，而其系输入有该(等)外部时钟信号CLK，BCLK，并且，其系藉由可由该控制信号调整之一可变控制时间tvar而指示该(等)输入外部时钟信号CLJ，BCLK，以作为一相位比较器所输出之一控制信号的一函数。
该第一延迟装置所输出的该(等)信号系可以，内部地，被使用在该装置之中，以用于有关于时间地分别协调该数据的该处理、或前进(亦即，分别地作为，内部的，时钟信号DQS、或BDQS)。
该第一延迟装置所输出的该DQS信号系被供应至，藉由大略相对应于接收器(“接收器延迟”)、分别之数据路径(“数据路径延迟”)、以及离线驱动调整(Off-Chip Driver)(“OCD延迟”)所造成之所述信号延迟的总和之一，固定的，延迟时间tvar，而指示该输入信号DQS的一第二延迟装置。
而该第二延迟装置所输出的该信号(分别地为FB信号、或“反馈信号”)系被供应至上述的相位比较器，在那里，该FB信号的定相(phasing)系会与亦已经输入进入该相位比较器之该CLK信号之定相进行比较，而取决于该FB信号之该相位是否赶在该CLK信号之相位之前、或是落于其之后，该相位比较器系会输出，作为用于该上述第一延迟装置之一控制信号的，一增量信号(INC信号)、或是一减量信号(DEC信号)，而其则会造成该第一延迟装置所影响之该CLK信号的该延迟tvar，在一INC信号的例子中，被增加，或是在一DEC信号的例子中，被减少，因此，该CLK信号以及该FB信号系最终会被同步化，亦即，该时钟信号同步装置系为“锁相的(locked)”。
在该时钟信号同步装置之该锁相状态中，一滤波装置，连接于该比较器以及该第一延迟装置之间，系可以被活化，而其系仅有当一个以及相同的信号系为了一特别数量之连续时钟，例如，所述时钟信号CLK，BCLK所定义者(例如，16个连续时钟)，而藉由该相位比较器加以输出时(例如，为了16个连续时钟输出一INC信号、或是为了16个连续时钟输出一DEC信号)，才会向前递送该INC、或DEC信号至该第一信号延迟装置。
而藉由上述，于该时钟信号同步装置之该锁相状态中，在该时钟时钟同步装置所输出之该时钟信号DQS中的跳动(jitter)系可以加以避免，而同时，偶尔(亦即，当该INC、或DEC信号系自该滤波装置而被向前递送至该第一信号延迟装置时)，该时钟信号DQS有关于该时钟信号CLK之重新同步化系仍然可以加以确保。
然而，例如，当在该时钟信号同步装置之该锁相状态期间，该CLK信号之频率系改变时，则其系可能要花一相对而言较长的时间，直到该CLK信号以及该DQS信号已再次地同步化为止。
发明内容
因此，本发明的一目的系在于提供一新颖的时钟信号同步化装置以及一新颖的时钟信号同步化方法，特别是，可藉以至少部分补救上述缺点之一种装置以及一种方法。
此目的以及更进一步的目的系藉由权利要求1以及8之主题而加以达成。
本发明之具有优势的更进一步发展则是表示于附属权利要求之中。
依照本发明的一基本想法，一种用于同步信号(CLK)的时钟信号同步装置系加以提供，其系包括：
-延迟装置，系具有藉由一控制装置而变化地加以控制的一延迟时间(tvar)，而一时钟信号(CLK)、或自其所获得的一信号，系被输入于该延迟装置之中，系被指示以该可变化控制的延迟时间(tvar)，以及系被输出以作为一延迟时钟信号(DQS)；
-一相位比较器，以用于比较该时钟信号(CLK)、或自其所获得之该信号，的相位，与该延迟时钟信号(DQS)、或是自其所获得之一信号(FB)的相位，
其特征在于，
一装置系加以提供，以用于决定该延迟装置所输出之该延迟时钟信号(DQS)、或是自其所获得之该信号(FB)，的一时钟缘是否落在该时钟信号(CLK)、或自其所获得之该信号，之一相对应时钟缘之前或之后的一预先决定时间帧(ΔT)的范围之内。
藉由所述，该延迟装置系可以侦测该延迟时钟信号(DQS)、或自其所获得之该信号(FB)是否藉由该时钟信号(CLK)、或自其所获得之该信号，而相对而言较佳地、或相对而言较差地进行同步。
根据上述，特别是该时钟信号同步装置的一“锁相状态”，则一更快、或较慢的时钟重新同步系可以以一可变的方式而加以执行。
附图说明
接下来，本发明将藉由一实施例以及所揭示的附图而进行更详尽的解释。该附图系显示：
第1图：其系显示根据本发明之一实施例，一时钟信号同步装置的一示意代表图；
第2图：其系显示用于控制该时钟信号同步处理，特别是，该滤波装置、且与第1图之该时钟信号同步装置一起使用的一控制装置的一详细示意代表图；
第3A图：其系显示在该时钟信号同步装置之一第一以及第二模式中，输入进入第2图所举例说明之该控制装置中之该FB以及CLK信号的时间流程图；
第3B图：其系显示输入进入第2图所举例说明之该控制装置中之该FB以及CLK信号，产生于该控制装置中之所述信号，以及该控制装置所输出、且用于藉由该FB以及CLK信号之一相对而言较差的同步而控制该时钟信号同步处理的该控制信号(CLOSE信号)的时间流程图；以及
第3C图：其系显示输入进入第2图所举例说明之该控制装置中之该FB以及CLK信号，产生于该控制装置中之所述信号，以及该控制装置所输出、且用于藉由该FB以及CLK信号之一相对而言较佳的同步而控制该时钟信号同步处理的该控制信号(CLOSE信号)的时间流程图。
具体实施方式
第1图系显示依照本发明之一实施例，一时钟信号同步装置1的一示意代表图。
其系包括，相对应地相似于已知的时钟信号同步装置，第一延迟装置2第二延迟装置3，一相位比较器4，以及连接于该相位比较器4以及该第一延迟装置2之间的滤波装置9c，再加上，不同于已知时钟信号同步装置并且将于接下来有更详尽解释的，一特殊设计的控制装置5，以用于控制该时钟信号同步处理，特别是该滤波装置9c。
该时钟信号同步装置1系可以，例如，被提供于一半导体装置之上，特别是一存储装置，例如，举例而言，以CMOS存储作为基础的一DRAM(DRAM＝Dynamic Random Access Memory(动态随机存取存储器)或dynamic read-write memory(动态读写存储器))，例如，DDR-DRAM(DDR-DRAM＝Double Data Rate-DRAM(双倍数据传输率DRAM)、或是DRAM with double data rate(具有双倍数据传输率的DRAM)，分别地)。
该相对应半导体装置系包括一，外部的，连接(例如，分别地为一适当的衬垫、或是一适当的接脚)，而在该连接处，为了分别地协调在该半导体装置中该数据有关于时间的该处理、或前进，一外部时钟信号CLK系藉由一外部时钟信号产生器而加以施加。
二者择一地，该装置系亦可以包括一适当的，另外的，外部连接(例如，分别地为一适当另外的衬垫、或是一适当另外的接脚)，而在该另外连接处，则会施加以反相于该上述时钟信号CLK之一时钟信号BCLK(亦即，系可以使用所谓的“差分”时钟信号CLK，BCLK)。
在该装置的内部，该数据，举例而言，系可以在该上述时钟信号CLK(或是，更精确地说，自其所获得之一内部DQS时钟信号)之该上升(rising)(或是，二者择一地，下降(falling))时钟缘(clockedge)处加以前进、或是当使用差分时钟信号CLK，BCLK(或是，更精确地说，使用自其所获得之一内部时钟信号DQS以及BDQS)时，一般而言，可以同时在该CLK时钟信号之该上升缘以及在该BCLK时钟信号之该上升缘(或是，同时在该DQS时钟信号之该下降缘以及在该BDQS时钟信号之该下降缘)(或是，分别地在所述相对应信号之所述下降时钟缘)处加以前进。
正如第1图所举例说明的，该施加在该半导体装置之该相对应连接处的CLK信号系会经由连接至其的一线路10以及一线路11而被供应至提供于该时钟信号同步装置1中的该第一延迟装置2。
而在该第一延迟装置2(“延迟链”或“延迟线路”)中，作为该相位比较器4分别所输出之一控制信号INC、或DEC(或是，更精确地是，分别自其所获得并由该滤波装置9c输出之一控制信号INC’、或DEC’)之一函数，该CLK信号系被指示以分别藉由该控制信号、或是接收其之一控制装置而为可调整的一可变延迟时间tvar。
藉由该第一延迟装置2而输出于连接至其之一线路6a以及一线路6b处、且相较于该CLK信号而藉由该上述的可变延迟时间tvar进行延迟的该信号DQS(、或是，额外地，反相于该信号DQS的一信号BDQS)，其系可以，正如先前已经指出的，内部的使用在该装置之中，以用于分别地协调该数据相关于时间的该处理、或前进(亦即，分别地作为，内部的，时钟信号DQS、或BDQS)。
该BDQS信号系可以，举例而言，产生自该DQS信号，藉由反相、或是，系可以，举例而言，分开地加以产生(例如，自该BCLK信号，藉由利用对应于第1图中所举例说明之该时钟信号同步装置的一时钟信号同步装置)。
正如更进一步自第1图所得出的结果，该第一延迟装置2所输出的该信号DQS系会经由该上述的线路6a以及于其连接的一线路6c，而(额外地亦)被供应至该上述的第二延迟装置3(“时钟树延迟仿真(clock tree delay mimic)”)，而其系藉由粗略对应于，举例而言，该(等)接收器(“接收器延迟”)、分别之数据路径(“数据路径延迟”)、以及离线驱动调整(Off-Chip Driver)(“OCD延迟”)所造成之所述信号延迟的总和之一，固定的，延迟tconst而指示该输入信号DQS。
在一线路7a处藉由该第二延迟装置3而输出、且相较于该DQS信号而藉由该上述固定延迟时间tconst进行延迟的该信号(分别为FB信号、或“反馈信号”)系会经由与该线路7a相连接的一线路7b而被供应至该相位比较器4的一第一输入端，并且，经由与该线路7a相连接(并且将于接下来有更详尽的解释)的一线路21而被供应至该控制装置5(“控制”)。
正如更进一步自第1图所得出的结果，被施加在该线路10处的该CLK信号系会经由与该线路10相连接至一线路8而被供应至该相位比较器4的一(另一)输入端，并且，经由亦与该线路10相连接(并且将于接下来有更详尽的解释)之一线路22而被供应至该控制装置5。
在该相位比较器4中，对应于相似的已知相位比较器，施加于该线路7b处并且供应至该相位比较器4之该第一输入端处之该FB信号的该定相系会与施加于该线路8处并且供应至该相位比较器4之该另一输入端处之该CLK信号的定相进行比较，而取决于该FB信号之该相位是否赶在该CLK信号之相位之前、或是落于其之后，该相位比较器4系会在一控制线路9a处输出，作为用于该上述第一延迟装置2之一控制信号的，一增量信号(INC信号)、或是一减量信号(DEC信号)，并且将其传输至该滤波装置9c。
举例而言，一“逻辑高”信号系可以藉由该相位比较器4而施加至该上述的线路9a，以作为INC信号，以及一“逻辑低”信号系可以作为DEC信号(或是，反之亦然)。
在该时钟信号同步装置1之，举例而言，在该半导体装置被带入运作之后立即开始的，一第一模式中，例如，在第3A图中所举例说明之时期T1期间，经由该线路9a而接收自该滤波装置的所述控制信号(增量信号(INC信号)或减量信号(DEC信号))系会以一未修饰、或实质上未修饰的形式(比较：分别于第1图中所举例说明之所述信号INC’、或DEC’)(该滤波装置9c的“不活化装态”)，经由一线路9b而被向前递送至该第一延迟装置2。
而所述上述的信号(INC(或INC’，分别地)以及DEC(或DEC’，分别地))系会造成受到该第一信号延迟装置2影响之该CLK信号的该延迟tvar系藉由，例如，该上述的、未举例说明之控制装置，而相对应地分别加以增加、或减少，例如，在一INC或INC’的例子中加以增加(比较：在第3A图左半边所举例说明之该INC’信号，以及，在一开始，例如，Δt1，接着Δt2，接续Δt3等(箭头K，L，M)之该上述的时期T1期间，对于相较于该CLK信号而赶在前之该FB信号的分别减少)，或是在一DEC或DEC’的例子中加以减少分别地，因此，最终，在此，例如，自一时间t4，该CLK信号以及该FB信号系会加以同步化，亦即，该时钟信号同步装置1系会被锁相(其中，正如，举例而言，在第3A图之右半边所举例说明的，分别地，该CLK信号系在实质上与该FB信号(缘(edge)A’)相同的时间ta具有一正缘(positiveedge)A，或是，该CLK信号系在实质上与该FB信号(缘(edge)B’)相同的时间tb具有一负缘(negative edge)B)。
接着，该时钟信号同步装置1系会自该上述的第一模式(“同步模式”)改变至一第二模式(比较：时期T2，在第3A图中所举例的“锁相模式”)。
在该上述的第一模式(“同步模式”)以及该上述的第二模式(“锁相模式”)期间，每当该FB信号之该正缘A’赶在该CLK信号之该正缘A之前时(正如，举例而言，在第3A图之左边所举例说明)，该相位比较器4即会在该线路9a输出一INC信号，以作为该上述的第一延迟装置2的一控制信号，而相对于此，每当该FB信号之该正缘A’落于该CLK信号之该正缘A之后时，则该相位比较器4即会在该线路9a输出一DEC信号，以作为该上述的第一延迟装置2的一控制信号。
若是该时钟信号同步装置1系自该上述的第一模式(“同步模式”)改变至该上述的第二模式(“锁相模式”)时，则该滤波装置9c系会(例如，藉由该相位比较器4在一线路9d处所输出，并且，被供应至该滤波装置9c之一活化信号(ACTIVATE信号))而加以活化，亦即，自该上述的不活化状态改变至一以活化状态。
若是该时钟信号同步装置1系于该上述的第二模式(“锁相模式”)中时，亦即，若是该滤波装置9c系于该上述的“已活化”装置时，则该滤波装置9c仅会将自该相位比较器4所接收之该上述的INC、或DEC信号传送至该第一信号延迟装置(例如，以施加于该线路9b之该INC’、或DEC’信号的形式)，
当，正如将于接下来有更详尽的解释，处于，例如，藉由所述时钟信号CLK，BCLK而加以定义之，连续时钟(例如，介于8至32之间，特别地是，藉由12至20之间，例如，16个连续时钟)之一特别、第一、相对而言较大之数A1(或是，分别地为一第一、预先决定、相对而言较长之时期)的该上述“锁相模式”之一第一次模式中时，该相位比较器4系会输出一个以及相同的信号(例如，16个连续时钟的一INC信号、或是16个连续时钟的一DEC信号)，或者是，当处于，举例而言，藉由所述时钟信号CLK，BCLK而加以定义之，连续时钟(例如，介于1至8之间，特别地是，藉由2至8之间，例如，4个连续时钟)之一特别、第二、相对而言较小之数A2(或是，分别地为一第二、预先决定、相对而言较短之时期)的该上述“锁相模式”之一第二次模式中时，该相位比较器4系会输出一个以及相同的信号(例如，4个连续时钟的一INC信号、或是4个连续时钟的一DEC信号)。
反之，亦即，当该相位比较器4并没有(在该“锁相模式”之该上述第一次模式中)为了时钟的该上述的第一数A1，或是(在该“锁相模式”之该上述第二次模式中)为了时钟的该上述的第二数A2而输出时，则一个以及相同的信号INC、或DEC，该滤波装置9c，系可以，例如，经由一另一、未举例说明的线路，而发送一维持信号(HOLD信号)至该第一延迟装置2。
该HOLD信号的影响系为，受到该第一延迟装置2影响之该CLK信号的该延迟tvar系会保持固定，亦即，既不会被增加以不会被减少(，虽然一DEC、或INC信号系藉由该相位比较器4而加以输出)，藉此，在前述之
而藉此，于该时钟信号同步装置1的该上述锁相状态中，在该时钟时钟同步装置输出于该线路6b处之该时钟信号DQS中的跳动(jitter)系可以加以避免，而同时，偶尔(亦即，当该滤波装置9c系分别输出一INC’、或DEC’信号(并且不是一HOLD信号)时)，该时钟信号DQS有关于该时钟信号CLK之重新同步化系仍然可以加以确保。
此外，该系统是否在该上述之“锁相模式”之该上述的第一次模式(其中，仅有当在连续时钟(例如，16个连续时钟)之该上述的第一数A1期间时，该相位比较器4会输出一个以及相同的信号IN或DEC，且其系会相对应地藉由该滤波装置9c而被向前递送至该第一延迟装置2、或是分别地，没有HOLD信号被输出)中、或是该系统是否在该上述之“锁相模式”之该上述的第二次模式(其中，仅有当在连续时钟(例如，4个连续时钟)之该上述的第二数A2期间时，该相位比较器4会输出一个以及相同的信号IN或DEC，且其系会相对应地藉由该滤波装置9c而被向前递送至该第一延迟装置2、或是分别地，没有HOLD信号被输出)中，乃是藉由该上述的控制装置5而加以决定，正如将于接下来有更详尽的解释。
在这过程中，该控制装置5，特别地，系会决定该CLK以及该FB信号之该上升缘A，A’(或是，二者择一地，该下降缘B，B’)是否有关于时间而相对而言较接近彼此(其系表示，正如，举例而言，在第3图中所附图，所述时钟信号CLK以及FB系(仍然)会相对而言较佳地进行同步)、或是系会决定该CLK以及该FB信号之该上升缘A，A’(或是，二者择一地，该下降缘B，B’)是否有关于时间而相对而言远离彼此(其系表示，正如，举例而言，在第3B图中所附图，所述时钟信号CLK以及FB系(仅)会相对而言较差地进行同步)，例如，由于在该CLK信号之频率中的改变、或是，例如，在该供应电压量的一改变，以及，受其所影响之该第一延迟装置2所造成之该信号延迟时间中的一改变。
若是该上述的控制装置5决定了该CLK以及该FB信号之该上升缘A，A’(或是，二者择一地，该下降缘B，B’)系有关于时间而相对而言较接近彼此时，则该控制装置5，正如在第3C图中所举例说明的，系会于一线路29处输出一“逻辑高”控制信号CLOSE，并且将其传送至该滤波装置9c(，而其系会接着，分别地，改变至该上述之“锁相模式”的该上述的第一次模式、或是维持在此状态中)(其中，仅有当在连续时钟之该上述的第一、相对而言较大之数A1的期间时，该相位比较器4会输出一个以及相同的信号IN或DEC，且其系会相对应地藉由该滤波装置9c而被向前递送至该第一延迟装置2、或是分别地，没有HOLD信号被输出)。
该第二模式(“锁相模式”)的该第一次模式系构成该第二模式(“锁相模式”)的系统默认值，而其中，该系统系会在完成该第一模式(同步模式)之后，(首先)自动地改变。
若是该上述的控制装置5决定了该CLK以及该FB信号之该上升缘A，A’(或是，二者择一地，该下降缘B，B’)系有关于时间而相对而言较远离彼此时，则该控制装置5，正如在第3B图中所举例说明的，系会于该上述的线路29处输出一“逻辑低”控制信号CLOSE，并且将其传送至该滤波装置9c(，而其系会接着，分别地，改变至该上述之“锁相模式”的该上述的第二次模式、或是维持在此状态中)(其中，仅有当在连续时钟之该上述的第二、相对而言较小之数A2的期间时，该相位比较器4会输出一个以及相同的信号IN或DEC，且其系会相对应地藉由该滤波装置9c而被向前递送至该第一延迟装置2、或是分别地，没有HOLD信号被输出)。
其影响系为，藉由在该CLK信号以及该FB信号之间之一相对而言较大的误差(亦即，在该上述之“锁相模式”之该第二次模式中)，则接着在该DQS信号以及该CLK信号之间之相对而言较大的相位差异，其系会较在该CLK信号以及该FB信号之间之一相对而言较小的误差(亦即，在该上述之“锁相模式”之该第一次模式中)相对而言抵销的更快速或更频繁，亦即，藉由在该DQS信号以及该CLK信号之间之一相对而言较小的相位误差。
此系使得有可能，在该DQS信号以及该CLK信号之间之一相对而言较大之差异的例子中，该DQS信号以及该CLK信号可以相对而言较快地(再次地)进行同步化。
第2图系显示于第1图之该时钟信号同步装置中所使用之用于控制该时钟信号同步处理，特别是，用于控制该滤波装置9c的一控制装置5的一详细示意代表图。
正如由第2图所得出的结果，该控制装置5系包括一RS触发器(flip-flop)12，而其系具有两个NAND门17a、17b、第一、第二、以及第三延迟装置13a、13b、13c，一第一以及一第二AND门14a、14b，另外的NAND门14c以及17c，一闩锁15，以及一反相器16。
该(第一)AND门14a之一第一输入端系经由一线路20a而与该上述的线路22相连接，而经由该线路22，该上述的CLK信号系输入进入该控制装置5。
该(第一)AND门14a之一第二输入端系经由一线路20b而与该上述的(第一)延迟装置13a之一输出端相连接，而该延迟装置13a的输入端则是经由一线路20c而亦连接至该上述的线路22，且经由该线路22，该上述的CLK信号系输入进入该控制装置5。
正如更进一步由第2图所得出的结果，该(第二)AND门14b之一第一输入端系经由一线路20d而与该上述的(第二)延迟装置13b之一输出端相连接，而该延迟装置13b的输入端则是经由一线路20e而连接至该上述的线路21，且经由该线路21，该上述的FB信号系输入进入该控制装置5。
该(第二)AND门14b之一第二输入端系经由一线路20f而亦与该上述的线路21相连接，而经由该线路21，该上述的FB信号系输入进入该控制装置5。
该第一AND门14a的该输出端系经由一线路20g而被连接至该NAND门17c的一第一输入端，以及该第二AND门14b的该输出端系经由一线路20h而被连接至该NAND门17c的一第二输入端。
而正如更进一步由第2图所得出的结果，该上述的线路22系会经由一线路20i而与该反相器16的一输入端相连接，而该反相器16的输出端则是经由一线路20k以及与其相连接之一线路20l而被连接至该NAND门14c的一第二输入端。
该NAND门14c之一第一输入端系经由一线路20m而与该上述的(第三)延迟装置13c之一输出端相连接，而该延迟装置13c的输入端则是经由一线路20n而连接至该上述的线路20k，并且，因此亦连接至该反相器16之该输出端。
依照第2图，该反相器16之该输出端系额外地亦经由与该线路20k相连接之一线路20o而被连接至该闩锁15的一(时钟)输入端。
该RS触发器12的一第一输入端(或是，分别地，该RS触发器12之该第一NAND门17a之一第一输入端)系经由一线路20p而被连接该上述(第三)NAND门17c的一输出端，再者，该RS触发器12之该第一NAND门17a之该输出端系经由一线路20q以及与其相连接之一线路20r而被反馈至该RS触发器12之该第二NAND门17b的一第一输入端。
再者，该RS触发器12之该第二NAND门17b之一第二输入端系经由一线路20s而与该上述的NAND门14c相连接。
该RS触发器12之该第二NAND门17b的该输出端系经由一线路20t而被反馈至该RS触发器12之该第一NAND门17a的一第二输入端。
该RS触发器12之一输出端(在此：该第一NAND门17a)之该输出端)系经由连接至该线路20q之一线路20u而被连接至该闩锁15的一(数据)输入端。
此外，正如第2图所示，由于该闩锁15之输出端系被连接至该上述的线路29因此，该控制装置5于该闩锁15之该输出端处所输出的该控制信号(CLOSE信号)系可以，正如先前已经解释过的一样以及正如第1图所举例说明的一样，被供应至该时钟信号同步装置1的该滤波装置9c。
所述延迟装置13a、13b、13c系，举例而言，可以藉由一单反相器每一个、或是，例如，藉由复数个反相器，例如，藉由串联连接之奇数个反相器，而加以形成。
藉由该延迟装置13a，施加于所述线路22、20c之该CLK信号系加以延迟，并且，系以一已反相之形式，被供应至该AND门14a的该第二输入端。
相对应相似地，施加于所述线路21、20e之该FB信号系藉由该延迟装置13b而加以延迟，并且，系以一已反相之形式，被供应至该AND门14a的该第一输入端。
正如由第3B图以及第3C图所得出的结果，当一“逻辑高”信号系同时施加于该AND门14a之该第一以及该第二输入端时，输出于该AND门14a之该输出端处的该信号CLK_D将仅会变成“逻辑高”，而此系为当该CLK信号将其状态自“逻辑低”改变至“逻辑高”时的例子(亦即，具有该CLK信号的一正缘A)，此外，在该信号延迟时间所造成之一延迟ΔT受到该延迟装置13a之影响之后，被输出于该AND门14a之该输出端处的该信号CLK_D系会再次地改变至“逻辑低”(，这是由于施加于该AND门14a之该第二输入端的该信号系会接着将其，已藉由该延迟ΔT而加以延迟的，状态自“逻辑高”改变至“逻辑低”)。
而相对应相似地，正如由第3B图以及第3C图所得出的结果，当一“逻辑高”信号系同时施加于该AND门14b之该第一以及该第二输入端时，被输出于该AND门14b之该输出端处的该信号FB_D将仅会变成“逻辑高”，而此系为当该FB信号将其状态自“逻辑低”改变至“逻辑高”时的例子(亦即，具有该FB信号的一正缘A)，此外，在该信号延迟时间所造成之一延迟ΔT受到该延迟装置13b之影响之后，输出于该AND门14b之该输出端处的该信号FB_D系接着会再次地改变至“逻辑低”(，这是由于施加于该AND门14b之该第一输入端的该信号系会接着将其，已藉由该延迟ΔT而加以延迟的，状态自“逻辑高”改变至“逻辑低”)。
依照第2图，于该AND门14a之该输出端处所输出的该信号CLK_D系会经由该线路20g而被供应至该NAND门17c之该第一输入端，以及于该AND门14b之该输出端处所输出的该信号FB_D则会经由该线路20h而被供应至该NAND门17c之该第二输入端。
另外，当一“逻辑高”信号系同时被施加于该NAND门17c之该第一以及该第二输入端时，于该NAND门17c之该输出端处所输出、并且被用作为该RS触发器12之一设定信号，的该信号SET则将仅会变成“逻辑低”。
此系仅为当，正如在第3C图中所举例说明的一样，该CLK信号以及该FB信号之所述正缘A，A’系有关于时间而相对而言较接近彼此的例子，亦即，在该CLK信号以及该FB信号之所述正缘A，A’之间的时间距离系会小于、或等于分别受到该延迟装置13a、或13b影响之该上述信号延迟时间ΔT(，而此系表示，正如，举例而言，在第3C图中所举例说明的，该CLK信号以及该FB信号系(仍然)相对而言较佳地进行同步化)。
除此之外，亦即，当，正如在第3B图中所举例说明的一样，该CLK信号以及该FB信号之所述正缘A，A’系有关于时间而相对而言较远离彼此的时后，亦即，在该CLK信号以及该FB信号之所述正缘A，A’之间的时间距离系会大于分别受到该延迟装置13a、或13b影响之该上述信号延迟时间ΔT(，而此系表示，正如，举例而言，在第3B图中所举例说明的，该CLK信号以及该FB信号系(仅)相对而言较差地进行同步化)，被输出于该NAND门17c之该输出端处，并被使用作为用于该RS触发器12之一设定信号，的该信号SET系维持为“逻辑高”。
当用于该RS触发器12之该设定信号SET系变成“逻辑低”时(亦即，当该CLK信号以及该FB信号之所述正缘A，A’系有关于时间而相对而言较接近彼此时)，被输出于该触发器12之该NAND门17a之该输出端处，并被供应至该闩锁15之该(数据)输入端，的该信号SIG系会变成为“逻辑高”。
正如更进一步由第2图所得出的结果，施加于所述线路22之该CLK信号系经由该上述的线路20i而被供应至该上述的反相器16，并且，系以一已反相之形式，而被供应至该闩锁15之该(时钟)输入端。
若是，正如上述所解释的具有关于时间而相对而言较接近彼此之该CLK信号以及该FB信号之所述正缘A，A’，被输出于该触发器12之该NAND门17a之该输出端处，并被供应至该闩锁15之该(数据)输入端，的该信号SIG系会变成为“逻辑高”时，则位于被施加在该闩锁15之该(时钟)输入端处之该信号bCLK的下一个正缘(亦即，位于该CLK信号之下一个负缘)，被输出于该闩锁15之该输出端的该控制信号CLOSE(亦即，在该线路29)系会变成“逻辑高”(此系表示，该CLK信号以及该FB信号的所述正缘系有关于时间而相对而言较接近彼此)。
正如更进一步由第2图所得出的结果，在该反相器16之该输出端处所输出，并且相较于该CLK信号而加以反相，的该bCLK信号，系被供应至该延迟装置13c之该输入端以及供应至该NAND门14c的该第二输入端。
藉由该延迟装置13c，施加于其输入端的该bCLK信号系加以延迟，并且，系以一已反相之形式，被供应至该NAND门14c的该第一输入端。
当一“逻辑高”信号系同时施加于该NAND门14c之该第一以及该第二输入端时，被输出于该NAND门14c之该输出端处，亦即，在该线路20s处，并被使用作为用于该RS触发器12之一重设信号，的该信号RST，将仅会变成“逻辑低”，而此系为当该bCLK信号将其状态自“逻辑低”改变至“逻辑高”时的例子，或者，反之亦然，该CLK信号将其状态自“逻辑高”改变至“逻辑低”(亦即，具有该CLK信号的一负缘B)，接着，在该信号延迟时间所造成之一延迟ΔT受到该延迟装置13c之影响之后，输出于该NAND门14c之该输出端处的该信号RST系会再次地改变至“逻辑高”(，这是由于施加于该NAND门14c之该第一输入端的该信号系会接着将其，已藉由该延迟ΔT而加以延迟的，状态自“逻辑高”改变至“逻辑低”)。
若是，正如上述所解释的，于该NAND门14c之该输出端处所输出的该RST信号，亦即，在该线路20s处，系变成“逻辑低”时，则该RS触发器12系会重设(亦即，在该RS触发器12之该输出端数所输出的该信号SIG，亦即，在该线路20q处，系变成“逻辑低”)，因此，该控制装置系可以，在该CLK信号之下一个正缘C，再次地依照所述上述的陈述，而决定该CLK信号以及该FB信号之所述正缘A，A’是否有关于时间而相对而言较接近彼此(第3C图)、或是有关于时间而相对而言较远离彼此(第3B图)。
参考符号列表
1                        时钟信号同步装置
2                        第一延迟装置
3                        第二延迟装置
4                        相位比较器
5                        控制装置
6a                       线路
6b                       线路
6c                       线路
7a                       线路
7b                       线路
8                        线路
9a                       线路
9b                       线路
9c                       滤波装置
9d                       线路
10                       线路
11                       线路
12                       RS触发器
13a                      延迟装置
13b                      延迟装置
13c                      延迟装置
14a                      AND门
14b                      AND门
14c                      AND门
15                       闩锁
16                       反相器
17a                      NAND门
17b                      NAND门
17c                      NAND门
20a                      线路
20b                      线路
20c                      线路
20d                      线路
20e                      线路
20f                      线路
20g                      线路
20h                      线路
20i                      线路
20k                      线路
20l                      线路
20m                      线路
20n                      线路
20o                      线路
20p                      线路
20q                      线路
20r                      线路
20s                      线路
20t                      线路
20u                      线路
21                       线路
22                       线路
29                       线路

Claims (8)

1.一种用于同步时钟信号(CLK，DQS)的时钟信号同步装置(1)，包括：
-延迟装置(2)，其具有可由一控制装置来变化性地控制的一延迟时间(tvar)，而一时钟信号(CLK)、或自其所获得的一信号，乃被输入至该延迟装置之中而由该可变化控制的延迟时间(tvar)来指定，而且被输出以作为一延迟时钟信号(DQS)；以及
-一相位比较器(4)，用以将该时钟信号(CLK)的相位、或自其所获得之该信号的相位，与该延迟时钟信号(DQS)的相位、或是自其所获得之一信号(FB)的相位作比较，
其特征在于，
一装置(5)乃被设制，以便决定该延迟装置(2)所输出之该延迟时钟信号(DQS)、或是自其所获得之该信号(FB)，的一时钟缘(A’)是否落在该时钟信号(CLK)、或自其所获得之该信号，的一相对时钟缘(A)之前或之后的一预先决定时间帧(ΔT)的范围之内。
2.根据权利要求1所述之装置，其中，仅有在该相位比较器(4)系为了连续时钟(CLK，DQS)的一预先决定数目(A1，A2)而决定该时钟信号(CLK)、或自其所获得之该信号，的该相位乃是赶在该延迟时钟信号(DQS)、或自其所获得之该信号(FB)，的该相位之前时，或是，在该相位比较器(4)为了连续时钟(CLK，DQS)的一预先决定数目(A1，A2)而决定该时钟信号(CLK)、或自其所获得之该信号，的该相位乃是落于该延迟时钟信号(DQS)、或自其所获得之该信号(FB)，的该相位之后时，在该时钟信号同步装置(1)之一第一模式中的该控制装置才会改变该延迟装置延迟时间(tvar)。
3.根据权利要求2所述之装置，其中，当该装置(5)决定该延迟装置(2)所输出之该延迟时钟信号(DQS)、或是自其所获得之该信号(FB)，的一时钟缘(A’)乃是落在该时钟信号(CLK)、或自其所获得之该信号，之一对应时钟缘(A)之前或之后的该预先决定时间帧(ΔT)的范围内时，则仅有当该相位比较器(4)为了连续时钟(CLK，DQS)的一第一数目(A1)而决定该时钟信号(CLK)、或自其所获得之该信号，的该相位乃是赶在、或落于该延迟时钟信号(DQS)、或自其所获得之该信号(FB)，的该相位之前、或之后时，该控制装置才会改变该延迟装置延迟时间(tvar)，以及当该装置(5)决定该延迟装置(2)所输出之该延迟时钟信号(DQS)、或是自其所获得之该信号(FB)，的一时钟缘(A’)乃是落在该时钟信号(CLK)、或自其所获得之该信号，之一相对时钟缘(A)之前或之后的该预先决定时间帧(ΔT)的范围外时，则仅有当该相位比较器(4)为了连续时钟(CLK，DQS)所有的不同于该第一数目(A1)的一第二数目(A2)而决定该时钟信号(CLK)、或自其所获得之该信号，的该相位乃是赶在、或落于该延迟时钟信号(DQS)、或自其所获得之该信号(FB)，的该相位之前、或之后时，该控制装置才会改变该延迟装置延迟时间(tvar)。
4.根据权利要求3所述之装置，其中，时钟的该第二数目(A2)乃小于时钟之该第一数目(A1)。
5.根据前述权利要求其中任一所述之装置，其中，当该相位比较器(4)决定该时钟信号(CLK)、或自其所获得之该信号，的该相位乃是赶在、或落于该延迟时钟信号(DQS)、或自其所获得之该信号(FB)，的该相位之前、或之后时，在该时钟信号同步装置(1)之一第二模式中的该控制装置乃会分别地于每次、或在每个时钟(CLK，DQS)改变该延迟装置延迟时间(tvar)。
6.根据权利要求2至5其中之一所述之装置，其中，该时钟信号同步装置(1)的该第一模式乃为一重新同步模式、或一锁相模式(locked mode)。
7.根据权利要求5或6所述之装置，其中该时钟信号同步装置(1)的第二模式乃为一同步模式。
8.一种时钟信号同步方法，其包括下列步骤：
-藉由一可变化控制的延迟时间(tvar)来指示一时钟信号(CLK)、或自其所获得之一信号，进而获得一延迟时钟信号(DQS)，
其特征系在于，
该方法乃更包括下列步骤：
-决定该延迟时钟信号(DQS)、或自其所获得之一信号(FB)，的一时钟缘(A’)是否落在该时钟信号(CLK)、或自其所获得之该信号，之一相对时钟缘(A)之前或之后的一预先决定时间帧(ΔT)的范围内。
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