CN1440123A - 多相时钟传送电路及多相时钟传送方法 - Google Patents

多相时钟传送电路及多相时钟传送方法 Download PDF

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Abstract

本发明提供一种多相时钟传送电路和多相时钟传送方法，在多相时钟传送电路中，具有生成并输出与参考时钟同步的时钟和对应所述参考时钟与所述时钟之间的相位差的控制信号的时钟发生部、和根据所述时钟和所述控制信号生成并输出多相时钟的延时电路。时钟发生部生成包含有所述参考时钟频率的整数倍频率的信号并将其作为所述时钟输出。延时电路具有串联连接的、分别对被输入的信号根据控制信号给予延时并输出的多个延时单元、并输入所述时钟的电路，将所述多个延时单元分别输出的信号作为构成所述多相时钟的信号输出。从而可获得减小用于传送多相时钟的必要的布线面积，并且可减少各相时钟间的非对称的有益效果。

Description

多相时钟传送电路及多相时钟传送方法
技术领域
本发明涉及半导体集成电路中的时钟传送技术。
背景技术：
在半导体集成电路中，可以采用频率一样的、保持所定相位差的多个时钟。这样的多个时钟被称为多相时钟。在采用多相时钟的场合下，以往用PLL(锁相环：phase locked loop)等构成的时钟发生电路生成多相时钟并进行输出。然后，各相时钟经过传送各相时钟用的专用布线，将多相时钟分配到所需的电路单元块中。象这样的技术的例子登载在特开平2-255908号公报上。
但是，将多相时钟用以前的方法来进行传送的话，为了将各相的时钟分别地传送，在传送M相的时钟(m为自然数)时，就需要m根的布线，为此，随着m的变大，布线的面积随之增大。
另外，传送时钟的距离长的话，一般来讲，在各相的时钟之间的途径长短的差距变大之外，和其他信号线之间的干扰等的影响也会变大，因而在各相的时钟之间的时滞就会增大。
还有，时钟的频率高的话，对被传送的各相的时钟之间的非对称对时钟周期的比例就会增加。为此，在接受多相时钟的各电路单元块中就无法保证各相的时钟之间的相位关系，其结果就会导致电路的错误动作。
发明内容
本发明鉴于这些问题，在传送多相时钟的时候，将必要的布线的面积缩小的同时，将各相的时钟之间的非对称变小，这就是本发明的目的。
为了解决上述的问题，本发明之1所述的方法是具有作为多相时钟传送电路生成与参考时钟同步的时钟和根据所述参考时钟和所述时钟之间的相位差生成的控制信号并进行输出的时钟发生部和，根据所述时钟和所述控制信号生成多相时钟并进行输出的延时电路，所述时钟发生部具有包含有对于被输入的信号，根据所述控制信号给予延时并进行输出的延时单元的、生成所述参考时钟的频率的整倍数的频率的信号的、作为所述时钟进行输出的时钟生成电路，所述延时电路具有被串联起来的、分别对被输入的信号给予和所述控制信号相应的延时并进行输出的多个延时单元，并且具有被输入所述时钟的电路，将所述多个延时单元分别输出的信号作为构成所述多相时钟的信号来输出。
根据本发明之1，从时钟发生部到延时电路只传送一个时钟，这样在延时电路里就可以生成多相时钟。为此，和在时钟发生部生成多相时钟并传送到延时电路的场合相比，就可以减少时钟发生部和各延时电路之间的布线的数量。而且不受传送时钟的布线的长短的影响，就可以使构成生成延时电路的多相时钟的时钟各之间的相位差保持一定，因此，在具有这样的延时电路的各电路单元块上，就可以利用各时钟之间的非对称小的多相时钟了。
另外，对于本发明之2，根据本发明之1所述的多相时钟传送电路，其特征为：所述时钟发生部还具有将所述参考时钟和所述时钟生成电路输出的时钟的相位比较而取得的比较结果输出的相位比较电路和将所述比较结果的低频率成分作为所述控制信号来输出的低通滤波器，所述时钟生成电路通过振荡，根据所述控制信号生成频率的信号并进行输出，所述时钟生成电路和所述相位比较电路和所述低通滤波器构成锁相环PLL(phase locked loop)。
根据本发明之2，依据与参考时钟同步的、频率稳定的时钟就可以得到多相时钟。
另外，对于本发明之3，根据本发明之1所述的多相时钟传送电路，其特征为：所述时钟发生部还具有将所述参考时钟和所述时钟产生电路输出的时钟的相位相比较所得的比较结果输出的相位比较电路、和将所述比较结果的低频率成分作为所述控制信号输出的低通滤波器，所述时钟生成电路根据所述控制信号将所述参考时钟延时并进行输出，由所述时钟生成电路和所述相位比较电路和所述低通滤波器构成DLL(delaylocked loop延时锁定环)。
根据本发明之3，依据与参考时钟同步、与其频率相同的时钟就可以得到多相时钟。
另外，对于本发明之4，根据本发明之1所述的多相时钟传送电路，所述时钟生成电路的延时单元和所述延时电路的多个延时单元具有基本相同的构成。
根据本发明之4，在延时电路中就可以很容易地得到和在时钟生成电路内部生成的信号同样的信号，而且由于采用基本相同的延时单元，因而使得多相时钟传送电路的设计变简单了。
另外，对于本发明之5，根据本发明之1所述的多相时钟传送电路，其特征为：所述时钟为差动信号，在所述时钟生成电路及所述延时电路里的延时单元为差动缓冲器。
根据本发明之5，就可以将多相时钟作为差动信号来取得。
另外，对于本发明之6，根据本发明之1所述的多相时钟传送电路，所述延时电路的多个延时单元可以将对各个被输入的信号给予的延时加入到所述控制信号，通过延时校正信号来进行控制。
根据本发明之6，就可以将在延时电路的各延时单元中产生的延时根据延时信号来进行校正。因而，当该延时和在振荡电路的延时单元产生的延时相等时，就可以将构成多相时钟的各时钟之间的相位差保持在所定的值内。例如，因装置在集成电路内的地方不同，时钟发生部的延时单元和电路时钟内的延时电路的延时单元之间所被提供的电源电位和地电位就会不同，即使在这种场合下，也可以让在时钟发生部和延时电路中在延时单元产生的的延时相等。
另外，对于本发明之7，根据本发明之6所述的多相时钟传送电路，所述延时电路还具有将所述被串联起来的多个延时单元各自输出的信号和所述时钟当中的两个信号进行输入、根据所述两个信号之间的相位差和所定值的差生成所述延时校正信号并进行输出的延时校正电路。
根据本发明之7，就可以根据两个信号之间的相位差自动地校正在延时电路的各延时单元所产生的延时。
另外，对于本发明之8，根据本发明之7所述的多相时钟传送电路，所述延时校正电路就可以将所述延时校正信号作为数字信号进行输出。
根据本发明之8，由于延时校正信号为数字信号，就可以将延时校正电路的构成简单化。
另外，对于本发明之9，根据本发明之6所述的多相时钟传送电路，所述延时校正信号是从包含该多相时钟传送电路的半导体集成电路的外面被输入的。
根据本发明之9，每个接点就可以简单地从半导体集成电路的接点的外面，将在延时电路的各延时单元生成的延时进行校正。
另外，对于本发明之10，根据本发明之1所述的多相时钟传送电路，具有对应所述延时电路的缓冲电路，所述缓冲电路可以将所述时钟的振幅按所定的大小来修正并输出到对应的延时电路当中。
根据本发明之10，不管被传送的距离多远，都可以将具有所定振幅的时钟供给到延时电路中。
另外，对于本发明之11，根据本发明之10所述的多相时钟传送电路，所述缓冲电路具有和所述延时电路的延时单元基本相同特性的延时单元。
根据本发明之11，时钟发生部输出的时钟可以给予延时电路和在延时电路里的延时单元输出的信号基本相同振幅的信号，因而就可以使在延时电路的多个延时单元上产生的延时达到一致。这样，就可以使得构成多相时钟的时钟之间的相位差达到一致。
另外，对于本发明之12的发明，根据本发明之1所述的多相时钟传送电路，在去传送所述时钟的布线的所述延时电路的分支点和所述时钟发生部的之间，还具有将输入信号的振幅按所定的大小来处理并输出的缓冲电路。
根据本发明之12的发明，就可以将被传送的时钟的振幅保持在基本所定的大小上。
另外，对于本发明之13，根据本发明之12所述的多相时钟传送电路，所述缓冲电路具有和所述时钟生成电路的延时单元基本相同特性的延时单元。
根据本发明之13，不管被传送的距离多远，都可以将时钟的振幅保持于时钟生成电路的延时单元输出的振幅。
另外，对于本发明之14，根据本发明之1～9所述的任何一项多相时钟传送电路，在还具有将所述控制信号转换成数字信号并进行输出的模—数转换电路的同时，并具有对应所述延时电路的、将被转换成数字信号并被传送的控制信号转换成模拟信号并输入到所述延时电路的数—模转换电路。
根据本发明之14，就可以防止控制信号在被传送到延时电路的途中受到干扰的影响及电源电位和接地电位的变动的影响而发生的变化。另外，对于权利要求15的发明，根据权利要求1所述的多相时钟传送电路，在具有多个所述延时电路的同时还具有对应多个延时电路的各个的相位插值器，传送所述时钟的布线具有从所述时钟发生部到返回点的第一的部分和从所述返回点面向所述时钟发生部所设置的第二的部分，而且在所述第一及第二的部分都具有在每个相位插值器上都有与该相位插值器相分支的第一及第二的分支点，所述多个相位插值器的分别将经过从所述第一及第二的分支点各分支出来的布线的2信号进行输入，所述2信号在将各个电平变化的两个定时的大致中间的某一点使输出信号的电平发生变化，作为所述时钟输出到相对应的延时电路，在所述第一分支点中的互相相邻的两个分支点的之间的区间，和在所述第二分支点中的与这些第一分支点相对应的两个分支点之间的区间，信号传输所须时间基本相等。
根据本发明之15，就可以使被输入到处于分离位置的多个延时电路的时钟的时序达到一致，为此，就可以在具有延时电路的多个电路单元块中利用时序一致的多相时钟。
另外，对于本发明之16，根据本发明之15所述的多相时钟传送电路，在所述第一分支点的当中互相相邻的两个分支点之间的区间，和在所述第二分支点的当中和这些第一分支点相对应的两个分支点之间的区间，还具有同样数量的缓冲器。
根据本发明之16，就可以将被输入到相位插值器的两个信号之间的延时加大，因此，相位插值器就可以很容易地生成在使电平发生变化的两个时序的将近中间的某一点的两个信号发生电平变化输出的信号。
另外，对于本发明之17，根据本发明之15所述的多相时钟传送电路，在所述第一分支点的当中互相相邻的两个分支点的之间的布线长度和在所述第二分支点的当中和这些第一分支点相对应的两个分支点的之间的布线长度基本相等。
根据本发明之17，就可以做到在第一分支点中的互相相邻的两个分支点的之间的区间和在第二分支点中的与这些第一分支点相对应的两个分支点之间的区间，转发信号所需的时间基本相等。
另外，对于本发明之18，作为多相时钟传送方法，具有对应所述参考时钟同步的时钟和所述参考时钟与所述时钟之间的相位差来求得控制信号的时钟发生步骤及根据所述时钟和所述控制信号求得多相时钟的延时步骤，所述时钟发生步骤采用对被输入的信号根据所述控制信号给予延时并输出的延时单元，将具有所述参考时钟的频率的整倍数的频率的信号作为所述时钟，在所述延时步骤中采用分别对被输入的信号根据所述控制信号给予延时并输出的多个延时单元串联连接的输入所述时钟的电路，求出所述多个延时单元分别输出的信号，并将其作为构成所述多相时钟的信号。
附图说明
图1：为具有本发明实施例1的多相时钟传送电路的半导体集成电路的方框图。
图2：为表示图1的VCO的构成的例子的电路图。
图3：为表示图1的延时电路的构成的例子的电路图。
图4：为图1的延时电路输出时钟的时序图。
图5：为具有实施例1的第1变形例的多相时钟传送电路的半导体集成电路的方框图。
图6：为表示图5的时钟发生部的缓冲器输出信号及延时电路的延时单元输出信号的振幅的例子的电路图。
图7：为表示图5的电路单元块的构成的例子的电路图。
图8：为具有实施例1的第2变形例子的多相时钟传送电路的半导体集成电路的方框图。
图9：为具有实施例1的第3变形例的多相时钟传送电路的半导体集成电路的方框图。
图10：为在实施例1的第4变形例的多相时钟传送电路里的发生部的方框图。
图11：为表示图10的延时电路的构成的例子的电路图。
图12：为在本发明实施例2的多相时钟传送电路里的延时电路的电路图。
图13：为在与实施例2的变形例有关的多相时钟传送电路里的延时电路的电路图。
图14：为具有本发明实施例3的多相时钟传送电路的半导体集成电路的方框图。
图15：为表示时钟到达各分支点的时间的例子的图表。
图中：10、110、210、310-时钟发生部，13-相位频率比较器，14、314-电荷泵，15、315、348-低通滤波器，16、106～108、316、501～507-缓冲器，17-模—数转换器，18、232、252、272-数—模转换器，20-电压控制振荡电路(时钟生成电路)，21～23、34、35、41～43、321～323、341～343、441～443-延时单元，30、50、70-电路单元块，40、60、80、540、560、580-延时电路，132、152、172-缓冲器电路，313-相位比较器，320-延时电路(时钟生成电路)，345、445-延时校正电路，532、552、572-相位插值器，CLKA/CLKB、CKDA/CKDB-时钟，BA、BD-控制信号，DBA、DBD-延时校正信号。
具体实施方式
下面关于本发明的实施方式，参照附图进行说明。
(实施例1)
图1为具有与本发明实施例1的多相时钟传送电路的半导体集成电路的方框图。在图1中，多相时钟传送电路具有时钟发生部10和延时电路40、60和80。延时电路40、60和80分别含时钟电路单元块30、50和70。电路单元块30、50和70都采用多相时钟来进行信号处理等。
时钟发生部10具有分频器(FD)(frequency divider)12和相频比较器(PFD)(phase frequency detector)13、电荷泵(CP)14、低通滤波器(LPF)15、缓冲器(BUF)16及作为时钟生成电路的电压控制振荡器(VCO)(voltage controlled oscillator)20。相频比较器13与电荷泵14则作为相位比较电路来运行。时钟发生部10的相频比较器13和电荷泵14、低通滤波器15及VCO20构成了锁相环PLL(phase locked loop)。
分频器12对VCO20的输出信号进行分频并输出到相频比较器13。相频比较器13将被输入的参考时钟REFCLK和分频器12输出的相位进行比较，根据相位差将信号输出到电荷泵14。电荷泵14将根据相位差所产生的电压作为相位比较电路的比较结果输出到低通滤波器15，低通波器15把所被输入的电压的低频成分作为控制信号BA输出到VCO20。
VCO20具有被连接成环状的多个延时单元，将具有一个延时单元生成的延时基本整数倍的周期的信号输出。VCO20根据控制信号BA来控制各延时单元生成的延时，并根据控制信号BA产生频率信号并输出到分频器12及缓冲器16。VCO20将差动信号(differential signal)输出到缓冲器(BUF)16。
这样，时钟发生部10使VCO20的输出信号与被分频的信号的频率及相位和参考时钟相REFCLK相一致，从而使控制信号BA发生变化来反馈控制VCO20。其结果，时钟发生部10便生成了具有参考时钟REFCLK的频率的整数倍的频率的信号。
缓冲器16将被VCO20输入的差动信号输出到延时电路40、60和80。缓冲器16输出的差动信号由信号CLKA/CLKB构成，将这一差动信号称之为时钟CLKA/CLKB。另外，低通滤波器15也将控制信号BA输出到延时电路40、60和80。
图2为表示图1的VCO20构成的例子的电路图。VCO20具有延时单元21、22、23和缓冲器24。延时单元21-23均为同样的延时单元，它们都被输入控制信号BA。延时单元21-23及差动缓冲器都具有正输入端、负输入端、正输出端和负输出端。
延时单元21对被输入到正输入端和负输入端的信号根据控制信号BA来给予延时，从正输出端和负输出端输出到延时单元22。延时单元21的正输出端和负输出端分别被连接在延时单元22的正输出端和负输出端。
同样，延时单元22和23也对被输入的信号根据控制信号BA来给予延时并进行输出。延时单元22的正输出端和负输出端分别被连接在延时单元23的正输出端和负输出端。另一方面，延时单元23的正输出端和负输出端分别被连接在延时单元21的负输出端和正输出端。而且，延时单元23将输出信号给予缓冲器24，缓冲器24将被输入的差动信号转换为单端信号(single-ended signal)，输出到分频器。
延时单元21输出的两个信号为相互反相位。延时单元22和23也是如此。如图2所示，由于延时单元21～23被连接成环状，VCO20便产生振荡。延时单元21～23均输出具有依靠在延时单元21等内的一个单元生成的延时的基本6倍长的周期TCLK的差动信号。
延时单元21～23分别输出的差动信号，相互保持一定的相位差，因而就可以将这些差动信号作为3相时钟来使用。但是，在这里只有延时单元22输出的差动信号通过缓冲器16作为时钟进行传送。缓冲器16为CMOS(complementary metal oxide semiconductor)逻辑电路。缓冲器16将其输出作为具有周期CLK的时钟CLKA/CLKB输出到延时电路40、60和80。
图3为表示图1的电路单元块30所包含的延时电路40的构成的例子的电路图。以下将电路单元块30作为例子来加以说明，在具有同样的延时电路的其他的电路单元块50和70等也是一样的。
延时电路40具有延时单元41、42和43。延时电路41～43具有和VCO20的延时单元21～23基本相同的构造。延时单元41～43均被输入控制信号BA。另外延时单元41～43被串联起来。也就是延时单元41的正输出端及负输出端分别被连接在延时单元42的正输出端及负输出端。延时单元42的正输出端及负输出端分别被连接在延时单元43的正输入端及负输入端。
在延时单元41的负输入端被输入信号CLKA，正输入端被输入信号CLKB。延时单元41将根据控制信号BA生成的延时给出这些信号，作为信号CK1A、CK1B来进行输出。将由信号CK1A、CK1B构成的差动信号作为构成多相时钟的一个时钟来采用，将其表示为时钟CK1A/CK1B。同样，将由延时单元42输出的信号CK3A、CK3B构成的差动信号作为构成多相时钟的其他的一个时钟CK3A/CK3B来采用，将由延时单元43输出的信号CK2A、CK2B构成的差动信号作为构成多相时钟的其他的一个时钟CK2A/CK2B来采用。
在这里，信号CK1A、CK3B和CK2A分别是由延时单元41～43的负输出端输出的信号。信号CK1B、CK3A和CK2B分别是由延时单元41～43的正输出端输出的信号。延时单元41～43将这些时钟输出到电路单元块30内的电路中。
图4为图1的延时电路40输出的时钟的时序图，延时单元41～43各自生成的延时TD1和延时单元21～23一样均为时钟CLKA/DLKB的周期TCLK的1/6。因而，时钟CK1A/CK1B和时钟CK2A/CK2B的时间差TD2就为周期TCLK的1/3。
信号CK3A不是由延时单元42的负输出端输出的，而是由正输出端输出，因此，时钟CK2A/CK2B和时钟CK3A/CK3B的时间差及时钟CK3A/CK3B和时钟CK1A/CK1B的时间差也为周期TCLK的1/3。也就是说，延时单元41～43各自输出的时钟之间的相位差均为2π/3。对于周期TCLK的延时TD1和时间差TD2的比例，是由在VCO20被连接成环状的延时单元的段数来决定的。
这样，根据图1的多相时钟传送电路，在电路单元块30就可以得到3相的时钟。这些时钟之间的相位差和在时钟发生部10得到的3相时钟基本一样。换句话说，就可以将3相时钟的频率近乎完全保持在和各时钟之间的相位差，并传送到电路单元块30。对于和延时电路40具有同样电路的其他的电路单元块50等来讲，也可以同样地得到3相的时钟。另外，即使在传送时钟的布线长的场合下及时钟频率高的情况下，也可以将各时钟的频率和各时钟之间的相位差保持在一定的状态下，把多相时钟分配到多个电路单元块。
在同样的半导体集成电路内就可以很容易地实现让延时电路40的延时单元41～43具有和VCO20的延时单元21～23基本相同的特性。
另外，延时单元41～43是作为具有和VCO20的延时单元21～23基本相同的构造来说明的，但是作为对被输入的信号给予和延时单元21～23基本相同的延时的话，具有其他的构造也可以。
还有，通过让VCO20的延时单元的段数n发生变化(n为自然数)和同样地让延时电路40的延时单元的段数发生变化，时钟周期TCLK的每个1/2n相位就可以生成由移动时钟构成的多相时钟。要想生成更多相的时钟的话，采用相位插值电路生成具有两个时钟之间的相位的信号也可以。
另外，如果把所希望的频率的时钟输出到VCO20，给予控制信号的话，时钟发生部10不具备相位同步电路也可以。
(实施例1的第1变形例)
图5为具有与实施例1的第1变形例有关的多相时钟传送电路的半导体集成电路的方框图。图5的半导体集成电路具有分别取代于图1的半导体集成电路单元块30、50和70的电路单元块130、150和170。
图6为表示图5的时钟发生部10的缓冲器16输出的信号及延时电路40的延时单元41～43输出的信号的振幅的例子的图表。在这里，时钟发生部10的缓冲器16为CMOS逻辑电路。一般来讲，延时单元的输出入信号和CMOS逻辑电路的输出入信号的电压范围不同。在给予缓冲器16的电源电压和给予延时单元41～43的电源电压相同的场合下，如图6所表示的那样，延时单元41～43输出信号的振幅WB比缓冲器16输出信号的振幅WA要小。
缓冲器16的输出信号CLKA、CLKB被直接输入到延时电路40的场合下，与被输入和延时单元41～43输出入的信号同样的电压波段的信号的理想的情况想比，第1段的延时单元41输出信号的振幅等就和在该延时单元生成的延时不同了。于是延时单元41输出的时钟CK1A/CK1B的信号电平变化的时序和理想的场合相比就不一样了。对于第2段的延时单元42及第3段的延时单元43也会产生同样的现象。因此，就不能将延时单元41～43各自输出的时钟之间的相位差作为2π/3。
因此，如图5的电路单元块130不仅具有延时电路40、还具有与此相对应的缓冲电路132。缓冲电路132将被输入的信号的振幅按所定的大小来进行输出，缓冲器16的输出信号CLKA、CLKB经过缓冲电路132被输入到延时电路40。
图7为表示图5的电路单元块130的构成的例子的电路图。缓冲电路132具有和延时电路40的延时单元41～43基本相同特性的延时单元34和35。延时单元34和35被输入控制信号BA。延时单元34将被输入的信号CLKA、CLKB的振幅接近于振幅WB的形式输出到延时单元35。同样，延时单元35将被输入的信号的振幅接近振幅WB的形式输出到延时单元41。
延时单元35输出信号的振幅和延时单元41～43输出的信号基本相等。为此，信号CLKA、CLKB的振幅WA和延时单元41～43输出的信号的振幅WB即使不一样，延时电路40也可以输出时钟之间的相位差为2π/3的3相的时钟。
电路单元块150、170中还具有和延时电路60、80相分别对应的缓冲电路152、172。电路单元块150、170的构成和运行由于和电路单元块130一样，故省略对其的说明。
(实施例1的第2变形例)
图8为具有与实施例1的第2变形例有关的多相时钟传送电路的半导体集成电路的方框图。图8的半导体集成电路具有取代图1的半导体集成电路的时钟发生部10的时钟发生部110，还具有缓冲器106、107、108。时钟发生部110从图1的时钟发生部10上去掉了缓冲器16，VCO20将差动信号的时钟CKDA/CKDB进行输出。缓冲器106～108均有和VCO20的延时单元21等基本相同的特性。
传送时钟发生部110输出的时钟CKDA/CKDB的两根布线均有到电路单元块30的延时电路40去的分支点和到电路单元块50的延时电路60去的分支点。缓冲器106位于去延时电路40的分支点和时钟发生部110的之间，并输入信号CKDA、CKDB，将这些振幅按所定的大小进行输出。缓冲器107位于去延时电路60的分支点和去延时电路40的分支点的之间，输入缓冲器106输出的信号，并将这些振幅按所定的大小进行输出。缓冲器108位于电路单元块70的延时电路80和去延时电路60的分支点的之间，输入缓冲器107输出的信号，并将这些振幅按所定的大小进行输出。
缓冲器106～108输出的信号和时钟发生部110输出的信号CKDA、CKKB的振幅基本相等。因而，时钟发生部110和电路单元块30、50和70之间的距离即使大的场合下，也可以将和时钟发生部110输出的基本相同的振幅提供给各电路单元块的延时电路。
根据被连接的布线和负荷，缓冲器106～108输出信号的振幅和信号CKDA、CKDB的振幅有可能不同，但如果调整缓冲器106～108的增益的话，就可以防止此现象。
(实施例1的第3变形例)
图9为具有与实施例1的第3变形例有关的多相时钟传送电路的半导体集成电路的方框图。一般来讲，由于传送控制信号BA的布线长，电阻就会大，因而控制信号BA就容易受到噪声的影响。为此，在时钟发生部和电路单元块中，一个分段的延时单元的延时量就会变的不一致了。为了避免此种情况，就将控制信号BA进行数字化后再传送。
图9的多相时钟传送电路具有时钟发生部210和电路单元块230、250、270。时钟发生部210对在图1的时钟发生部10来讲还具有模—数转换电路(ADC)17和数—模转换电路(DAC)18。电路单元块230、250、270对于图1的电路单元块30、50、70来讲分别还具有DAC232、252、272。
在时钟发生部210上，ACD17将低通滤波器15输出的控制信号BA转换成数字信号，并将所得到的控制信号BD输出到DAC18及各电路单元块的DAC232、252、272。DAC18将被输入的控制信号BD转换成模拟信号，并输出到VCO20。因而，时钟发生部210和时钟发生器10作为PLL进行基本相同地的运行。
在电路单元块230上，DAC232接受被数字化的控制信号BD，并转换成模拟信号，以此来替代图1的控制信号BA输出到延时电路40。同样，DAC252、272将控制信号BD转换成模拟信号，分别输出到延时电路60、80。关于其他方面，与图1的多相时钟传送电路相同。
另外，在VCO20与延时电路40、60、80上，根据数字信号使用被控制的延时的延时单元也可以，在这种场合，就不需要DAC18，232、252、272了。
另外，将低通滤波器15的输出不转换成数字信号，转换成电流信号进行传送也可以。在这个场合，例如，具有替代ADC17的电压—电流转换电路，具有替代DAC18、232、252、272的电流—电压转换电路，被转换成电流信号的控制信号就可以通过这些电流—电压转换电路。
(实施例1的第4变形例)
图10为与实施例1的第4变形例有关的多相时钟传送电路的时钟发生部310的方框图。在图1的多相时钟传送电路上，具有配有PLL的时钟发生部10，但如具有替代它的图10的时钟发生部310也可以。
时钟发生部310具有相位比较器(PD)313、电荷泵(CP)314、低通滤波器(LPF)315、缓冲器(BUF)316和作为时钟生成电路的延时电路(DL)320。相位比较器313和电荷泵314，作为相位比较电路来进行运行。时钟发生部310的相位比较器313和电荷泵314和低通滤波器315和延时电路320构成DLL(delay locked loop)。
相位比较器313与被输入的参考时钟REFCLK和VCO20输出的信号的相位相比较，将根据相位差所得的信号输出到电荷泵314。电荷泵314作为相位比较电路的比较的结果将根据相位差所得的电压输出到低通滤波器315。低通滤波器315将被输入的电压的低频成分作为控制信号BA输出到延时电路320。
延时电路320将根据控制信号BA所得的延时提供给参考时钟REFCLK，并输出到相位比较器313及缓冲器316。在这里，延时电路320将差动信号输出到缓冲器316。缓冲器316与图1的缓冲器16进行同样的运行。另外，低通滤波器315将控制信号BA也输出到延时电路40、60及80。
图11为表示图10的延时电路320的构成的例子的电路图。延时电路320具有延时单元321、322、323和缓冲器324、326。延时单元321～323均和图2的延时单元21～23相同，它们均被输入控制信号BA。延时单元321～323及差动缓冲器被串联在一起。缓冲器324和图2的缓冲器24为同样的。
在图11上，缓冲器326将单端的信号参考时钟REFCLK转换为差动信号，并输出到延时单元321。延时单元323将其输出提供给缓冲器324。另外，缓冲器324将其输出提供给相位比较器313，延时单元322将其输出提供给缓冲器316。
这样，时钟发生器310为使延时电路320输出信号的相位与参考时钟REFCLK的相位一致，使控制信号BA发生变化，并反馈控制延时电路320。在应传送的多相时钟的频率与参考时钟REFCLK一样的场合下，可以采用时钟发生部310。
(实施例2)
在时钟发生部和电路单元块之间，两者的距离大的情况下，容易产生晶体管的特性偏差，也容易产生电源电位或地电位的不一致。在此种场合下，在时钟发生部与电路单元块上一个分段的延时单元的延时量也会达不到一致。为了避免此种情况的发生，在延时电路上装置有校正延时的电路。
图12为与本发明实施例2的多相时钟传送电路的延时电路的电路图。图12的延时电路具有替代在图3的延时电路40上的延时单元41～43的延时单元341、342和343，还具延时校正电路345。延时校正电路345具有相位比较器(PD)346和电荷泵(CP)347和低通滤波器(LPF)348。
延时单元341～343和延时单元21等同样，比如差动缓冲器都具有正输入端、负输入端、正输出端及负输出端。还有，延时单元341～343除了控制信号BA以外，被输入延时校正电路345输出的延时校正信号DBA。延时单元341～343均对被输入到输入端的信号，给予根据控制信号BA及延时校正信号DBA所得的延时并进行输出。延时单元341～343如图12那样被串联在一起。
在各延时单元341～343中生成的延时和图3的延时电路同样，时钟CLKA/CLKB的周期大致为TCLK的1/6。因而，延时单元343输出的时钟CK2A/CK2B和被输入到延时单元341的时钟CLKA/CLKB的相位差大约只有π的偏移量。因此，延时校正电路345根据两个时钟之间的相位差与π之间的相位差生成延时校正信号DBA并输出到延时单元341～343。
相位比较器346，将时钟CLKA/CLKB和CK2A/CK2B置与反相位之间的相位进行比较，将根据相位差所得的信号输出到电荷泵347。电荷泵347将相位比较器346检出的根据相位差所得电压输出到低通滤波器348。低通滤波器348将被输入的电压的低频成分作为延时校正信号DBA输出到延时单元341～343。延时单元341～343不仅根据控制信号BA也根据延时校正信号DBA将生成的延时分别使其变化，使得相位比较器346检出的相位差变小。
根据图12的多相时钟传送电路，通过时钟发生部输出的控制信号BA和根据延时电路产生的时钟所得的延时校正信号DBA来控制延时单元。由于延时校正信号DBA对延时单元进行反馈控制，就可以将在延时单元仅被控制信号BA控制的场合下生成的延时通过延时校正信号DBA校正到适当的值。因而，可以校正因过程误差和时钟发生部与电路单元块之间的电源电位与对地电位的不一致等因素引起的在延时单元的延时误差。
(实施例2的变形例)
图13为实施例2的变形例的多相时钟传送电路的延时电路的电路图。图13的延时电路具有替代在图12的延时电路里的延时单元341～343的延时单元441、442及443，具有替代延时校正电路345的延时校正电路445。延时校正电路445具有相位比较器446和偏移寄存器(SREG)449。相位比较器446和相位比较器346为同样的。
延时单元441～443除了被输入了替代了延时校正信号DBA的数字信号的延时校正信号DBD以外，和延时单元341～343为一样的。延时单元441～443均对被输入到输入端的信号根据控制信号BA及延时校正信号DBD给予延时并进行输出。延时校正信号DBD为nb位(nb为自然数)的数字信号，在nb位中的1位就成为有效(例如，1位仅为“1”，其他的位为“0”)。延时单元441～443根据有效位的位置，仅靠事先定好的大小来使延时发生变化。
相位比较器446在将时钟CK2A/CK2B置于和时钟CLKA/CLKB反相位的之间检测出相位差，根据相位差将信号输出到偏移寄存器449。例如，时钟CK2A/CK2B的相位比时钟CLKA/CLKB的相位快的时候，就对偏移寄存器449输出向右移动、在相反的场合则向左移动的指示信号。
偏移寄存器449根据相位比较器446检测出的相位差来移动有效位，作为延时校正信号DBD输出到延时单元441～443。延时单元441～443分别将产生的延时进行变化，使相位比较器446检测出的相位差变小。
在实施例2及其变形例中，根据图12、图13的延时电路内的各延时单元的延时，被控制信号BA控制为相当接近时钟发生部的各延时单元的延时。为此，就没有必要将延时电路内的延时单元341～343等生成的延时通过延时校正信号DBA和DBD进行大幅地变化。
另外，在实施例2及其变形例中，关于在将被输入的时钟CLKA/CLKB和与其相位差应成为π的时钟之间的相位差检测出来的场合进行了说明，但如果可以检测出相位差的话，对于其他的两个时钟的组合要求其检测出相位差也可以。也就是说，在时钟CLKA/CLKB及延时单元341～343输出的时钟当中无论比较哪两个之间的相位都可以。
还有，关于在延时电路检测出相位差并自动地校正相位差的场合进行了说明，但从集成电路的外部来控制相位差也可以。也就是说，可以在集成电路的外部监视延时电路生成的时钟，从外部给予延时校正信号。
另外，将实施例2及其变形例和实施例1的第1～第4的变形例的任何一个组合起来也可以。
(实施例3)
在以上的实施例中，关于在各电路单元块内为了保持时钟的频率和多相的时钟之间的相位差的技术已进行了说明。在实施例3中，对关于在不同的电路单元块之间使时钟的相位相吻合的技术进行说明。例如如图8所示，当采用缓冲器将时钟CKDA/CKDB传送到各电路单元块时，就会产生被输入到各电路单元块的时钟的相位不一致的问题。这是因为除了从时钟发生部到各电路单元块的距离不同，还有时钟经过的缓冲器的数量因电路单元块不同而不同。
图14为具有与本发明实施例3的多相时钟传送电路的集成电路的方框图。在图14中，多相时钟传送电路具有图8的时钟发生部110、缓冲器501、502、503、504、505、506、507和相位插值器532、552、572和延时电路540、560、580。
缓冲器501～507和延时单元21具有基本相同的特性，它们均被输入控制信号BA。延时电路540、560、580分别和图1的延时电路40、60、80为一样的。相位插值器532和延时电路540包含在电路单元块530中，相位插值器552和延时电路560包含在电路单元块550中，相位插值器572和延时电路580包含在电路单元块570中。电路单元块530、550、570无论哪一个均采用多相时钟来进行信号处理。
传送时钟CKDA/CKDB的布线具有从时钟发生部110到返回点的缓冲器540的第1的部分和从缓冲器504面向时钟发生部110所设的第2的部分。第1的部分具有分别到相位插值器532、552、572分支的分之点A1、A2、A3，第2的部分具有分别到相位插值器532、552、572分支的分之点B1、B2、B3。
在这个布线中，在时钟发生部110和分支点A1之间的区间，设置有缓冲器501。在分支点A1和A2之间的区间、分支点A2和A3之间的区间、分支点A3和B3之间的区间分别设置有缓冲器502、503、504。在分支点B3和B2之间的区间、分支点B2和B1之间的区间分别设置有缓冲器505、506。缓冲器507被连接在布线的终端。
相互相邻的分支点A1和A2之间的布线的长度和分别对应这些分支点的分之点B1和B2之间的布线的长度相等。相互相邻的分支点A2和A3之间的布线的长度和分别对应这些分支点的分之点B2和B3之间的布线的长度相等。
相位插值器532被输入经过从分支点A1分支的布线的时钟和经过从分支点B1分支的布线的时钟。相位插值器532将在使电平变化的两个时序的基本中间的某一点的这两个时钟输出的信号发生变化，并输出到对应的延时电路540。
同样，相位插值器552被输入经过从分支点A2分支的布线的时钟和经过从分支点B2分支的布线的时钟。相位插值器572被输入经过从分支点A3分支的布线的时钟和经过从分支点B3分支的布线的时钟。相位插值器552、572也和相位插值器532一样运行，将输出信号分别输入到延时电路560和580。
图15为表示时钟到达各分支点的时间的例子的图表。图15从概念上表示了在图14的布线上的坐标x和时钟CKDA/CKDB的某个电平变化到达的时间的关系。X轴从时钟发生部面向缓冲器504。
将在分支点A1、A2、A3的时钟的某个电平变化到达的时间分别作为TA1、TA2、TA3，将在分支点B1、B2、B3的时钟的该电平变化到达的时间分别作为TB1、TB2、TB3。将时间TA3和时间TB3中间的某一点作为TM＝(TA3+TB3)/2。
由于在相互相邻的分支点之间各存在一个缓冲器，因而在相互相邻的分支点A1和A2之间的区间和分支点B1和B2之间的区间，传播信号所需的时间基本相等。同样，在相互相邻的分支点A2和A3之间的区间和分支点B2和B3之间的区间，传播信号所需的时间基本相等。也就是图15的TA2-TA1＝TB1-TB2…(1)。
对于相位插值器532的输出时钟的电平变化显现的时间TM1为(TA1+TB1)/2的时候，对于相位校正器552的输出时钟的电平变化显现的时间TM2就为(TA2+TB2)/2。根据公式(1)的关系TM1＝TM2就成立。同样，对于相位插值器572的输出时钟的电平变化显现的时间TM3来讲TM2＝TM＝TM就成立。
这样，相位插值器532、552、572无论哪一个都让输出的电平在时间TM发生变化。也就是说，由于相位插值器532、552、572将相位基本一致的时钟输出，在电路单元块530、550、570就可以采用在这些电路单元块之间的时间差基本没有的多相时钟。
另外，也可以采用如下的方法。也就是说，对于相位插值器532考虑的话，在从分支点A1到缓冲器504的区间和从缓冲器504到分支点B1的区间均有两个缓冲器。当两区间的布线的长度基本相等时，在两区间传播时钟所需的时间就可以基本相等。在其电平变化被输入到缓冲器504的时间和缓冲器504输出其变化的时间的中间的某一点就为TM。这时，由于TM-TA1＝TB1-TM成立，对于相位插值器532的输出时钟的某个电平变化显现的时间就为(TA1+TB1)/2＝TM。
同样，关于相位插值器552，在从分支点A2到缓冲器504和从缓冲器504到分支点B2上转发时钟所需的时间基本相等。于是TM-TA2＝TB2-TM就成立，因而与相位插值器552输出到时间TM的电平变化相对应的、在相位插值器552的输出上显现的时间则为(TA2+TB2)/2＝TM。
还有，关于相位插值器572，在从分支点A3到缓冲器504和从缓冲器504到分支点B3上传播时钟所需的时间基本相等。于是TM-TA3＝TB3-TM就成立，因而与相位插值器552输出到时间TM的电平变化相对应的、在相位插值器572的输出上显现的时间则为(TA3+TB3)/2＝TM。
这样，相位插值器532、552、572无论哪一个都让输出的电平在时间TM发生变化。也就是说，相位插值器532、552、572将相位基本一致的时钟输出。
另外，即使不具有缓冲器501～507的场合下，对于各相位插值器来讲，只要将和两个分支点的各个返回点之间的两区间的布线的长度设计成基本一样的话，就能达到同样效果。
还有，在以上的实施例中，对关于作为延时单元采用差动缓冲器的例子进行了说明，但也可以采用单端信号用的缓冲器。在这个场合，时钟就作为单端信号。
还有，对关于具有延时电路的缓冲器的3个场合进行了说明，但电路时钟的数量为几个都可以。
还有，本发明的多相时钟传送电路输出的时钟的频率例如是1GHz，但在这个数以上的频率也可以。时钟的频率越高的话，根据本发明控制时钟间的非对称的效果就越大。特别是在时钟的频率为1GHz以上情况下能得到很大的效果。
还有，对关于传送3相时钟的场合进行了说明，但传送2相或4相以上的时钟也同样可以很容易地进行。
如上所述，根据本发明就可以实现控制时钟间的相位差、提供频率也稳定的多相时钟的多相时钟传送电路。

Claims (18)

1.一种多相时钟传送电路，其特征为：具有生成并输出与参考时钟同步的时钟和对应所述参考时钟和所述时钟之间的相位差的控制信号的时钟发生部、根据所述时钟和所述控制信号生成并输出多相时钟的延时电路，
所述时钟发生部，具有包含有对被输入的信号根据所述控制信号给予延时并将其输出的延时单元的、生成具有所述参考时钟频率的整数倍频率信号并将其作为所述时钟输出的时钟生成电路，
所述延时电路，具有被串联连接的、分别对被输入的信号根据所述控制信号给予延时并将其输出的多个延时单元，并且具有输入所述时钟的电路，将所述多个延时单元分别输出的信号作为构成所述多相时钟的信号进行输出。
2.根据权利要求1所述的多相时钟传送电路，其特征为：所述时钟发生部还具有将所述参考时钟与由所述时钟生成电路输出的时钟进行相位比较，输出得出的比较结果的相位比较电路、和将所述比较结果的低频成分作为所述控制信号而输出的低通滤波器，
所述时钟生成电路，通过振荡而生成并输出对应控制信号的频率信号，
由所述时钟生成电路、所述相位比较电路和所述低通滤波器构成锁相环PLL(phase locked loop)。
3.根据权利要求1所述的多相时钟传送电路，其特征为：所述时钟发生部还具有对所述参考时钟与由所述时钟生成电路输出的时钟进行相位比较，输出得出的比较结果的相位比较电路、和将所述比较结果的低频率成分作为所述控制信号来输出的低通滤波器，
所述时钟生成电路根据所述控制信号使所述参考时钟延时并将其输出，由所述时钟生成电路、所述相位比较电路和低通滤波器构成延时锁定环DLL(delay locked loop)。
4.根据权利要求1所述的多相时钟传送电路，其特征为：所述时钟生成电路的延时单元与所述延时电路的多个延时单元具有基本相同的构造。
5.根据权利要求1所述的多相时钟传送电路，其特征为：所述时钟为差动信号，在所述时钟生成电路及所述延时电路里的延时单元为差动缓冲器。
6.根据权利要求1所述的多相时钟传送电路，其特征为：将所述延时电路的多个延时单元不仅根据所述控制信号，而且还分别根据延时校正信号来控制对被输入信号给予的延时。
7.根据权利要求6所述的多相时钟传送电路，其特征为：所述延时电路还具有将由所述串联连接的多个延时单元各自输出的信号和所述时钟当中的2个信号作为输入、对应所述2个信号之间的相位差与规定值的差而生成并输出所述延时校正信号的延时校正电路。
8.根据权利要求7所述的多相时钟传送电路，其特征为：所述延时校正电路输出数字信号的所述延时校正信号。
9.根据权利要求6所述的多相时钟传送电路，其特征为：所述延时校正信号是从包括该多相时钟传送电路的半导体集成电路的外部被输入的。
10.根据权利要求1所述的多相时钟传送电路，其特征为：还具有与所述延时校正电路对应的缓冲电路，所述缓冲电路将所述时钟的振幅处理成所定的大小并输出到对应的延时电路。
11.根据权利要求10所述的多相时钟传送电路，其特征为：所述缓冲电路具有与所述延时电路的延时单元基本相同样特性的延时单元。
12.根据权利要求1所述的多相时钟传送电路，其特征为：在传送所述时钟的布线的通向所述延时电路的分支点与所述时钟发生部之间，将输入信号的振幅限制在规定的大小并将其输出的缓冲器。
13.根据权利要求12所述的多相时钟传送电路，其特征为：所述缓冲器具有与所述时钟生成电路的延时单元基本相同特性的延时单元。
14.根据权利要求1所述的多相时钟传送电路，其特征为：在具有将所述控制信号转换成数字信号并输出的模—数转换电路的同时，还具有对应所述延时电路的、将被转换成数字信号并被传送来的控制信号转换成模拟信号并输出到所述延时电路的数—模转换电路。
15.根据权利要求1所述的多相时钟传送电路，其特征为：在具有多个所述延时电路的同时，还具有对应所述多个延时电路的多个相位插值器，
传送所述时钟的布线，具有从所述时钟发生部到返回点的第一部分、和从所述返回点朝向所述时钟发生部而设置的第二部分，而且在所述第一及第二部分中分别具有对于每个所述相位插值器的通向该相位插值器的分支的第一及第二分支点，
所述多个相位插值器，均将经过从所述第一及第二的各个分支点分支出来的布线的2个信号作为输入，在分别使所述2个信号形成电平变化的两个时间的大致中间的某一时刻使输出信号的电平发生变化，并把其作为所述时钟输出到相对应的延时电路，
在所述第一分支点中的在互相相邻的两个分支点的之间的区间和在所述第二分支点中的与这些第一分支点相对应的两个分支点之间的区间，信号传输的所需时间基本相等。
16.根据权利要求15所述的多相时钟传送电路，其特征为：在所述第一分支点中的在互相相邻的两个分支点之间的区间和在所述第二分支点中的与这些第一分支点相对应的两个分支点之间的区间，还具有同样数量的缓冲器。
17.根据权利要求15所述的多相时钟传送电路，其特征为：在所述第一分支点中的在互相相邻的两个分支点的之间的布线的长度和在所述第二分支点中的与这些第一分支点相对应的两个分支点之间的布线的长度基本相等。
18.一种多相时钟传送方法，其特征为：具有求得与参考时钟同步的时钟和对应所述参考时钟与所述时钟之间的相位差的控制信号的时钟发生步骤、和根据所述时钟和所述控制信号来求得多相时钟的延时步骤，
所述时钟发生步骤是，采用对于被输入的信号根据所述控制信号给予延时并输出的延时单元，将具有所述参考时钟频率的整数倍频率信号作为所述时钟来求得，
所述延时步骤是，采用分别对被输入的信号根据所述控制信号给予延时并将其输出的多个延时单元串联连接的，输入所述时钟的电路，求出分别由所述多个延时单元输出的信号，并将其作为构成所述多相时钟的信号。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1667956B (zh) * 2003-11-19 2010-08-11 国际商业机器公司 产生多个多相位时钟信号的模块化数字锁定环及其方法
CN101860365A (zh) * 2010-06-12 2010-10-13 中兴通讯股份有限公司 参考时钟源切换方法及装置
CN102404001A (zh) * 2011-12-26 2012-04-04 电子科技大学 一种多相时钟产生及传送电路
CN101867367B (zh) * 2004-10-18 2012-04-18 飞思卡尔半导体公司 用于内插延迟的电路和方法
CN101207436B (zh) * 2007-12-12 2012-08-15 上海华为技术有限公司 一种反馈延时锁相装置及方法以及相位误差检测单元
CN110445481A (zh) * 2019-08-06 2019-11-12 中国科学院近代物理研究所 一种采样间隔不均匀性修正电路及方法
CN111211777A (zh) * 2020-01-14 2020-05-29 中山大学 一种防止芯片时序违例的系统、方法及装置
CN111404514A (zh) * 2020-05-12 2020-07-10 杰华特微电子（杭州）有限公司 时钟产生电路和多相开关电路

Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7180352B2 (en) * 2001-06-28 2007-02-20 Intel Corporation Clock recovery using clock phase interpolator
TWI289973B (en) * 2002-10-10 2007-11-11 Via Tech Inc Method and related circuitry for multiple phase splitting by phase interpolation
KR100543465B1 (ko) * 2003-08-04 2006-01-20 고려대학교 산학협력단 지연된 클록 신호를 발생하는 장치 및 방법
US7151398B2 (en) * 2003-08-26 2006-12-19 Integrated Device Technology, Inc. Clock signal generators having programmable full-period clock skew control
US6977539B1 (en) * 2003-08-26 2005-12-20 Integrated Device Technology, Inc. Clock signal generators having programmable full-period clock skew control and methods of generating clock signals having programmable skews
JP4613483B2 (ja) * 2003-09-04 2011-01-19 日本電気株式会社 集積回路
US6975557B2 (en) * 2003-10-02 2005-12-13 Broadcom Corporation Phase controlled high speed interfaces
KR100568106B1 (ko) * 2003-10-24 2006-04-05 삼성전자주식회사 지터억제회로를 갖는 지연동기루프회로
US6970029B2 (en) * 2003-12-30 2005-11-29 Intel Corporation Variable-delay signal generators and methods of operation therefor
US7088275B2 (en) * 2003-12-31 2006-08-08 Conexant Systems, Inc. Variable clock rate analog-to-digital converter
US6998888B1 (en) * 2004-03-05 2006-02-14 Marvell International Ltd. Scalable integrated circuit architecture with analog circuits
US7259600B1 (en) 2004-03-05 2007-08-21 Marvell International Ltd. Scalable integrated circuit architecture
US7464283B2 (en) * 2004-06-28 2008-12-09 Texas Instruments Incorporated System and method for producing precision timing signals by controlling register banks to provide a phase difference between two signal paths
US7149145B2 (en) * 2004-07-19 2006-12-12 Micron Technology, Inc. Delay stage-interweaved analog DLL/PLL
US7057429B2 (en) * 2004-07-20 2006-06-06 Micron Technology, Inc. Method and apparatus for digital phase generation at high frequencies
KR100709438B1 (ko) * 2004-09-20 2007-04-18 주식회사 하이닉스반도체 내부 클럭 발생 장치
EP1878116A4 (en) * 2005-04-18 2010-04-07 Agency Science Tech & Res DELAY DEVICE
JP4667196B2 (ja) * 2005-10-12 2011-04-06 パナソニック株式会社 位相調整回路
US7411429B2 (en) * 2005-10-28 2008-08-12 Silicon Integrated Systems Corp. System and method for clock switching
US7379382B2 (en) 2005-10-28 2008-05-27 Micron Technology, Inc. System and method for controlling timing of output signals
US7323921B2 (en) * 2005-11-22 2008-01-29 Sigmatel, Inc. Clock generator, system on a chip integrated circuit and methods for use therewith
US8130871B2 (en) * 2006-01-09 2012-03-06 Sigmatel, Inc. Integrated circuit having radio receiver and methods for use therewith
US9237000B2 (en) * 2006-06-19 2016-01-12 Intel Corporation Transceiver clock architecture with transmit PLL and receive slave delay lines
US7456672B1 (en) * 2006-09-11 2008-11-25 Lattice Semiconductor Corporation Clock systems and methods
JP2008135835A (ja) * 2006-11-27 2008-06-12 Fujitsu Ltd Ｐｌｌ回路
KR100825800B1 (ko) * 2007-02-12 2008-04-29 삼성전자주식회사 딜레이 매트릭스를 구비하는 광대역 다중 위상 출력지연동기 루프 회로
US7446693B1 (en) * 2007-05-18 2008-11-04 M/A-Com, Inc. Phase domain analog to digital converter
US8032778B2 (en) 2008-03-19 2011-10-04 Micron Technology, Inc. Clock distribution apparatus, systems, and methods
KR100980405B1 (ko) * 2008-10-13 2010-09-07 주식회사 하이닉스반도체 Ｄｌｌ 회로
KR101083674B1 (ko) * 2008-11-11 2011-11-16 주식회사 하이닉스반도체 다중 위상 클럭 생성 회로
KR101467417B1 (ko) * 2008-12-30 2014-12-11 주식회사 동부하이텍 디지털 동기 회로
CN102449950B (zh) * 2009-05-29 2014-11-05 汤姆森特许公司 符号定时恢复方法和设备
US8255733B1 (en) 2009-07-30 2012-08-28 Lattice Semiconductor Corporation Clock delay and skew control systems and methods
TWI388177B (zh) * 2009-10-20 2013-03-01 Princeton Technology Corp 週期訊號平衡電路與晶片佈局時平衡週期訊號的方法
US9041452B2 (en) * 2010-01-27 2015-05-26 Silicon Laboratories Inc. Circuit and method of clocking multiple digital circuits in multiple phases
US8885671B1 (en) * 2010-09-10 2014-11-11 Keysight Technologies, Inc. System for compensating for periodic noise in time interleaved system
JP5940413B2 (ja) * 2012-08-10 2016-06-29 ルネサスエレクトロニクス株式会社 半導体装置及び電子装置
TWI461717B (zh) * 2012-11-05 2014-11-21 Realtek Semiconductor Corp 掃描時脈產生器以及掃描時脈產生方法
US8933739B1 (en) * 2013-07-05 2015-01-13 Kabushiki Kaisha Toshiba Semiconductor integrated circuit
US9432030B2 (en) * 2013-12-05 2016-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Circuit and operating method of PLL
GB2533318A (en) * 2014-12-16 2016-06-22 Ibm Voltage-controlled ring oscillator with delay line
US9541990B2 (en) 2015-04-21 2017-01-10 Cypress Semiconductor Corporation Asynchronous transceiver for on-vehicle electronic device
US9438252B1 (en) * 2015-10-20 2016-09-06 Integrated Device Technology, Inc. Integrated circuits having low power, low interference and programmable delay generators therein and methods of operating same
CN106026994B (zh) * 2016-05-16 2019-03-01 东南大学 一种基于pvtm的宽电压时钟拉伸电路
US9793900B1 (en) 2016-06-29 2017-10-17 Microsoft Technology Licensing, Llc Distributed multi-phase clock generator having coupled delay-locked loops
US10243762B1 (en) * 2018-04-16 2019-03-26 Macom Connectivity Solutions, Llc Analog delay based fractionally spaced n-tap feed-forward equalizer for wireline and optical transmitters
US11217298B2 (en) * 2020-03-12 2022-01-04 Micron Technology, Inc. Delay-locked loop clock sharing
CN116097106A (zh) * 2020-11-30 2023-05-09 华为技术有限公司 芯片及时钟检测方法
CN112953530B (zh) * 2021-01-28 2024-02-23 星宸科技股份有限公司 除频器电路
KR102707477B1 (ko) * 2021-04-19 2024-09-19 텐센트 테크놀로지(센젠) 컴퍼니 리미티드 클록 동기화를 위한 시스템, 신호 동기화를 제어하기 위한 방법, 및 저장 매체

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2776925B2 (ja) 1988-12-07 1998-07-16 株式会社日立製作所 クロック信号供給装置及び電子計算機
JP3085258B2 (ja) * 1997-09-10 2000-09-04 日本電気株式会社 クロック信号分配回路
JP3313631B2 (ja) * 1997-11-05 2002-08-12 日本電気株式会社 集積回路
JP3467446B2 (ja) * 2000-03-30 2003-11-17 Ｎｅｃエレクトロニクス株式会社 デジタル位相制御回路

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1667956B (zh) * 2003-11-19 2010-08-11 国际商业机器公司 产生多个多相位时钟信号的模块化数字锁定环及其方法
CN101867367B (zh) * 2004-10-18 2012-04-18 飞思卡尔半导体公司 用于内插延迟的电路和方法
CN101207436B (zh) * 2007-12-12 2012-08-15 上海华为技术有限公司 一种反馈延时锁相装置及方法以及相位误差检测单元
CN101860365A (zh) * 2010-06-12 2010-10-13 中兴通讯股份有限公司 参考时钟源切换方法及装置
CN101860365B (zh) * 2010-06-12 2013-09-11 中兴通讯股份有限公司 参考时钟源切换方法及装置
CN102404001A (zh) * 2011-12-26 2012-04-04 电子科技大学 一种多相时钟产生及传送电路
CN102404001B (zh) * 2011-12-26 2013-05-29 电子科技大学 一种多相时钟产生及传送电路
CN110445481A (zh) * 2019-08-06 2019-11-12 中国科学院近代物理研究所 一种采样间隔不均匀性修正电路及方法
CN111211777A (zh) * 2020-01-14 2020-05-29 中山大学 一种防止芯片时序违例的系统、方法及装置
CN111211777B (zh) * 2020-01-14 2021-12-07 中山大学 一种防止芯片时序违例的系统、方法及装置
CN111404514A (zh) * 2020-05-12 2020-07-10 杰华特微电子（杭州）有限公司 时钟产生电路和多相开关电路
CN111404514B (zh) * 2020-05-12 2024-03-22 杰华特微电子股份有限公司 时钟产生电路和多相开关电路

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