CN1427547A - Pll电路 - Google Patents

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Abstract

获得一种改善到能忽视相位误差程度的PLL电路。VDL1I及1R使输入时钟ICLK及反馈时钟RCLK延迟，将延迟输入时钟DICLK及延迟反馈时钟DRCLK供给PLL部10。PLL部10接收延迟输入时钟DICLK及延迟反馈时钟DRCLK，输出PLL输出信号OUTP。该PLL输出信号OUTP通过外部电路，最后作为反馈时钟RCLK反馈。PD3检测输入时钟ICLK、反馈时钟RCLK的相位差，输出相位比较信号SPD。控制逻辑电路2根据相位比较信号SPD，判断反馈时钟RCLK相对于入时钟ICLK的相位超前情况，控制VDL1R的延迟时间DT，以便输入时钟ICLK和反馈时钟RCLK的相位误差为零。

Description

PLL电路
技术领域
本发明涉及在半导体集成电路中使相位误差(残留误差)更低的PLL电路。
背景技术
随着LSI技术的微细化的高速发展，系统的时钟和LSI内部的相位误差的余裕越来越少，补偿该相位误差的PLL电路的使用频度越来越高。
图14是表示现有的PLL电路结构的框图。如该图所示，PLL电路20由PFD(Phase Frequency Detector；相位比较器)21、CP(Charge Pump；充电泵)22、LF(Loop Filter；回路滤波器23、以及VCO(Voltage Controlled  Osillator；电压控制振荡电路)24构成，接收作为基准时钟的输入时钟ICLK和反馈时钟RCLK，与输入时钟ICLK和反馈时钟RCLK同步地进行相位同步处理(PLL处理)，输出PLL输出信号OUTP。
PFD21检测输入时钟ICLK和反馈时钟RCLK的相位差(时间)，将相位比较信号输出给CP22。CP22将相位比较信号变换成电流值，输出给LF23。LF23将从CP22获得的电流量变换成电压值。VC024进行基于在LF23中获得的电压值的频率振荡，输出PLL输出信号OUTP。该PLL输出OUTP通过外部电路，作为反馈时钟RCLK反馈给PFD21。
图15是表示PLL电路进行的同步后的输入时钟ICLK和反馈时钟RCLK的关系的时序图。如该图所示，输入时钟ICLK和反馈时钟RCLK的残留误差OS为“0”，完全同步。
PLL电路20中生成输入时钟ICLK及反馈时钟RCLK的各自的电路结构的非对称性、或半导体电路的制造工序中的离散或PFD21或CP22成为引起相位误差的原因。前者改善非对称性，在消除相位误差方面就能改善，而后者近似于物理现象，难以改善。
因此，在迄今构成的PLL电路中，难以使其相位误差完全为零，会产生一定的微小的相位误差。该相位误差的时间的绝对值虽然不会从以前开始发生变化，但年年高速化的时钟的周期性的比例确实增大，与此相伴随的允许的相位误差的范围变小，近年来越发成为不能忽视的状况。
图16是表示PLL电路进行的同步后的输入时钟ICLK和反馈时钟RCLK的关系的时序图。如该图所示，在输入时钟ICLK和反馈时钟RCLK之间发生不为“0”的残留误差OS。
现有的PLL电路虽然将图15所示的完全同步作为理想，但由于上述的原因，实际上如图16所示，存在发生不为“0”的不能忽视的残留误差OS的问题。
发明内容
本发明就是为了解决上述的问题而完成的，目的在于获得一种将相位误差改善到能被忽视的程度的PLL电路。
本发明的第一方面所述的PLL电路备有：使基准时钟延迟第一延迟时间，获得延迟基准时钟的第一延迟装置；使反馈时钟延迟第二延迟时间，获得延迟反馈时钟的第二延迟装置；以及接收上述延迟基准时钟和上述延迟反馈时钟，使两者的相位同步地输出PLL输出信号的PLL部，与上述PLL输出相关联的信号作为上述反馈时钟反馈，为了根据上述基准时钟及上述反馈时钟，减少上述基准时钟、上述反馈时钟之间的相位差，还备有使上述第一及第二延迟时间中至少一者发生变化的进行延迟装置控制处理的相位差减少延迟控制装置。
另外，发明的第二方面是第一方面所述的PLL电路，上述相位差减少延迟控制装置包括：对上述基准时钟和上述反馈时钟的相位进行比较，输出相位比较信号的相位比较装置；以及延迟控制装置，该延迟控制装置根据上述相位比较信号，判断上述反馈时钟相对于上述输入时钟的相位的超前情况，在断定了上述反馈时钟的相位超前的相位超前判断时，沿着上述第二延迟时间相对于上述第一延迟时间的相对延迟时间增大的方向改变指示内容，在断定了上述反馈时钟的相位延迟的相位延迟判断时，将沿着上述相对延迟时间减少的方向改变指示内容的第一及第二延迟控制信号输出给上述第一及第二延迟装置，进行上述延迟装置控制处理。
另外，发明的第三方面是第二方面所述的PLL电路，上述第二延迟装置包括从输入端输入上述反馈时钟，并传输该反馈时钟，从输出端作为上述延迟反馈时钟输出的延迟线；以及根据上述第二延迟控制信号，改变附加在上述延迟线上的电容值的电容值变更装置。
另外，发明的第四方面是第三方面所述的PLL电路，上述第一延迟控制信号包含按照规定时间使上述第一延迟时间固定的信号，上述第二延迟控制信号包含第一至第n(n≥2)延迟数字信号，上述延迟线包含按照第一至第n的顺序串联连接的第一至第n反相器，上述电容值变更装置备有利用上述第一至第n延迟数字信号控制导通/截止的第一至第n开关元件、以及通过上述第一至第n开关元件分别连接在上述第一至第n反相器的输出部上的第一至第n电容器，上述延迟控制装置在断定了上述相位超前时，使上述第一至第n延迟数字信号沿着上述第一至第n电容器中导电性地连接在上述第一至第n反相器上的电容器的总电容值增加的方向变化，在断定了上述相位延迟时，使上述第一至第n延迟数字信号沿着上述总电容值减少的方向变化。
另外，发明的第五方面是第四方面所述的PLL电路，上述第一至第n电容器设定相同的电容值，上述延迟控制装置在断定了上述相位超前时，沿着指示导通状态信号数增加的方向设定上述第一至第n延迟数字信号，在断定了上述相位延迟时，沿着指示导通状态信号数减少的方向设定上述第一至第n延迟数字信号。
另外，发明的第六方面是第四方面所述的PLL电路，设定上述第一、第二、第三、...第n电容器，使电容值的比为20、21、22、...2(n -1)，上述延迟控制装置在将上述第一至第n延迟数字信号作为按照第一至第n的顺序进位的双值信号值时，当断定了上述相位超前时，沿着上述双值信号值增大的方向，控制上述第一至第n延迟数字信号，当断定了上述相位延迟时，沿着上述双值信号值减少的方向，控制上述第一至第n延迟数字信号。
另外，发明的第七方面是第二方面所述的PLL电路，上述第二延迟装置包括由输入端输入上述反馈时钟，使该反馈时钟传输并从输出端作为上述延迟反馈时钟输出的延迟线，上述延迟线有根据上述第二延迟控制信号，改变信号传输路径的延迟路径变更功能。
另外，发明的第八方面是第七方面所述的PLL电路，上述第一延迟控制信号包含按照规定时间使上述第一延迟时间固定的信号，上述第二延迟控制信号包含第一至第n(n≥2)延迟数字信号，上述延迟线包含按照第一至第n的顺序串联连接的第一至第n选择器，上述第一选择器在一个输入部中接收上述反馈时钟，在另一个输入部中通过第一部分延迟部接收上述反馈时钟，上述第一至第(n-1)选择器的输出部分别连接在上述第二至第n选择器的一个输入部上，上述第一至第(n-1)选择器的输出部通过上述第二至第n部分延迟部分别连接在另一输入部上，从上述第n选择器输出后，生成上述延迟反馈时钟，从上述第一至第n选择器在控制输入部中分别接收上述第一至第n延迟数字信号，根据上述第一至第n延迟数字信号，选择一个输入部及另一个输入部两者中的某一者的输入，上述延迟控制装置在断定了上述相位超前时，使上述第一至第n延迟数字信号沿着上述第一至第n部分延迟部中作为上述第一至第n选择器的另一输入部选择的部分延迟部的总延迟时间增加的方向变化，在断定了上述相位延迟时，使上述第一至第n延迟数字信号沿着上述总延迟时间减少的方向变化。
另外，发明的第九方面是第八方面所述的PLL电路，上述第一至第n部分延迟部设定相同的延迟时间，上述延迟控制装置在断定了上述相位超前时，沿着指示另一个输入部的选择的信号数增加的方向控制上述第一至第n延迟数字信号，在断定了上述相位延迟时，沿着指示另一个输入部的选择的信号数减少的方向控制上述第一至第n延迟数字信号。
另外，发明的第十方面是第九方面所述的PLL电路，设定上述第一、第二、第三、…第n部分延迟部，使延迟时间的比为20、21、22、…2(n-1)，上述延迟控制装置在将上述第一至第n延迟数字信号作为按照第一至第n的顺序进位的双值信号值时，当断定了上述相位超前时，沿着上述双值信号值增大的方向，控制上述第一至第n延迟数字信号，当断定了上述相位延迟时，沿着上述双值信号值减少的方向，控制上述第一至第n延迟数字信号。
另外，发明的第十一方面是第二至第十方面中任意一方面所述的PLL电路，上述相位比较装置包括D型双稳态多谐振荡器，该双稳态多谐振荡器在数据输入端及触发输入端两者中的一者中接收上述输入时钟，在数据输入端及触发输入端两者中的另一者中接收上述反馈时钟，从输出部输出上述相位比较信号。
另外，发明的第十二方面是第十一方面所述的PLL电路，输入时钟延迟用及反馈时钟延迟用分别规定第一种及第二种，上述相位比较信号包括第一种及第二种相位比较信号，上述相位比较装置还备有第一种延迟部、以及第二种延迟部，上述D型双稳态多谐振荡器包括通过上述第一种延迟部在一个输入端接收上述输入时钟，在另一个输入端直接接收上述反馈时钟，从输出部输出上述第一种相位比较信号的第一种D型双稳态多谐振荡器；以及在一个输入端直接接收上述输入时钟，在另一个输入端通过上述第二种延迟部接收上述反馈时钟，从输出部输出上述第二种相位比较信号的第二种D型双稳态多谐振荡器。
另外，发明的第十三方面是第十二方面所述的PLL电路，上述第一种延迟部包括按照上述第一至第m(m≥2)的顺序，延迟时间设定得长的第一至第m第一种延迟部，上述第二种延迟部包括按照上述第一至第m的顺序，延迟时间设定得长的第一至第m第二种延迟部，上述相位比较信号包括标准相位比较信号，上述第一种相位比较信号包括第一至第m第一种相位比较信号，上述第二种相位比较信号包括第一至第m第二种相位比较信号，上述第一种D型双稳态多谐振荡器包括通过上述第一至第m第一种延迟部在一个输入端接收上述输入时钟，在另一个输入端直接接收上述反馈时钟，从输出部输出上述第一至第m第一种相位比较信号的第一至第m第一种D型双稳态多谐振荡器，上述第二种D型双稳态多谐振荡器包括在一个输入端直接接收上述输入时钟，在另一个输入端通过上述第一至第m第二种延迟部接收上述反馈时钟，从输出部输出上述第一至第m第二种相位比较信号的第一至第m第二种D型双稳态多谐振荡器，上述D型双稳态多谐振荡器还包括用一个输入端直接接收上述输入时钟，用另一个输入端直接接收上述反馈时钟，从输出部输出上述标准相位比较信号的标准D型双稳态多谐振荡器，上述延迟控制装置根据上述第一至第m第一种相位比较信号、上述标准相位比较信号及上述第一至第m第二种相位比较信号，判断上述输入时钟、反馈时钟之间的相位差，按照考虑了上述相位差的时间幅度，输出上述相对延迟时间变化的指示内容的上述第一及第二延迟信号。
另外，发明的第十四方面是第一方面至第十三方面中的任意一方面所述的PLL电路，上述相位差减少延迟控制装置在上述PLL部一旦对上述延迟基准时钟和上述延迟反馈时钟的同步处理结束，经过了设想的时间以上的规定时间后，使上述延迟装置开始进行控制处理。
另外，发明的第十五方面是第一方面至第十三方面中的任意一方面所述的PLL电路，还备有接收上述延迟基准时钟及上述延迟反馈时钟，检测两信号是否同步，输出同步检测信号的同步检测电路，上述相位差减少延迟控制装置在上述同步检测信号指示了上述延迟基准时钟和上述延迟反馈时钟的同步后，使上述延迟装置开始进行控制处理。
附图的简单说明：
图1是表示本发明的实施形态1的PLL电路的结构框图。
图2是表示图1中的VDL的控制信号和延迟时间的关系曲线图。
图3是表示图1中的VDL的内部结构例的电路图。
图4是表示图1中的PD的内部结构例的说明图。
图5是表示图1中的控制逻辑电路的工作的流程图。
图6是表示本发明的实施形态2的PLL电路中的VDL的结构的电路图。
图7是表示本发明的实施形态3的PLL电路中的VDL的结构的电路图。
图8是表示本发明的实施形态4的PLL电路中的VDL的结构的电路图。
图9是表示本发明的实施形态5的PLL电路中的PD的结构的电路图。
图10是表示本发明的实施形态6的PLL电路中的PD的结构的电路图。
图11是表示实施形态6的控制逻辑电路的工作的流程图。
图12是表示本发明的实施形态7的PLL电路的内部结构的框图。
图13是表示图12中的同步检测电路的内部结构例的框图。
图14是表示现有的PLL电路的结构框图。
图15是表示由PLL电路进行的同步后的输入时钟和反馈时钟的关系的时序图。
图16是表示由PLL电路进行的同步后的输入时钟和反馈时钟的关系的时序图。
发明的具体实施形态
<实施形态1>
图1是表示本发明的实施形态1的PLL电路的结构框图。如该图所示，实施形态1的PLL电路除了相当于现有结构的PLL电路(图14中的PLL电路20等)的PLL部10以外，还有VDL(Variable DelayLine；可变延迟线(电路))1I、VDL1R、控制逻辑电路2及PD3。
VDL1I接收输入时钟ICLK，根据控制信号SI，使输入时钟ICLK延迟一延迟时间，将延迟输入时钟DICLK供给PLL部10。VDL1R接收反馈时钟RCLK，根据延迟控制信号SR，使反馈时钟RCLK延迟一延迟时间，将延迟反馈时钟DRCLK输出给PLL部10。
PLL部10接收延迟输入时钟DICLK及延迟反馈时钟DRCLK，进行PLL工作，以便这些信号同步，输出PLL输出信号OUTP。另外，图1中虽然未示出，但该PLL输出OUTP通过外部电路最后作为反馈时钟RCLK进行反馈。
另一方面，PD3接收输入时钟ICLK及反馈时钟RCLK，检测它们的相位差，将相位比较信号SPD输出给控制逻辑电路2。控制逻辑电路2根据相位比较信号SPD，判断延迟反馈时钟DRCLK相对于延迟输入时钟DICLK的相位超前情况，根据判断结果，生成控制信号SI及延迟控制信号SR。
图2是表示VDL1R中的延迟控制信号SR和延迟时间DT的关系的曲线图。如该图所示，在可变延迟范围ΔVD内，延迟时间DT与延迟控制信号SR的值(有位数为“1”的情况)成正比地变化。另外，对应于延迟范围中心点CP的延迟时间DT为中间延迟时间dct。另一方面，VDL1I根据控制信号SI而被固定在中间延迟时间dct附近。
图3是表示VDL1R的内部结构例的电路图。如该图所示，VDL1R1串联连接由n级反相器G1～Gn和波形整形用反相器Gx构成的(n+1)级反相器。而且，反相器G1用输入部接收反馈时钟RCLK，波形整形用反相器Gx的输出成为延迟反馈时钟DRCLK。
反相器G1～Gn的输出部分别连接在晶体管开关Q1～Qn的漏极上，晶体管开关Q1～Qn的源极分别通过电容器C1～Cn接地。
晶体管开关Q1～Qn的栅极分别接收延迟控制用的延迟数字信号SR1～SRn。另外，电容器C1～Cn的电容值全部为C0。另外，延迟数字信号SR1～SRn成为延迟控制信号SR。
在这样的结构中，其栅极接收变成“1”(高电平)的延迟数字信号SRi(i＝1～n)的晶体管开关Qi导通，所以电容器Ci被导电性地连接在反相器Gi的输出部上的部分随着反相器G1～Gn的电容器的电容值的增加而增加，使电容器充放电的时间随着延迟时间DT的增大而增大。即，如图2所示，VDL1R1具有作为与控制信号SR即延迟数字信号SRI～SRn中变成“1”的信号数成正比地改变延迟时间的电容值变更装置的功能。另外，由于对导电性地连接在反相器Gi的输出部上的电容器Ci进行充放电工作，虽然信号波形有些钝化，但通过下一级的反相器G(i+1)或Gx的反相放大工作进行的波形整形，能得以改善。
图4是表示PD3的内部结构例的说明图。如该图所示，PD3由一个D-FF(D型双稳态多谐振荡器)11构成。D-FF11接收输入时钟ICLK作为输入数据，接收反馈时钟RCLK作为触发输入，如果有Q输出，则输出相位比较信号SPD。
D-FF11将触发输入的上升边触发脉冲，在输入时钟ICLK比反馈时钟RCLK相位超前的情况下，相位比较信号SPD呈高电平，在反馈时钟RCLK比输入时钟ICLK相位超前的情况下，相位比较信号SPD呈低电平。以下，假定本实施形态中所说的D-FF都将触发输入的上升边作为触发脉冲。
图5是表示控制逻辑电路2的工作的流程图。以下，参照该图说明控制逻辑电路2进行的延迟控制信号SR的计数工作(延迟数字信号SR1～SRn中变成“1”的信号数的增减工作)。
首先，在步骤S1中，从PD3输入相位比较信号SPD，在步骤S2中，识别相位比较信号SPD的“高”、“低”。以后，返回步骤S1、S2。
在步骤S3中，在直接识别的2n次的相位比较信号SPD的识别结果中呈高电平的次数为零(全部呈低电平)的情况下，与上述返回工作并行地进行反馈时钟RCLK比输入时钟ICLK相位超前的相位超前判断，转移到步骤S4。
另一方面，在步骤S3中，在呈低电平的次数为零(全部呈高电平)的情况下，进行反馈时钟RCLK比输入时钟ICLK相位滞后的相位滞后判断，转移到步骤S5。
另外，在步骤S3中，在相位比较信号SPD呈低电平及高电平的次数都不为零(“高”、“低”分别至少识别出一次)的情况下，断定为没有反馈时钟RCLK和输入时钟ICLK的相位差，转移到步骤S6。
在步骤S3的相位超前判断时执行的步骤S4中，由于对延迟控制信号SR的计数完毕(使延迟数字信号SR1～SRn中变成“1”的信号数增加)，所以使反馈时钟RCLK延迟比现状长的延迟时间DT，进行控制VDL1R(1R1)的VDL控制处理，以便生成延迟反馈时钟DRCLK。
其结果，由于VDL1R进行的延迟时间(第二延迟时间)对VDL1I进行的延迟时间(第一延迟时间)的相对延迟时间增大，所以反馈时钟RCLK的相位超前被抑制的程度，改善了输入时钟ICLK、反馈时钟RCLK之间的相位误差。
在步骤S3的相位滞后判断时执行的步骤S5中，由于对延迟控制信号SR的计数完毕(使延迟数字信号SR1～SRn中变成“1”的信号数减少)，所以使反馈时钟RCLK延迟比现状短的延迟时间DT，进行控制VDL1R的VDL控制处理，以便生成延迟反馈时钟DRCLK。
其结果，由于VDL1R进行的延迟时间对VDL1I进行的延迟时间的相对延迟时间减少，所以反馈时钟RCLK的相位滞后被抑制的程度，改善了输入时钟ICLK、反馈时钟RCLK之间的相位误差。
在步骤S3的没有相位差判断时执行的步骤S6中，由于不使延迟控制信号SR变化，所以使反馈时钟RCLK延迟现状的延迟时间DT，进行控制VDL1R的VDL控制处理，以便生成延迟反馈时钟DRCLK。
这样，控制逻辑电路2根据来自PD3的相位比较信号SPD，控制VDL1R的延迟时间DT，以便输入时钟ICLK和反馈时钟RCLK的相位误差为零。其结果，能校正在现有结构的PLL电路的PLL部10中产生的输入时钟ICLK和反馈时钟RCLK的相位误差，能获得没有相位误差的PLL电路。
另外，实施形态1的VDL1R1通过根据延迟数字信号SR1～SRn，作成作为延迟线的反相器G1～Gn及Gx附带的电容值，能使与电容的充放电时间相关的延迟时间DT精确地变化。
另外，由于PLL部10利用反馈回路进行PLL工作的关系，所以达到同步需要规定的时间。可是，由于控制逻辑电路2在2n次识别了相位比较信号SPD后，改变延迟控制信号SR，所以通过使n足够大，直到延迟控制信号SR变化为止，PLL部10可靠地同步，所以在由PLL部10进行的同步固定之前，不会发生伴随控制信号SR变化的误工作。
<实施形态2>
图6是表示本发明的实施形态2的PLL电路中的VDL1R的结构的电路图。
如该图所示，VDL1R2串联地设置n级选择器STI～STn。选择器ST1～STn各自的“0”输入部只用信号线串联连接，“1”输入部通过两级串联连接的反相器IV，进行串联连接。
即，选择器ST1将反馈时钟RCLK直接输入“0”输入部，将反馈时钟RCLK通过两级反相器IV输入“1”输入部。选择器ST1的输出端连接在选择器ST2的“0”输入部上，选择器ST1的输出端通过两级反相器IV连接在选择器ST2的“1”输入部上。关于选择器ST2～STn也同样连接，从选择器ST输出延迟反馈时钟DRCLK。而且，选择器ST1～STn用控制输入端接收延迟数字信号SR1～SRn。
这样构成的实施形态2的VDL1R2由选择器ST1～STn和反相器IV形成延迟线，信号传输路径根据延迟数字信号SR1～SRn而变化(被选择的两个反相器IV的组合变化)，具有延迟路径变更功能。另外，反相器IV全部具有相同的信号传播延迟时间。
因此，由于用控制输入端接收变成“1”的延迟数字信号SRi(i＝1～n)的选择器STi选择“1”输入部，所以延迟时间增大相当于通过两级反相器IV传输信号的这部分时间。即，如图2所示，VDL1R2使延迟时间DT与延迟数字信号SR1～SRn中变成“1”的信号数成正比地变化。另外，除了VDL1R以外的结构与实施形态1相同。
实施形态2的VDL1R2由选择器ST1～STn及n×2级反相器IV构成，它们都能用晶体管形成，所以不象图3所示的实施形态1的VDL1R1那样需要电容器，具有能使电路规模缩小到能只用晶体管形成的程度的效果。但是，实施形态1的延迟时间DT的精度好。
<实施形态3>
图7是表示本发明的实施形态3的PLL电路中的VDL1R的结构的电路图。
如该图所示，VDL1R3串联连接由n级连接反相器G1～Gn及波形整形用反相器Gx构成的(n+1)级反相器。而且，反相器G1用输入部接收反馈时钟RCLK，波形整形用反相器Gx的输出信号成为延迟反馈时钟DRCLK。
反相器G1～Gn的输出部分别连接在晶体管开关Q1～Qn的漏极上，晶体管开关Q1～Qn的源极分别通过电容器CP1～CPn接地。
晶体管开关Q1～Qn的栅极分别接收作为延迟控制信号SR的延迟数字信号SR1～SRn。另外，电容器CP1、CP2、…、CPn分别具有电容值C0、电容值(2×C0)、…、电容值(2(n-1)×C0)。即，设定CPi(i＝1～n)的电容值为(2(i-1)×C0)，电容器CP1、CP2、CP3、…、CPn的电容比为20、21、22、…2(n-1)。
在这样的结构中，由于用栅极接收变成“1”的延迟数字信号SRi的晶体管开关Q1导通，所以延迟时间DT增大相当于电容器CPi导电性地连接在反相器Gi的输出部上的这部分时间。即，如图2所示，VDL1R3使延迟时间DT与由延迟数字信号SR1～SRn构成的n位的双值信号值(按照延迟数字信号SR1～SRn的顺序进位，SRn成为最高位的(n-1)位，SR1成为最低位的0位)成正比地变化。
另外，其他结构的不同点在于：控制逻辑电路2的计数完毕后，由延迟数字信号SR1～SRn构成的n位的信号值增加1，计数递减时上述n位的信号值减1，除此以外与实施形态1相同。
这样，实施形态3的PLL电路由于有能利用n位的延迟数字信号SR1～SRn，设定对应于2n可变计数的延迟时间DT的VDL1R3，所以不增大电路规模，就能高精度地校正PLL部10的相位误差。
<实施形态4>
图8是表示本发明的实施形态4的PLL电路中的VDL1R的结构的电路图。
如该图所示，VDL1R4串联地设置n级选择器ST1～STn。选择器ST1～STn各自的“0”输入部只用信号线串联连接，“1”输入部通过两级串联连接的反相器IV，进行串联连接。
即，选择器ST1将反馈时钟RCLK直接输入“0”输入部，将反馈时钟RCLK通过两级反相器IV输入“1”输入部。选择器ST1的输出端连接在选择器ST2的“0”输入部上，选择器ST1的输出端通过四级反相器IV连接在选择器ST2的“1”输入部上。以后，选择器ST(k-1)的输出端连接在选择器STk(k＝3～n)的“0”输入部上，选择器ST(k-1)的输出端通过2k级反相器IV连接在选择器STk(k＝3～n)的“1”输入部上。而且，选择器ST1～STn用控制输入端接收延迟数字信号SR1～SRn。
为了同样设定反相器IV1～IVn的一个单元的信号传输延迟时间，连接在选择器ST1、ST2、ST3、...STn的“1”输入部上的反相器IV1～IVn的延迟时间的比设定为20、21、22、…2(n-1)。
这样构成的实施形态4的VDL1R4由选择器ST1～STn和反相器IV形成延迟线，信号传输路径根据延迟数字信号SR1～SRn而变化，具有延迟路径变更功能。
因此，由于用控制输入端接收变成“1”的延迟数字信号SRi(i＝1～n)的选择器STi选择“1”输入部，所以延迟时间增大相当于通过2n级反相器IVi传输信号的这部分时间。即，如图2所示，VDL1R4使延迟时间DT与由延迟数字信号SR1～SRn构成的n位信号值(SRn为最高位的(n-1)位，SR1为最低位的0位)成正比地变化。
另外，其他结构的不同点在于：控制逻辑电路2的计数完毕后，由延迟数字信号SR1～SRn构成的n位的信号值增加1，计数递减时上述n位的信号值减1，除此以外与实施形态1相同。
这样，实施形态4的PLL电路由于有能利用n位的延迟数字信号SR1～SRn，设定对应于2n可变计数的延迟时间DT的VDL1R4，所以不增大电路规模，就能高精度地校正PLL部10的输入时钟ICLK、反馈时钟RCLK之间的相位误差。
此外，与实施形态2相同，具有能使电路规模缩小到能只用晶体管形成的程度的效果。
<实施形态5>
图9是表示本发明的实施形态5的PLL电路中的PD3的结构的电路图。
如该图所示，实施形态5的PD3A由两个D-FF12、13及两个延迟电路14、15构成。D-FF12通过延迟电路14接收输入时钟ICLK作为输入数据，用触发脉冲输入端T直接接收反馈时钟RCLK，从Q输出端输出相位比较信号SPD1。
另一方面，D-FF13用数据输入端D直接接收输入时钟ICLK，用触发脉冲输入端T通过延迟电路15接收反馈时钟RCLK，从Q输出端输出相位比较信号SPD2。
设定延迟电路14、15产生的延迟时间满足预定的相位误差的允许范围。
其他结构与实施形态1相同。但是，控制逻辑电路2接收相位比较信号SPD1及SPD2，代替相位比较信号SPD，相位比较信号SPD1及SPD2同时呈高电平时，断定图5所示的步骤S2中的相位比较信号SPD呈高电平，相位比较信号SPD1及SPD2同时呈低电平时，断定图5所示的步骤S2中的相位比较信号SPD呈低电平。
即，在相位比较信号SPD1及相位比较信号SPD2采用不同的值的情况下，看作相位误差位于允许范围内，断定输入时钟ICLK、反馈时钟RCLK之间不产生相位差。
因此，如图4中的PD3所示，当输入时钟ICLK、反馈时钟RCLK之间的相位差在预定的范围时，能可靠地避免产生高电平或低电平的错误信号输出(亚稳态)。
这样，实施形态5的PLL电路通过避免输出PD的错误信号，能进行更加没有错误工作的、PLL部10的相位误差校正处理。
<实施形态6>
图10是表示本发明的实施形态6的PLL电路中的PD3的结构的电路图。
如该图所示，实施形态6的PD3B由(2m+1)个D-FF16I1～16Im、16、D-FF16R1～16Rm、以及2m种延迟电路DI1～DIm构成。
D-FF16直接接收输入时钟ICLK作为输入数据D，用触发脉冲输入端T直接接收反馈时钟RCLK，从Q输出端输出相位比较信号SPD0。
D-FF16Ii(i＝1～m)通过i级反相器DIi接收输入时钟ICLK，用触发脉冲输入端T直接接收反馈时钟RCLK，从Q输出端作为相位比较信号SPDIi输出。
D-FF16Ri(i＝1～m)通过i级反相器DRi接收反馈时钟RCLK，将输入时钟ICLK作为输入数据直接接收，从Q输出端作为相位比较信号SPDRi输出。
每一个延迟电路DIi的延迟时间、每一个延迟电路DRi的延迟时间被设定成相同的基本延迟时间DS。除了控制逻辑电路2的工作以外，其他结构与实施形态1相同。
图11是表示实施形态6的控制逻辑电路2的工作的流程图。以下，参照该图说明控制逻辑电路2进行延迟控制信号SR的递减工作。
首先，在步骤S9中从图10所示的PD3输入相位比较信号SPD0、SPDI1～SPDIm、以及SPDR1～SPDRm。
其次，在步骤S10中，识别相位比较信号SPD0，如果呈高电平，则转移到步骤S11中，如果呈低电平，则转移到步骤S21中。
在步骤S11中，识别相位比较信号SPDI1的值，如果呈高电平，则转移到步骤S12中，如果呈低电平，则在步骤S31中如果断定反馈时钟RCLK比输入时钟ICLK相位滞后“0”以上、而且1个基本延迟时间DS以下，则将延迟控制信号SR减1。
在步骤S12以后也同样进行，在步骤S1j(j＝2～(m-1))中，识别相位比较信号SPDIj的值，如果呈高电平，则转移到步骤S1(j+1)中，如果呈低电平，则在步骤S3j中如果断定反馈时钟RCLK比输入时钟ICLK相位滞后(j-1)×基本延迟时间DS以上、而且i×基本延迟时间DS以下，则将延迟控制信号SR减j。
然后，在步骤S1m中，识别相位比较信号SPDIm的值，如果呈高电平，则在步骤S3(m+1)中如果断定反馈时钟RCLK比输入时钟ICLK相位滞后m×基本延迟时间DS以上，则将延迟控制信号SR减m，如果呈低电平，则在步骤S3m中如果断定反馈时钟RCLK比输入时钟ICLK相位滞后(m-1)×基本延迟时间DS以上、而且m×基本延迟时间DS以下，则将延迟控制信号SR减(m-1)。
另一方面，在步骤S21中，识别相位比较信号SPDR1的值，如果呈低电平，则转移到步骤S22中，如果呈高电平，则在步骤S41中如果断定反馈时钟RCLK比输入时钟ICLK相位超前“0”以上、而且1个基本延迟时间DS以下，则将延迟控制信号SR加1。
在步骤S22以后也同样进行，在步骤S2j(j＝2～(m-1))中，识别相位比较信号SPDRi的值，如果呈低电平，则转移到步骤S2(j+1)中，如果呈高电平，则在步骤S4j中如果断定反馈时钟RCLK比输入时钟ICLK相位超前(j-1)×基本延迟时间DS以上、而且j×基本延迟时间DS以下，则将延迟控制信号SR加j。
然后，在步骤S2m中，识别相位比较信号SPDRm的值，如果呈低电平，则在步骤S4(m+1)中如果断定反馈时钟RCLK比输入时钟ICLK相位超前m×基本延迟时间DS以上，则将延迟控制信号SR加m，如果呈高电平，则在步骤S4m中如果断定反馈时钟RCLK比输入时钟ICLK相位超前(m-1)×基本延迟时间DS以上、而且m×基本延迟时间DS以下，则将延迟控制信号SR加(m-1)。
这样，实施形态6的PLL电路按照时间幅度判断输入时钟ICLK和反馈时钟RCLK的相位差，控制逻辑电路2根据相位差的时间幅度确定延迟控制信号SR的计数增加幅度、计数减少幅度，所以能高速地校正PLL部10中产生的输入时钟ICLK、反馈时钟RCLK之间的相位误差。
<实施形态7>
图12是表示本发明的实施形态7的PLL电路中的内部结构的框图。如该图所示，还增加了同步检测电路4，这一点与图1所示的实施形态1的PLL电路不同。
同步检测电路4接收输入时钟ICLK和反馈时钟RCLK，如果检测到输入时钟ICLK、反馈时钟RCLK之间的同步，则将激活状态的同步检测信号SLD输出给控制逻辑电路2。
控制逻辑电路2A每隔规定时间间隔，将激活状态的复位信号RST供给同步检测电路4，而且在接收到呈激活状态的同步检测信号SLD的时刻，进行延迟控制信号SR、SI的信号控制，以上两方面与图1所示的实施形态1的控制逻辑电路2不同。
图13是表示同步检测电路4的内部结构例的框图。如该图所示，同步检测电路4由计数器17、18及比较器19构成。计数器17计数输入时钟ICLK的脉冲数，计数器18计数反馈时钟RCLK的脉冲数。计数器17、18都接收的激活状态的复位信号RST，则计数值被初始化为“0”。
比较器19接收计数器17及18的计数值，如果两者的计数值都一致地在规定值CM以上，便输出激活状态的同步检测信号SLD。例如，在计数器17计数了CI(≥CM)次输入时钟ICLK的脉冲数(计数值CI)时、计数器18计数了CR(≥CM)次反馈时钟RCLK的脉冲数(计数值CR)的情况下，如果CI＝CR，则比较器19断定为同步。
这样，实施形态7的PLL电路通过设置同步检测电路4，控制逻辑电路2能在同步检测电路4进行的同步检测后进行工作，在图5所示的控制逻辑电路2的流程中即使减少步骤S3中的n的数，也不会产生误工作。因此，通过减少n的数，能更高速地校正在PLL部10中产生的输入时钟ICLK、反馈时钟RCLK之间的相位误差。
<其他>
另外，在上述的实施形态中，虽然给出了固定VDL1I的延迟时间，变更VDL1R(1R1～1R4)的延迟时间DT的控制方法，但反过来也可以进行固定VDL1R的延迟时间，变更VDL1I的延迟时间的控制。例如，在图11所示的步骤S41中控制VDL1I的延迟时间的情况下，如( )内所示，也可以进行控制信号SI的加1。另外，也可以同时对VDL1I及VDL1R的延迟时间进行可变控制，以便输入时钟ICLK、反馈时钟RCLK之间的相位差减小。
如上所述，本发明的第一方面所述的PLL电路的相位差减少延迟控制装置根据基准时钟及反馈时钟，进行第一及第二延迟时间中至少使一者变化的延迟装置控制处理，以便基准时钟、反馈时钟之间的相位差减少，PLL部进行的相位同步时即使在输入时钟、反馈时钟之间产生相位差的情况下，也能改善输入时钟、反馈时钟之间的相位误差。
第二方面所述的PLL电路的延迟控制装置在断定了反馈时钟的相位超前的相位超前判断时，使指示内容朝向使第二延迟时间相对于第一延迟时间的相对延迟时间增大的方向变化，在断定了反馈时钟的相位滞后的相位滞后判断时，通过输出使指示内容朝向使延迟时间减少的方向变化的第一及第二延迟控制信号，能使上述相对延迟时间朝向使延迟输入时钟、反馈时钟之间的相位差减少的方向变化。
第三方面所述的PLL电路的第二延迟装置根据第二延迟控制信号，调整附加在延迟线上的电容值，能高精度地改变与使电容充放电时间相关的第二延迟时间。
第四方面所述的PLL电路通过固定第一延迟时间，根据第一至第n延迟数字信号，改变与第一至第n反相器导电性连接的电容器的总电容值，使第二延迟时间变化，能高精度地改变第二延迟时间相对于第一延迟时间的相对延迟时间。
第五方面所述的PLL电路能设定与指示导通状态的第一至第n延迟数字信号数成正比的第二延迟时间。
第六方面所述的PLL电路能与利用第一至第n延迟数字信号规定的双值信号值成正比地设定第二延迟时间。
第七方面所述的PLL电路的第二延迟装置通过根据第二延迟控制信号，改变信号传输路径，来改变第二延迟时间，所以能不使用电容，而用较小的电路规模形成。
第八方面所述的PLL电路通过固定第一延迟时间，根据第一至第n延迟数字信号，改变由第一至第n选择器选择的另一输入部一侧的局部延迟部的总数，使第二延迟时间变化，能改变第二延迟时间相对于第一延迟时间的相对延迟时间。
第九方面所述的PLL电路能设定与指示导通状态的第一至第n延迟数字信号数成正比的第二延迟时间。
第十方面所述的PLL电路能与利用第一至第n延迟数字信号规定的双值信号值成正比地设定第二延迟时间。
第十一方面所述的PLL电路通过将反馈时钟或输入时钟的规定的边变化时的输入时钟或反馈时钟的状态作为相位比较信号输出，能将反馈时钟相对于输入时钟的相位超前/滞后的判断信息传递给延迟控制装置。
第十二方面所述的PLL电路使输入时钟及反馈时钟延迟，从向一个输入端及另一个输入端进行输入的第一种及第二种D型双稳态多谐振荡器输出第一种及第二种相位比较信号。
因此，由于延迟控制装置只在第一种及第二种相位比较信号的值一致时，才将反馈时钟相对于输入时钟的相位的超前/滞后作为判断信息采用，所以将第一种及第二种延迟部生成的总延迟时间内的输入时钟、反馈时钟之间的相位差看作允许范围内的相位差，能判断反馈时钟相对于输入时钟的相位的超前/滞后情况，上述相位误差在允许范围内时，不会引起误判断，能更准确地进行判断。
第十三方面所述的PLL电路的延迟控制装置考虑输入时钟、反馈时钟之间的相位差的大小，通过改变第二延迟时间相对于第一延迟时间的相对延迟时间，能高速且准确地改善上述相位误差。
第十四方面所述的PLL电路的相位差减少延迟控制装置由于在PLL部进行的同步处理结束后，开始进行延迟装置控制处理，所以不会对PLL部进行的同步处理产生不良影响，能改善相位误差。
第十五方面所述的PLL电路的相位差减少延迟控制装置由于在同步检测信号指示了延迟基准时钟和延迟反馈时钟的同步后，开始进行延迟装置控制处理，所以不会对PLL部进行的同步处理产生不良影响，能在同步结束后迅速地改善上述相位误差。

Claims (15)

1.一种PLL电路，其特征在于：
备有使基准时钟延迟第一延迟时间，获得延迟基准时钟的第一延迟装置；
使反馈时钟延迟第二延迟时间，获得延迟反馈时钟的第二延迟装置；以及
接收上述延迟基准时钟和上述延迟反馈时钟，使两者的相位同步地输出PLL输出信号的PLL部，与上述PLL输出相关联的信号作为上述反馈时钟反馈，
为了根据上述基准时钟及上述反馈时钟，减少上述基准时钟、上述反馈时钟之间的相位差，还备有使上述第一及第二延迟时间中至少一者发生变化的进行延迟装置控制处理的相位差减少延迟控制装置。
2.根据权利要求1所述的PLL电路，其特征在于：
上述相位差减少延迟控制装置包括
对上述基准时钟和上述反馈时钟的相位进行比较，输出相位比较信号的相位比较装置；以及
延迟控制装置，该延迟控制装置根据上述相位比较信号，判断上述反馈时钟相对于上述输入时钟的相位的超前情况，在断定了上述反馈时钟的相位超前的相位超前判断时，沿着上述第二延迟时间相对于上述第一延迟时间的相对延迟时间增大的方向改变指示内容，在断定了上述反馈时钟的相位延迟的相位延迟判断时，将沿着上述相对延迟时间减少的方向改变指示内容的第一及第二延迟控制信号输出给上述第一及第二延迟装置，进行上述延迟装置控制处理。
3.根据权利要求2所述的PLL电路，其特征在于：
上述第二延迟装置包括
从输入端输入上述反馈时钟，并传输该反馈时钟，从输出端作为上述延迟反馈时钟输出的延迟线；以及
根据上述第二延迟控制信号，改变附加在上述延迟线上的电容值的电容值变更装置。
4.根据权利要求3所述的PLL电路，其特征在于：
上述第一延迟控制信号包含按照规定时间使上述第一延迟时间固定的信号，
上述第二延迟控制信号包含第一至第n(n≥2)延迟数字信号，
上述延迟线包含按照第一至第n的顺序串联连接的第一至第n反相器，
上述电容值变更装置备有
利用上述第一至第n延迟数字信号控制导通/截止的第一至第n开关元件、以及
通过上述第一至第n开关元件分别连接在上述第一至第n反相器的输出部上的第一至第n电容器，
上述延迟控制装置
在断定了上述相位超前时，使上述第一至第n延迟数字信号沿着上述第一至第n电容器中导电性地连接在上述第一至第n反相器上的电容器的总电容值增加的方向变化，在断定了上述相位延迟时，使上述第一至第n延迟数字信号沿着上述总电容值减少的方向变化。
5.根据权利要求4所述的PLL电路，其特征在于：
上述第一至第n电容器设定相同的电容值，
上述延迟控制装置
在断定了上述相位超前时，沿着指示导通状态信号数增加的方向设定上述第一至第n延迟数字信号，在断定了上述相位延迟时，沿着指示导通状态信号数减少的方向设定上述第一至第n延迟数字信号。
6.根据权利要求4所述的PLL电路，其特征在于：
设定上述第一、第二、第三、...第n电容器，使电容值的比为20、21、22、…2(n-1)，
上述延迟控制装置
在将上述第一至第n延迟数字信号作为按照第一至第n的顺序进位的双值信号值时，当断定了上述相位超前时，沿着上述双值信号值增大的方向，控制上述第一至第n延迟数字信号，当断定了上述相位延迟时，沿着上述双值信号值减少的方向，控制上述第一至第n延迟数字信号。
7.根据权利要求2所述的PLL电路，其特征在于：
上述第二延迟装置包括由输入端输入上述反馈时钟，使该反馈时钟传输并从输出端作为上述延迟反馈时钟输出的延迟线，
上述延迟线有根据上述第二延迟控制信号，改变信号传输路径的延迟路径变更功能。
8.根据权利要求7所述的PLL电路，其特征在于：
上述第一延迟控制信号包含按照规定时间使上述第一延迟时间固定的信号，
上述第二延迟控制信号包含第一至第n(n≥2)延迟数字信号，
上述延迟线包含按照第一至第n的顺序串联连接的第一至第n选择器，
上述第一选择器在一个输入部中接收上述反馈时钟，在另一个输入部中通过第一部分延迟部接收上述反馈时钟，
上述第一至第(n-1)选择器的输出部分别连接在上述第二至第n选择器的一个输入部上，上述第一至第(n-1)选择器的输出部通过上述第二至第n部分延迟部分别连接在另一输入部上，
从上述第n选择器输出后，生成上述延迟反馈时钟，
从上述第一至第n选择器在控制输入部中分别接收上述第一至第n延迟数字信号，根据上述第一至第n延迟数字信号，选择一个输入部及另一个输入部两者中的某一者的输入，
上述延迟控制装置
在断定了上述相位超前时，使上述第一至第n延迟数字信号沿着上述第一至第n部分延迟部中作为上述第一至第n选择器的另一输入部选择的部分延迟部的总延迟时间增加的方向变化，在断定了上述相位延迟时，使上述第一至第n延迟数字信号沿着上述总延迟时间减少的方向变化。
9.根据权利要求8所述的PLL电路，其特征在于：
上述第一至第n部分延迟部设定相同的延迟时间，
上述延迟控制装置
在断定了上述相位超前时，沿着指示另一个输入部的选择的信号数增加的方向控制上述第一至第n延迟数字信号，在断定了上述相位延迟时，沿着指示另一个输入部的选择的信号数减少的方向控制上述第一至第n延迟数字信号。
10.根据权利要求9所述的PLL电路，其特征在于：
设定上述第一、第二、第三、...第n部分延迟部，使延迟时间的比为20、21、22、…2(n-1)，
上述延迟控制装置
在将上述第一至第n延迟数字信号作为按照第一至第n的顺序进位的双值信号值时，当断定了上述相位超前时，沿着上述双值信号值增大的方向，控制上述第一至第n延迟数字信号，当断定了上述相位延迟时，沿着上述双值信号值减少的方向，控制上述第一至第n延迟数字信号。
11.根据权利要求2所述的PLL电路，其特征在于：
上述相位比较装置
包括D型双稳态多谐振荡器，该双稳态多谐振荡器在数据输入端及触发输入端两者中的一者中接收上述输入时钟，在数据输入端及触发输入端两者中的另一者中接收上述反馈时钟，从输出部输出上述相位比较信号。
12.根据权利要求11所述的PLL电路，其特征在于：
输入时钟延迟用及反馈时钟延迟用分别规定第一种及第二种，上述相位比较信号包括第一种及第二种相位比较信号，
上述相位比较装置
还备有第一种延迟部、以及
第二种延迟部，
上述D型双稳态多谐振荡器
包括通过上述第一种延迟部在一个输入端接收上述输入时钟，在另一个输入端直接接收上述反馈时钟，从输出部输出上述第一种相位比较信号的第一种D型双稳态多谐振荡器；以及
在一个输入端直接接收上述输入时钟，在另一个输入端通过上述第二种延迟部接收上述反馈时钟，从输出部输出上述第二种相位比较信号的第二种D型双稳态多谐振荡器。
13.根据权利要求12所述的PLL电路，其特征在于：
上述第一种延迟部包括按照上述第一至第m(m≥2)的顺序，延迟时间设定得长的第一至第m第一种延迟部，
上述第二种延迟部包括按照上述第一至第m的顺序，延迟时间设定得长的第一至第m第二种延迟部，
上述相位比较信号包括标准相位比较信号，
上述第一种相位比较信号包括第一至第m第一种相位比较信号，
上述第二种相位比较信号包括第一至第m第二种相位比较信号，
上述第一种D型双稳态多谐振荡器包括通过上述第一至第m第一种延迟部在一个输入端接收上述输入时钟，在另一个输入端直接接收上述反馈时钟，从输出部输出上述第一至第m第一种相位比较信号的第一至第m第一种D型双稳态多谐振荡器，
上述第二种D型双稳态多谐振荡器包括在一个输入端直接接收上述输入时钟，在另一个输入端通过上述第一至第m第二种延迟部接收上述反馈时钟，从输出部输出上述第一至第m第二种相位比较信号的第一至第m第二种D型双稳态多谐振荡器，
上述D型双稳态多谐振荡器
还包括用一个输入端直接接收上述输入时钟，用另一个输入端直接接收上述反馈时钟，从输出部输出上述标准相位比较信号的标准D型双稳态多谐振荡器，
上述延迟控制装置
根据上述第一至第m第一种相位比较信号、上述标准相位比较信号及上述第一至第m第二种相位比较信号，判断上述输入时钟、反馈时钟之间的相位差，按照考虑了上述相位差的时间幅度，输出上述相对延迟时间变化的指示内容的上述第一及第二延迟信号。
14.根据权利要求1至权利要求13中的任意一项所述的PLL电路，其特征在于：
上述相位差减少延迟控制装置在上述PLL部一旦对上述延迟基准时钟和上述延迟反馈时钟的同步处理结束，经过了设想的时间以上的规定时间后，使上述延迟装置开始进行控制处理。
15.根据权利要求1至权利要求13中的任意一项所述的PLL电路，其特征在于：
还备有接收上述延迟基准时钟及上述延迟反馈时钟，检测两信号是否同步，输出同步检测信号的同步检测电路，
上述相位差减少延迟控制装置在上述同步检测信号指示了上述延迟基准时钟和上述延迟反馈时钟的同步后，使上述延迟装置开始进行控制处理。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108696276A (zh) * 2017-03-31 2018-10-23 胜美达集团株式会社 相位调整电路、逆变电路及馈电设备

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004040835A1 (ja) * 2002-11-01 2004-05-13 Fujitsu Limited データ処理回路
US6788119B1 (en) * 2003-03-27 2004-09-07 Xilinx, Inc. Delay line circuit providing clock pulse width restoration in delay lock loops
US6954913B2 (en) * 2003-04-03 2005-10-11 Sun Microsystems Inc. System and method for in-situ signal delay measurement for a microprocessor
JP2005012471A (ja) * 2003-06-18 2005-01-13 Fujitsu Access Ltd Ｐｌｏ回路
JP3795884B2 (ja) 2003-10-17 2006-07-12 Ｎｅｃエレクトロニクス株式会社 Ｐｌｌ回路
WO2005081449A1 (en) * 2004-02-02 2005-09-01 Thomson Licensing S.A. Analog to digital converter clock synchronizer
US7205803B2 (en) * 2004-06-29 2007-04-17 Lsi Logic Corporation High speed fully scaleable, programmable and linear digital delay circuit
JP4642417B2 (ja) * 2004-09-16 2011-03-02 ルネサスエレクトロニクス株式会社 半導体集積回路装置
KR100649881B1 (ko) * 2005-06-02 2006-11-27 삼성전자주식회사 클락 신호들을 동기시키기 위한 반도체 장치 및 클락신호들을 동기시키는 방법
US7821301B2 (en) * 2006-01-11 2010-10-26 International Business Machines Corporation Method and apparatus for measuring and compensating for static phase error in phase locked loops
JP2010508728A (ja) * 2006-10-26 2010-03-18 クゥアルコム・インコーポレイテッド 無線通信送信のための符合化スキーム
US8892979B2 (en) 2006-10-26 2014-11-18 Qualcomm Incorporated Coding schemes for wireless communication transmissions
JP2008172323A (ja) * 2007-01-09 2008-07-24 Nec Electronics Corp デッドタイム制御回路
JP4750739B2 (ja) * 2007-03-12 2011-08-17 富士通テレコムネットワークス株式会社 位相同期回路
US20080290924A1 (en) * 2007-05-21 2008-11-27 Qualcomm Incorporated Method and apparatus for programmable delay having fine delay resolution
TWI373917B (en) * 2008-05-09 2012-10-01 Mediatek Inc Frequency divider, frequency dividing method thereof, and phase locked loop utilizing the frequency divider
JP5164722B2 (ja) * 2008-08-05 2013-03-21 川崎マイクロエレクトロニクス株式会社 Ｐｌｌ回路
JP2010177831A (ja) * 2009-01-28 2010-08-12 Nec Corp チャネル間遅延補正回路及びそれに用いるチャネル間遅延補正方法
JP6315970B2 (ja) * 2013-12-16 2018-04-25 株式会社メガチップス 遅延同期ループ回路
JP7193914B2 (ja) * 2017-11-17 2022-12-21 ローム株式会社 可変遅延回路、ｐｌｌ周波数シンセサイザ、電子機器

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5101117A (en) * 1988-02-17 1992-03-31 Mips Computer Systems Variable delay line phase-locked loop circuit synchronization system
US5118975A (en) * 1990-03-05 1992-06-02 Thinking Machines Corporation Digital clock buffer circuit providing controllable delay
US5223755A (en) * 1990-12-26 1993-06-29 Xerox Corporation Extended frequency range variable delay locked loop for clock synchronization
US5712884A (en) * 1995-03-31 1998-01-27 Samsung Electronics Co., Ltd. Data receiving method and circuit of digital communication system
JP2817676B2 (ja) * 1995-07-31 1998-10-30 日本電気株式会社 Ｐｌｌ周波数シンセサイザ
JP3561792B2 (ja) * 1995-09-06 2004-09-02 株式会社ルネサステクノロジ クロック発生回路
US5825226A (en) * 1995-09-18 1998-10-20 International Business Machines Corporation Delay equalization apparatus and method
US5744991A (en) * 1995-10-16 1998-04-28 Altera Corporation System for distributing clocks using a delay lock loop in a programmable logic circuit
US5663665A (en) * 1995-11-29 1997-09-02 Cypress Semiconductor Corp. Means for control limits for delay locked loop
US5790612A (en) * 1996-02-29 1998-08-04 Silicon Graphics, Inc. System and method to reduce jitter in digital delay-locked loops
US5771264A (en) * 1996-08-29 1998-06-23 Altera Corporation Digital delay lock loop for clock signal frequency multiplication
US5946244A (en) * 1997-03-05 1999-08-31 Micron Technology, Inc. Delay-locked loop with binary-coupled capacitor
CA2204089C (en) * 1997-04-30 2001-08-07 Mosaid Technologies Incorporated Digital delay locked loop
KR100237567B1 (ko) * 1997-05-07 2000-01-15 김영환 지연잠금 회로
KR100269316B1 (ko) * 1997-12-02 2000-10-16 윤종용 동기지연회로가결합된지연동기루프(dll)및위상동기루프(pll)
JP3640816B2 (ja) * 1998-11-20 2005-04-20 富士通株式会社 半導体集積回路装置
JP3415516B2 (ja) 1999-10-08 2003-06-09 Ｎｅｃエレクトロニクス株式会社 Ｐｌｌ回路及び半導体集積回路
JP3404369B2 (ja) * 2000-09-26 2003-05-06 エヌイーシーマイクロシステム株式会社 Ｄｌｌ回路

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108696276A (zh) * 2017-03-31 2018-10-23 胜美达集团株式会社 相位调整电路、逆变电路及馈电设备
CN108696276B (zh) * 2017-03-31 2023-08-29 胜美达集团株式会社 相位调整电路、逆变电路及馈电设备

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