JP2010177831A - チャネル間遅延補正回路及びそれに用いるチャネル間遅延補正方法 - Google Patents
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Abstract
【課題】 BER特性等の性能を向上させることが可能なチャネル間遅延補正回路を提供する。
【解決手段】 チャネル間遅延補正回路は、各々異なる第1及び第2の入力信号をアナログ/ディジタル変換する第1及び第2の変換回路(A/D変換器8,9)と、第1及び第2の変換回路各々の出力をそれぞれ遅延する第1及び第2の遅延回路(固定遅延回路10、可変遅延回路11)と、第1及び第2の遅延回路各々の出力を基に第1及び第2の入力信号のチャネル間の遅延時間に相当する遅延時間誤差を出力する演算回路(乗算器13)と、演算回路の演算結果を基に第1及び第2の遅延回路の一方に対して遅延時間差がなくなるように遅延量を制御する制御回路(ループフィルタ12)とを有する。
【選択図】 図1
【解決手段】 チャネル間遅延補正回路は、各々異なる第1及び第2の入力信号をアナログ/ディジタル変換する第1及び第2の変換回路(A/D変換器8,9)と、第1及び第2の変換回路各々の出力をそれぞれ遅延する第1及び第2の遅延回路(固定遅延回路10、可変遅延回路11)と、第1及び第2の遅延回路各々の出力を基に第1及び第2の入力信号のチャネル間の遅延時間に相当する遅延時間誤差を出力する演算回路(乗算器13)と、演算回路の演算結果を基に第1及び第2の遅延回路の一方に対して遅延時間差がなくなるように遅延量を制御する制御回路(ループフィルタ12)とを有する。
【選択図】 図1
Description
本発明はチャネル間遅延補正回路及びそれらに用いるチャネル間遅延補正方法に関し、特にベースバンドサンプリング復調装置におけるA/D(アナログ/ディジタル)変換時のチャネル間遅延に関する。
ベースバンドサンプリング復調装置においては、直交復調後のベースバンド信号を、同相成分(Ich)、直交成分(Qch)を同時にA/D変換する場合、チャネル間に遅延時間差があると、BER(Bit Error Rate)等の性能の劣化が生じてしまう。
ベースバンド信号のA/D変換においては、サンプリング周波数の高速化により、出力信号を直接扱うことが困難になってきており、デマルチプレクサを用いることで、A/D変換出力信号のレートをサンプリング周波数より下げる形式のものが増えてきている(例えば、特許文献1,2参照)。
上述したベースバンドサンプリング復調装置では、上記の形式のA/D変換器で、同相成分(Ich)、直交成分(Qch)それぞれのデマルチプレクサのリセットタイミングをサンプリング周波数の精度で合わせて、チャネル間の遅延差をなくす必要がある。
しかしながら、上記の形式では、サンプリング周波数の高速化に伴い、複数のA/D変換器の同時リセットが困難になってきており、遅延時間差の補正が課題となっている。
そこで、本発明の目的は上記の問題点を解消し、BER特性等の性能を向上させることができるチャネル間遅延補正回路及びそれに用いるチャネル間遅延補正方法を提供することにある。
本発明によるチャネル間遅延補正回路は、各々異なる第1及び第2の入力信号をアナログ/ディジタル変換する第1及び第2の変換回路と、
前記第1及び第2の変換回路各々の出力をそれぞれ遅延する第1及び第2の遅延回路と、
前記第1及び第2の遅延回路各々の出力を基に前記第1及び第2の入力信号のチャネル間の遅延時間に相当する遅延時間誤差を出力する演算回路と、
前記演算回路の演算結果を基に前記第1及び第2の遅延回路の一方に対して前記遅延時間差がなくなるように遅延量を制御する制御回路とを備えている。
前記第1及び第2の変換回路各々の出力をそれぞれ遅延する第1及び第2の遅延回路と、
前記第1及び第2の遅延回路各々の出力を基に前記第1及び第2の入力信号のチャネル間の遅延時間に相当する遅延時間誤差を出力する演算回路と、
前記演算回路の演算結果を基に前記第1及び第2の遅延回路の一方に対して前記遅延時間差がなくなるように遅延量を制御する制御回路とを備えている。
本発明によるチャネル間遅延補正方法は、各々異なる第1及び第2の入力信号をアナログ/ディジタル変換する第1及び第2の変換処理と、
前記第1及び第2の変換処理各々の出力をそれぞれ遅延する第1及び第2の遅延処理と、
前記第1及び第2の遅延処理各々の出力を基に前記第1及び第2の入力信号のチャネル間の遅延時間に相当する遅延時間誤差を出力する演算処理と、
前記演算処理の演算結果を基に前記第1及び第2の遅延処理の一方に対して前記遅延時間差がなくなるように遅延量を制御する制御処理とを備えている。
前記第1及び第2の変換処理各々の出力をそれぞれ遅延する第1及び第2の遅延処理と、
前記第1及び第2の遅延処理各々の出力を基に前記第1及び第2の入力信号のチャネル間の遅延時間に相当する遅延時間誤差を出力する演算処理と、
前記演算処理の演算結果を基に前記第1及び第2の遅延処理の一方に対して前記遅延時間差がなくなるように遅延量を制御する制御処理とを備えている。
本発明は、上記のような構成及び動作とすることで、BER特性等の性能を向上させることができるという効果が得られる。
次に、本発明の実施の形態について図面を参照して説明する。まず、本発明の概略について説明する。本発明は、ベースバンドサンプリング復調装置、計測器、センサ装置等に有するチャネル間遅延補正回路に関するものである。
本発明は、校正用の正弦波信号を直交復調器に入力し、直交復調器の出力信号[同相成分(Ich)、直交成分(Qch)]をそれぞれA/D変換したディジタルデータを、直交復調器の出力信号[同相成分(Ich)、直交成分(Qch)]各々に対応する遅延回路に通す。
その後、本発明では、遅延回路各々の出力信号を乗算器で乗算してループフィルタに通す。乗算器の出力では、チャネル間の遅延時間に相当する電圧誤差成分(遅延時間誤差)が出力され、直交成分(Qch)の可変遅延回路の制御信号としてフィードバックされ、遅延時間差がなくなるように、可変遅延回路の遅延量を制御している。これにより、本発明では、チャネル間の遅延時間差を補正することができる。
図1は本発明の第1の実施の形態によるチャネル間遅延補正回路の構成例を示すブロック図である。図1において、本発明の第1の実施の形態によるチャネル間遅延補正回路は、校正用正弦波発振器1と、スイッチ2と、電力合成器3と、直交復調器4と、ローパスフィルタ(LPF:Low Pass Filter)5,6と、復調ローカル信号発生器7と、A/D変換器8,9と、固定遅延回路10と、可変遅延回路11と、ループフィルタ12と、乗算器13とから構成されている。
正弦波発振器1は、校正用の正弦波信号を発生する。スイッチ2は、正弦波信号のON/OFFを制御する。電力合成器3は、IF入力信号と校正用の正弦波信号とを合成して直交復調器4へ出力する。
直交復調器4は、分岐回路と乗算器と位相変換回路とから構成され、復調ローカル信号発生器7で生成したローカル信号を用いて、電力合成器3より入力した信号を同相成分(Ich)と直交成分(Qch)とに分離し、同相成分(Ich)をローパスフィルタ5に出力し、直交成分(Qch)をローパスフィルタ6に出力する。
ローパスフィルタ5は、直交復調器4からの同相成分(Ich)のイメージ成分を除去してA/D変換器8に出力する。ローパスフィルタ6は、直交復調器4からの直交成分(Qch)のイメージ成分を除去してA/D変換器8に出力する。
A/D変換器8は、ローパスフィルタ5からの同相成分(Ich)のアナログ信号をディジタル信号に変換する。A/D変換器9は、ローパスフィルタ6からの直交成分(Qch)のアナログ信号をディジタル信号に変換する。
固定遅延回路10は、A/D変換器8からの同相成分(Ich)のディジタルデータに固定遅延を付加する。可変遅延回路11は、A/D変換器9からの直交成分(Qch)のディジタルデータに遅延を付加するが、その遅延量を可変することができる。可変遅延回路11の遅延量は、ループフィルタ12の出力信号により制御される。
乗算器13は固定遅延回路10及び可変遅延回路11を通った信号を乗算してループフィルタ12に出力する。ループフィルタ12は、乗算器13の乗算結果から高周波信号の除去を行う。
図2は図1の可変遅延回路11の詳細な構成を示すブロック図である。図2において、可変遅延回路11は、シフトレジスタ14と、セレクタ15と、カウンタ16と、NCO(Numerical Controlled Oscillator:数値制御発振器)17と、内挿フィルタ18とにより構成されている。
シフトレジスタ14は、複数の遅延器からなり、クロック信号に同期して1クロック単位の遅延を発生するものである。セレクタ15は、シフトレジスタ14の出力信号をカウンタ16からの制御信号を用いて選択して内挿フィルタ18に出力する。
NCO17は、ループフィルタ12から入力した遅延制御信号に対し、制御信号が正の時にクロック信号に同期して内部の数値を増加させて行き、逆に、制御信号が負の時にクロック信号に同期して内部の数値を減少させて行くディジタル回路である。
カウンタ16は、NCO17からUP信号を入力した時にカウントアップし、NCO17からDOWN信号を入力した時にカウントダウンするアップダウンカウンタである。カウンタ16は、このカウンタ値を用いてセレクタ15を制御している。内挿フィルタ18は、NCO17の端数制御出力(端数)を用いて、セレクタ15より入力した信号に内挿処理を行っている。
図3は図2の内挿フィルタ18の詳細な構成の一例を示すブロック図である。図3において、内挿フィルタ18は、係数器(係数1/2を乗算)20と、遅延器21〜23と、加算器24〜26,29〜32,35と、係数器(係数3を乗算)27と、乗算器28,34と、係数器(係数2を乗算)33とから構成されている。
内挿フィルタ18は、入力信号と遅延器21〜23と端数制御信号とを用いて、補間により内挿処理とを行っている。この内挿フィルタ18は、クロック周期よりも細かい時間ステップで遅延を補正することができる。
次に、本実施の形態の動作について説明する。本実施の形態では、復調装置の電源投入後、または校正時において、スイッチ2をONにして、正弦波発振器1より校正用の正弦波信号を発生する。校正用の正弦波信号は、電力合成器3を通って直交復調器4に入力され、同相成分(Ich)信号、直交成分(Qch)信号に分離される。
同相成分(Ich)信号、直交成分(Qch)信号それぞれは、ローパスフィルタ5,6を通した後、A/D変換器8,9によりアナログ信号からディジタル信号へと変換される。その後、同相成分(Ich)信号のディジタルデータは固定遅延回路10を通り、直交成分(Qch)信号のディジタルデータは可変遅延回路11を通る。
乗算器13は、同相成分(Ich)、直交成分(Qch)の出力信号を乗算し、ループフィルタ12に入力する。ループフィルタ12はチャネル間の遅延時間誤差信号に相当する遅延制御信号を出力し、可変遅延回路11にフィードバック制御を行う。
可変遅延回路11では、ループフィルタ12から入力した遅延制御信号を用いてNCO17にて制御を行い、シフトレジスタ15の出力選択と内挿フィルタ18の端数制御とを行う。
可変遅延回路11において、カウンタ16は、NCO17の値が正の方向に1周すると、カウントアップする。シフトレジスタ15は、カウンタ16がカウントアップした場合、遅延器を1つ増やしたデータをシフトレジスタ14より選択する。シフトレジスタ15は、カウンタ16がカウントダウンした場合、遅延器を1つ減らしたデータをシフトレジスタ14より選択する。
内挿フィルタ18は、NCO17の端数制御出力を用いて、入力信号に内挿処理を行っている。本実施の形態では、内挿フィルタ18の内挿処理によってクロック信号の周期より細かい時間ステップの遅延制御が可能になる。
図4は本発明の第1の実施の形態によるチャネル間遅延補正回路の具体的な動作例を示す図である。この図4を参照して本発明の第1の実施の形態によるチャネル間遅延補正回路の具体的な動作について説明する。図4では、本実施の形態によるチャネル間遅延補正回路にA/D変換器サンプリングクロック信号発生器40を追加している。
図4においては、校正信号用正弦波発振器1の周波数をfcal[Hz]、復調ローカル信号発生器7の周波数をfLo[Hz]、A/D変換器サンプリングクロック信号発生器40の周波数をfs[Hz]としている。
上記の周波数関係で、校正信号用正弦波発振器1より校正信号を発生した時、A/D変換器8,9には、fcal−fLo[Hz](fcal>fLoの場合)(fcac<fLoの場合には、fLo−fcal[Hz])の正弦波信号が入力されることになる。
同相成分(Ich)、直交成分(Qch)それぞれA/D変換したデータは、遅延回路(固定遅延回路10、可変遅延回路11)を通った後、乗算器13で乗算され、ループフィルタ12に通される。ループフィルタ12は、これらのデータを基にチャネル間の遅延時間に相当する電圧誤差成分を可変遅延回路11に出力する。
ループフィルタ出力の誤差信号を図5に示す。図5において、誤差信号は正弦波の形状をしており、周期はfs/(fcal−fLo)クロックである(クロックはサンプリングクロック)。例えば、周波数fcal=3.125GHz、周波数fLo=3GHz、周波数fs=2GHzの場合、周期は16クロック[2/(3.125−3)]となる。
尚、図5の遅延時間誤差信号を用いて遅延時間差の補正を行うためには、最大遅延時間が、誤差信号周期の1/4(90°)以内になる必要があり、周波数fcal,fLo,fsが、
fs/(|fcal−fLo|)/4>Dmax ・・・(1)
という式の関係を満たす必要がある。尚、(1)式において「Dmax」は、最大遅延時間差(クロック数)である。
fs/(|fcal−fLo|)/4>Dmax ・・・(1)
という式の関係を満たす必要がある。尚、(1)式において「Dmax」は、最大遅延時間差(クロック数)である。
このように、本実施の形態では、ベースバンド信号の同相成分(Ich)、直交成分(Qch)の遅延時間差を補正することによって、復調装置におけるBER(Bit Error Rate)特性等の性能を向上させることができる。
図6は本発明の第2の実施の形態によるチャネル間遅延補正回路の構成例を示すブロック図である。図6において、本発明の第2の実施の形態による復調装置は、復調器に校正信号発生器を持たずに、受信信号に重畳されて入力される別信号を用いて遅延校正を行う例を示している。
本実施の形態では、校正用正弦波発振器1を設けず、固定遅延回路10及び遅延回路11の出力にバンドパスフィルタ(BPF:Band Pass Filter)71,72を追加している。
本実施の形態では、校正用正弦波発振器1の代わりに、入力信号にパイロット信号等の正弦波信号が重畳されていることを前提としている。例えば、OFDM(Orthogonal Frequency Division Multiplexing)変調形式を用いたシステムにおいては、サブキャリアの1部に正弦波のパイロット信号を挿入することで、図6に示す形式が可能になる。
遅延回路(固定遅延回路10、可変遅延回路11)を通った同相成分(Ich)、直交成分(Qch)それぞれの信号は、バンドパスフィルタ71,72を通した後で、遅延時間誤差検出用の乗算器13に入力される。この場合、バンドパスフィルタ71,72は、パイロット信号のみが通過する非常に挟帯域な特性を有している。
本実施の形態では、上記のように、校正用正弦波発振器1を設けず、固定遅延回路10及び遅延回路11の出力にバンドパスフィルタ71,72を追加し、入力信号のパイロット信号を用いることで、上述した本発明の第1の実施の形態の効果の他に、内部の校正信号が不要になるという効果を奏する。
図7は本発明の第3の実施の形態によるチャネル間遅延補正回路の構成例を示すブロック図である。図7において、本発明の第3の実施の形態は、複数のA/D変換器を使用する計測器やセンサ装置での構成例を示している。
本実施の形態では、直交復調器4を使用せず、チャネルCH1,CH2の信号を直接A/D変換器8,9に入力している。校正用正弦波発振器1の出力は2分配され、電力合成器3a,3bにてチャネルCH1,CH2の入力信号とそれぞれ合成されている。
本実施の形態では、チャネルCH2の可変遅延回路11の出力に90°の位相器73を設けて、位相器73の出力とチャネルCH1の固定遅延回路10からの出力とを乗算器13で乗算してループフィルタ12に通している。これによって、本実施の形態では、チャネルCH1の出力とチャネルCH2の出力とにおいて、チャネル間で遅延差なく、同期したディジタルデータが得られる。
1 校正用正弦波発振器
2 スイッチ
3,3a,3b 電力合成器
4 直交復調器
5,6 ローパスフィルタ
7 復調ローカル信号発生器
8,9 A/D変換器
10 固定遅延回路
11 可変遅延回路
12 ループフィルタ
13 乗算器
14 シフトレジスタ
15 セレクタ
16 カウンタ
17 NCO
18 内挿フィルタ
20 係数器(係数1/2を乗算)
21〜23 遅延器
24〜26,
29〜32,35 加算器
27 係数器(係数3を乗算)
28,34 乗算器
33 係数器(係数2を乗算)
40 A/D変換器サンプリングクロック信号発生器
71,72 バンドパスフィルタ
2 スイッチ
3,3a,3b 電力合成器
4 直交復調器
5,6 ローパスフィルタ
7 復調ローカル信号発生器
8,9 A/D変換器
10 固定遅延回路
11 可変遅延回路
12 ループフィルタ
13 乗算器
14 シフトレジスタ
15 セレクタ
16 カウンタ
17 NCO
18 内挿フィルタ
20 係数器(係数1/2を乗算)
21〜23 遅延器
24〜26,
29〜32,35 加算器
27 係数器(係数3を乗算)
28,34 乗算器
33 係数器(係数2を乗算)
40 A/D変換器サンプリングクロック信号発生器
71,72 バンドパスフィルタ
Claims (12)
- 各々異なる第1及び第2の入力信号をアナログ/ディジタル変換する第1及び第2の変換回路と、
前記第1及び第2の変換回路各々の出力をそれぞれ遅延する第1及び第2の遅延回路と、
前記第1及び第2の遅延回路各々の出力を基に前記第1及び第2の入力信号のチャネル間の遅延時間に相当する遅延時間誤差を出力する演算回路と、
前記演算回路の演算結果を基に前記第1及び第2の遅延回路の一方に対して前記遅延時間差がなくなるように遅延量を制御する制御回路とを有することを特徴とするチャネル間遅延補正回路。 - 前記第1及び第2の入力信号は、互いにチャネルの異なる信号であることを特徴とする請求項1記載のヂャネル間遅延補正回路。
- 復調装置の直交復調後のベースバンド信号をアナログ/ディジタル変換する第1及び第2の変換回路と、
前記第1及び第2の変換回路各々の出力をそれぞれ遅延する第1及び第2の遅延回路と、
前記第1及び第2の遅延回路各々の出力を乗算して前記ベースバンド信号のチャネル間の遅延時間に相当する遅延時間誤差を出力する乗算回路と、
前記乗算回路の乗算結果を基に前記第1及び第2の遅延回路の一方に対して前記遅延時間差がなくなるように遅延量を制御するループフィルタとを有することを特徴とするチャネル間遅延補正回路。 - 前記復調装置は、校正用の正弦波信号を直交復調器に入力し、前記直交復調器から同相成分及び直交成分を出力し、
前記第1及び第2の変換回路は、前記同相成分及び前記直交成分をそれぞれアナログ/ディジタル変換することを特徴とする請求項3記載のチャネル間遅延補正回路。 - 前記復調装置は、校正用の正弦波信号を用いることなく直交復調器にて直交復調を行って同相成分及び直交成分を出力し、
前記第1及び第2の変換回路は、前記同相成分及び前記直交成分をそれぞれアナログ/ディジタル変換し、
前記第1及び第2の遅延回路各々の出力からパイロット信号のみを通過させる第1及び第2のバンドパスフィルタを含むことを特徴とする請求項3記載のチャネル間遅延補正回路。 - 前記第1及び第2の遅延回路の一方を可変遅延回路とし、前記第1及び第2の遅延回路の他方を固定遅延回路とし、
前記可変遅延回路の遅延量を制御することを特徴とする請求項1から請求項5のいずれか記載のチャネル間遅延補正回路。 - 各々チャネルの異なる第1及び第2の入力信号をアナログ/ディジタル変換する第1及び第2の変換処理と、
前記第1及び第2の変換処理各々の出力をそれぞれ遅延する第1及び第2の遅延処理と、
前記第1及び第2の遅延処理各々の出力を基に前記第1及び第2の入力信号のチャネル間の遅延時間に相当する遅延時間誤差を出力する演算処理と、
前記演算処理の演算結果を基に前記第1及び第2の遅延処理の一方に対して前記遅延時間差がなくなるように遅延量を制御する制御処理とを有することを特徴とするチャネル間遅延補正方法。 - 前記第1及び第2の入力信号は、互いにチャネルの異なる信号であることを特徴とする請求項1記載のヂャネル間遅延補正方法。
- 復調装置の直交復調後のベースバンド信号をアナログ/ディジタル変換する第1及び第2の変換処理と、
前記第1及び第2の変換処理各々の出力をそれぞれ遅延する第1及び第2の遅延処理と、
前記第1及び第2の遅延処理各々の出力を乗算して前記ベースバンド信号のチャネル間の遅延時間に相当する遅延時間誤差を出力する乗算処理と、
前記乗算処理の乗算結果を基に前記第1及び第2の遅延処理の一方に対して前記遅延時間差がなくなるようにループフィルタにて遅延量を制御する処理とを有することを特徴とするチャネル間遅延補正方法。 - 前記復調装置は、校正用の正弦波信号を直交復調器に入力し、前記直交復調器から同相成分及び直交成分を出力し、
前記第1及び第2の変換処理は、前記同相成分及び前記直交成分をそれぞれアナログ/ディジタル変換することを特徴とする請求項9記載のチャネル間遅延補正方法。 - 前記復調装置は、校正用の正弦波信号を用いることなく直交復調器にて直交復調を行って同相成分及び直交成分を出力し、
前記第1及び第2の変換処理は、前記同相成分及び前記直交成分をそれぞれアナログ/ディジタル変換し、
第1及び第2のバンドパスフィルタにて前記第1及び第2の遅延処理各々の出力からパイロット信号のみを通過させることを特徴とする請求項9記載のチャネル間遅延補正方法。 - 前記第1及び第2の遅延処理の一方を可変遅延回路による処理とし、前記第1及び第2の遅延処理の他方を固定遅延回路による処理とし、
前記可変遅延回路の遅延量を制御することを特徴とする請求項7から請求項11のいずれか記載のチャネル間遅延補正方法。
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