WO2013108590A1 - 直交変換誤差補正装置 - Google Patents

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WO2013108590A1
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signal
error correction
orthogonal transformation
unit
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PCT/JP2013/000031
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毛利　浩喜
孝一 永野
宏行 手塚
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パナソニック株式会社
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    • H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/18—Phase-modulated carrier systems, i.e. using phase-shift keying
    • H04L27/22—Demodulator circuits; Receiver circuits
    • H04L27/227—Demodulator circuits; Receiver circuits using coherent demodulation
    • H04L27/2275—Demodulator circuits; Receiver circuits using coherent demodulation wherein the carrier recovery circuit uses the received modulated signals
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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    • H04L27/00—Modulated-carrier systems
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    • H04L27/34—Amplitude- and phase-modulated carrier systems, e.g. quadrature-amplitude modulated carrier systems
    • H04L27/38—Demodulator circuits; Receiver circuits
    • H04L27/3818—Demodulator circuits; Receiver circuits using coherent demodulation, i.e. using one or more nominally phase synchronous carriers

Definitions

  • the present invention relates to a radio signal processing technique for generating an in-phase signal and a quadrature signal using a quadrature detector in a signal obtained by mixing a high-frequency signal and a local oscillation signal.
  • a receiver that performs quadrature detection by multiplying a received high-frequency signal by a local oscillation signal that is a complex signal by a quadrature detector (mixer) and processes the obtained complex signal after quadrature detection is well known. Yes. Such processing is widely known generally (see Non-Patent Document 1).
  • the in-phase signal and the quadrature signal forming the complex signal after quadrature detection are ideally equal in amplitude and orthogonal.
  • a quadrature and amplitude error also called IQ imbalance
  • the desired signal is affected by the image signal in the complex signal after quadrature detection, and the quality of the desired signal is deteriorated.
  • a frequency converter that adjusts the phase and amplitude of the in-phase signal and the quadrature signal output from the mixer has been proposed (see Patent Documents 1 to 3).
  • An object of the present invention is to improve the correction accuracy of the orthogonal transformation error.
  • the orthogonal transform error correction apparatus detects and corrects how much the phase is shifted from the ideal state in the 90 ° phase shift of the complex signal, and adjusts the phase information used for the correction by the phase adjuster.
  • phase shift is eliminated as much as possible in this way, the burden of removing the image in the corrected signal can be reduced.
  • the orthogonal transformation error can be corrected with higher accuracy, the influence of the image signal on the desired signal can be sufficiently suppressed.
  • FIG. 1 is a circuit block diagram of a receiver including an orthogonal transform error correction apparatus according to a first embodiment of the present invention.
  • FIG. 2 is a circuit block diagram illustrating a detailed configuration example of an image removing unit in FIG. 1.
  • A is a figure in the case where there is no IQ imbalance
  • (b) is a figure which shows the example of the vector corresponding to the signal point of each desired signal and image signal in the case where there is IQ imbalance on a complex plane.
  • (A) corresponds to FIG. 3 (a)
  • (b) is a spectrum diagram corresponding to FIG. 3 (b).
  • It is a circuit diagram which shows the detailed structural example of the phase adjuster in FIG.
  • It is a circuit diagram which shows the other detailed structural example of the phase adjuster in FIG.
  • FIG. 8 is a signal waveform diagram for explaining the operation of the edge detector of FIG. 7.
  • FIG. 2 is a circuit diagram illustrating a configuration example of an edge adjustment circuit included in the oscillator in FIG. 1.
  • FIG. 10 is a signal waveform diagram for explaining the operation of the edge adjustment circuit of FIG. 9.
  • It is a circuit block diagram which shows the modification of the receiver of FIG.
  • FIG. 12 is a circuit diagram illustrating another detailed configuration example of the phase adjuster in FIG. 11.
  • FIG. 20 is a signal waveform diagram for explaining the operation of the zero cross detector of FIG. 19.
  • FIG. 17 is a signal waveform diagram for explaining the operation of the orthogonal transform error correction apparatus in FIG. 16.
  • FIG. 17 is another signal waveform diagram for explaining the operation of the orthogonal transform error correction apparatus in FIG. 16. It is a circuit block diagram which shows the modification of the receiver of FIG. It is a circuit block diagram of the orthogonal transformation error correction apparatus which concerns on the 4th Embodiment of this invention. It is a circuit block diagram of the orthogonal transformation error correction apparatus which concerns on the 5th Embodiment of this invention.
  • FIG. 1 is a circuit block diagram of a receiver including an orthogonal transform error correction apparatus according to the first embodiment of the present invention.
  • FIG. 2 is a circuit block diagram showing a detailed configuration example of the image removing unit 23 in FIG.
  • the image removing unit 23 includes an analog complex filter 33, ADC (analog-to-digital converter) units 34 and 35, a digital inverse characteristic filter 36, and an IQ imbalance adaptive correction filter 37. And a digital complex filter 38.
  • the phase adjuster 20, the edge detector 21, and the phase shift detector 22 in FIG. 1 operate as an orthogonal transformation error correction device.
  • the receiver of FIG. 1 has a control unit, and the control unit controls each component in FIG.
  • the selector 13 supplies an RF (radio frequency) signal or a test signal 12 received by the antenna 11 to the LNA 14 according to the mode signal MOD.
  • the LNA 14 amplifies and outputs the signal received via the selector 13.
  • the oscillator 17 generates and outputs a signal having a frequency necessary for converting the RF signal into an IF (intermediate frequency) signal.
  • the phase shifter 18 delays the phase of the signal generated by the oscillator 17 by 90 ° and outputs the delayed signal.
  • the mixer 15 multiplies the signal amplified by the LNA 14 by the signal generated by the oscillator 17 and outputs the result.
  • the mixer 16 multiplies the signal amplified by the LNA 14 by the signal output from the phase shifter 18 and outputs the result.
  • the output of the mixer 15 is an in-phase signal, that is, an I signal
  • the output of the mixer 16 is a quadrature signal, that is, a Q signal.
  • the switch 19 supplies a complex signal composed of an I signal and a Q signal to the phase adjuster 20 or the image removal unit 23 according to the mode signal MOD.
  • the analog complex filter 33 applies the complex signal to the complex signal so that the signal level near the image frequency for the desired signal included in the complex signal composed of the output signals of the mixers 15 and 16 is small. Process and output. This is to make the complex signal output from the analog complex filter 33 fall within the dynamic range of the ADC units 34 and 35.
  • the ADC units 34 and 35 convert each signal constituting the complex signal output from the analog complex filter 33 into a digital signal and output the digital signal.
  • the digital inverse characteristic filter 36 has an inverse characteristic of the analog complex filter 33, performs a process to cancel the influence of the analog complex filter 33 on the output signals of the ADC units 34 and 35, and outputs the result.
  • the IQ imbalance adaptive correction filter 37 corrects the orthogonality error and amplitude error of the complex signal output from the digital inverse characteristic filter 36 and outputs the corrected complex signal to the digital complex filter 38.
  • the digital complex filter 38 attenuates an image frequency component with respect to a desired signal in the complex signal output from the IQ imbalance adaptive correction filter 37, and outputs a complex signal in which the image frequency component is attenuated.
  • the oscillator 26 in FIG. 1 generates and outputs a signal having a frequency necessary for converting the IF signal into a baseband signal.
  • the phase shifter 27 delays the phase of the signal generated by the oscillator 26 by 90 ° and outputs the delayed signal.
  • the mixer 24 multiplies one of the complex signals output from the image removal unit 23 by the signal generated by the oscillator 26 and outputs the result.
  • the mixer 25 multiplies the other signal among the complex signals output from the image removal unit 23 by the signal output from the phase shifter 27 and outputs the result.
  • the decimation filter 28 outputs the output signal of the mixer 24 after thinning the sample value.
  • the decimation filter 29 outputs the output signal of the mixer 25 after thinning the sample value.
  • the DSP 30 performs predetermined signal processing on the output signals of the decimation filters 28 and 29 and outputs the obtained video signal and audio signal.
  • the display 31 displays video based on the video signal output from the DSP 30.
  • the speaker 32 outputs sound based on the sound signal output from the DSP 30.
  • the phase adjuster 20 aligns the phase of the waveform with the complex signal after orthogonal transformation.
  • the edge detector 21 performs edge detection in the complex signal after phase adjustment.
  • the phase shift detector 22 detects a phase shift between the in-phase signal and the quadrature signal after quadrature transformation in the output signal of the edge detector 21 and outputs a phase error signal PE (phase error).
  • the oscillator 17 has a phase adjustment unit that adjusts the clock edge based on the phase error signal PE and corrects the phase shift of the original signal.
  • an FM (frequency modulation) radio broadcast signal receives, for example, an FM (frequency modulation) radio broadcast signal, but may receive other radio broadcast signals, television broadcast signals, and mobile phone signals.
  • FM frequency modulation
  • FIG. 3A is a diagram illustrating an example of vectors corresponding to signal points of a desired signal and an image signal on the complex plane when there is no IQ imbalance.
  • FIG. 3B is a diagram illustrating an example of vectors corresponding to signal points of the desired signal and the image signal on the complex plane when there is IQ imbalance.
  • 3A and 3B show complex signals after quadrature detection, that is, output signals of the mixers 15 and 16.
  • FIG. When there is no IQ imbalance, the desired signal D and the image signal U do not interfere as shown in FIG.
  • an image leak having the same phase as the desired signal D occurs as shown in FIG. 3B, and this interferes with the desired signal D.
  • FIG. 4 (a) is a spectrum diagram corresponding to FIG. 3 (a).
  • FIG. 4B is a spectrum diagram corresponding to FIG.
  • the desired signal D and the image signal U are separated by the frequency 2f_IF and do not interfere with each other.
  • an image leak due to the image signal is superimposed on the desired signal D as shown in FIG.
  • the power of the frequency component near the desired signal D is greater in the case of FIG. 4B than in the case of FIG. That is, when there is no IQ imbalance, the power of the frequency component near the desired signal D is minimized.
  • the test signal 12 is a signal having a frequency correlated with the desired channel frequency. For example, when the FM wave A station (100 MHz) is selected, a 100 MHz sine wave and cos wave are generated as the test signal 12. When the AM wave B station (1000 kHz) is selected, a 1000 kHz sine wave and cos wave are generated as the test signal 12.
  • the selector 13 and the switch 19 switch the signal path according to the normal reception mode, the calibration mode, and the like indicated by the mode signal MOD.
  • the orthogonal transformation error correction device including the phase adjuster 20, the edge detector 21, and the phase shift detector 22 obtains a phase error during calibration. Since the sin waveform is 90 ° out of phase with respect to the cos waveform, for example, a filter that is 90 ° out of phase is provided as the phase adjuster 20.
  • the edge detector 21 uses a comparator to simply convert the cosine waveform and the sin waveform into a rectangular wave.
  • the phase shift detector 22 uses a time-to-digital converter (TDC) to calculate an edge shift amount of several ps using a delay operator. In this way, if the phase shift detector 22 knows the edge shift amount as the phase error signal PE, the phase shift detector 22 makes it orthogonal to the shift amount. That is, since it is assumed that the oscillator 17 generates a clock using a VCO (voltage controlled oscillator), the clock timing may be shifted.
  • VCO voltage controlled oscillator
  • FIG. 5 is a circuit diagram showing a detailed configuration example of the phase adjuster 20 in FIG.
  • the phase adjuster 20 in FIG. 5 is a delay circuit formed by connecting latches 41 in multiple stages so as to shift the phase by 90 °.
  • FIG. 6 is a circuit diagram showing another detailed configuration example of the phase adjuster 20 in FIG. 6 includes an n-stage (n is an integer) latch 41, an amplifier 42 that realizes tap coefficients Cn0 to Cn, and a single adder 43, and an FIR (finite-duration impulse-response). ) Filter. For example, one of the tap coefficients is fixed to 1, and the other tap coefficients are set to 0 (the input one is delayed and output only). By adopting the configuration of the FIR filter as shown in FIG. 6, an effect of enabling gain adjustment is obtained.
  • FIG. 7 is a circuit diagram showing a detailed configuration example of the edge detector 21 in FIG.
  • the edge detector 21 in FIG. 7 includes a multi-stage delay element 51 that sequentially delays the first comparator output CMP1, and outputs the output of the delay element 51 to data D [0] to D [n at the timing of the second comparator output CMP2. ],
  • the multistage latch 52 that controls the output of the latch 52 with the control signal CNT, and the decoder 54 that decodes the output of the AND circuit 53.
  • FIG. 8 is a signal waveform diagram for explaining the operation of the edge detector 21 of FIG.
  • each of the I signal and the Q signal is converted into a rectangular wave by a comparator.
  • the second comparator output CMP2 derived from the Q signal is regarded as a clock signal, and the edge start timing of the first comparator output CMP1 derived from the I signal is found.
  • the delay amount per stage of the delay element 51 is 1 ps and one clock cycle is 12 ps
  • the input of the decoder 54 is “0001111111000”.
  • a 3 ps deviation can be seen.
  • FIG. 9 is a circuit diagram showing a configuration example of an edge adjustment circuit included in the oscillator 17 in FIG.
  • the edge adjustment circuit of FIG. 9 includes delay elements 61, 62, 63, and 64 that sequentially delay the clock signal CLK used for the VCO, and a selector 65 that receives the phase error signal PE.
  • FIG. 10 is a signal waveform diagram for explaining the operation of the edge adjustment circuit of FIG. Based on the clock signal CLK, the delay elements 61 to 64 provide a large edge shift as the process proceeds to CLK1, CLK2, CLK3, and CLK4. Then, an appropriate delayed clock signal corresponding to the phase error signal PE is selected by the selector 65.
  • FIG. 11 is a circuit block diagram showing a modification of the receiver of FIG.
  • the receiver of FIG. 11 also has a phase adjuster 39 between the switch 19 and the image removal unit 23.
  • the phase adjuster 39 tunes the built-in filter based on the phase error signals PE1 and PE2 obtained by the phase shift detector 22.
  • FIG. 12 is a circuit diagram showing a detailed configuration example of the phase adjuster 39 in FIG.
  • the circuit shown in FIG. 12 includes resistance elements 71 to 73, a capacitor element 74, and an operational amplifier 75.
  • a 90 degree phase delay is realized by a general all-pass filter technique, and various elements 71 to 74 are tuned.
  • FIG. 13 is a circuit diagram showing another detailed configuration example of the phase adjuster 39 in FIG.
  • the circuit shown in FIG. 13 includes resistance elements 81 to 83, a capacitive element 84, and an operational amplifier 85.
  • a 90 degree phase advance is realized by a general all-pass filter technique, and various elements 81 to 84 are tuned.
  • FIG. 14 is a circuit block diagram of a receiver including an orthogonal transform error correction apparatus according to the second embodiment of the present invention.
  • the receiver shown in FIG. 14 includes ADC units 91 and 92, FFT (fast Fourier transform) units 93 and 94, and an angle shift comparison unit 95. These operate as an orthogonal transformation error correction device.
  • the ADC units 91 and 92 perform analog / digital conversion on the complex signal (for example, a cosine waveform and a sin waveform) after orthogonal transformation supplied via the switch 19.
  • the FFT units 93 and 94 perform FFT processing to extract phase information from the output data of the ADC units 91 and 92, and obtain angle information representing the phase.
  • the angle deviation comparison unit 95 calculates a phase error from the output data of the FFT units 93 and 94 and outputs a phase error signal PE.
  • the oscillator 17 has a phase adjustment unit that adjusts the clock edge based on the phase error signal PE and corrects the phase shift of the original signal.
  • FIG. 15 is a circuit block diagram showing a modification of the receiver of FIG.
  • the receiver of FIG. 14 has a phase adjuster 39 between the switch 19 and the image removing unit 23 as in the case of FIG.
  • the phase adjuster 39 tunes the built-in filter (see FIGS. 12 and 13) based on the phase error signals PE1 and PE2 obtained by the angle deviation comparison unit 95.
  • FIG. 16 is a circuit block diagram of a receiver including an orthogonal transform error correction apparatus according to the third embodiment of the present invention.
  • the receiver of FIG. 16 includes ADC units 101 and 102, zero-cross detectors 103 and 104, a zero-cross interval counter 105, and a phase adjuster 106. These operate as an orthogonal transformation error correction device.
  • the ADC units 101 and 102 perform analog-digital conversion on the complex signal (for example, cos waveform, sin waveform) after orthogonal transformation supplied via the switch 19.
  • the zero cross detectors 103 and 104 perform zero cross detection using at least two points in the output data of the ADC units 101 and 102.
  • the zero cross interval counter 105 counts output signal intervals in the output signals from the zero cross detectors 103 and 104.
  • the phase adjuster 106 compares the values counted by the zero-crossing interval counter 105 to obtain a phase shift amount from the difference information, and outputs a phase error signal PE.
  • the oscillator 17 has a phase adjustment unit that adjusts the clock edge based on the phase error signal PE and corrects the phase shift of the original signal.
  • FIG. 17 is a circuit diagram showing a detailed configuration example of the zero-cross detector 103 in FIG. 17 employs a two-point calculation method, and includes a latch 111 and a comparison unit 112.
  • the comparison unit 112 compares the signs of the input and output of the latch 111.
  • FIG. 18 (a) and 18 (b) are signal waveform diagrams for explaining the operation of the zero cross detector 103 in FIG.
  • a solid circle in FIG. 18A represents a zero cross point assumed in the two-point calculation method.
  • a broken circle in FIG. 18B indicates that when one point is shifted in the same direction in the case of the two-point calculation method, a discrimination failure and a detection delay occur.
  • FIG. 19 is a circuit diagram showing another detailed configuration example of the zero-cross detector 103 in FIG. 19 employs a three-point calculation method, and includes latches 121 and 122, adders 123 and 124, and a comparison unit 125.
  • One adder 123 adds the nth data and the (n ⁇ 1) th data.
  • the other adder 124 adds the (n-1) th data and the (n-2) th data.
  • the comparison unit 125 compares the signs of the outputs from both adders 123 and 124.
  • FIG. 20 is a signal waveform diagram for explaining the operation of the zero-cross detector 103 of FIG. According to the three-point calculation method, even when one point is shifted in the same direction, it is difficult to cause omission of discrimination and detection delay.
  • FIG. 21 is a signal waveform diagram for explaining the operation of the orthogonal transform error correction apparatus in FIG. 16, and shows a case where the ADC input is a cos wave.
  • FIG. 22 is another signal waveform diagram for explaining the operation of the orthogonal transform error correction apparatus in FIG. 16, and shows a case where the ADC input is a sine wave.
  • FIG. 23 is a circuit block diagram showing a modification of the receiver of FIG.
  • the receiver in FIG. 23 includes a phase adjuster 39 between the switch 19 and the image removal unit 23 as in the case of FIG.
  • the phase adjuster 39 tunes a built-in filter (see FIGS. 12 and 13) based on the phase error signals PE1 and PE2 obtained by the phase adjuster 106.
  • FIG. 24 is a circuit block diagram of an orthogonal transform error correction apparatus according to the fourth embodiment of the present invention.
  • the orthogonal transformation error correction apparatus in FIG. 24 has a multistage mixer configuration, and includes an antenna 131, an LNA 132, mixers 133 and 134, phase shifters 135, mixers 136 and 137, and phase shifters 138. And have.
  • the other phase shifter 138 shifts the phase by 90 ° / 0 ° and performs inverse conversion to extract the original signal.
  • the mixers 133, 134, 136, and 137 need to have very high accuracy.
  • FIG. 25 is a circuit block diagram of an orthogonal transform error correction apparatus according to the fifth embodiment of the present invention. 25 includes a clock generator 141, mixers 142 and 143, an oscillator 144, a phase shifter 145, and a phase shift detector 146.
  • the clock generator 141 generates a test signal such as a clock signal.
  • the mixers 142 and 143 use the oscillator 144 and the phase shifter 145 to output a 90 ° phase shift waveform.
  • the phase shift detector 146 detects by TDC that the waveform is shifted by a quarter period and outputs a phase error signal PE.
  • the oscillator 144 has a phase adjustment unit that adjusts the edge of the clock based on the phase error signal PE and corrects the phase shift of the original signal.
  • each functional block in this specification can be typically realized by hardware.
  • each functional block can be formed on a semiconductor substrate as part of an IC (integrated circuit).
  • the IC includes an LSI (large-scale integrated circuit), an ASIC (application-specific integrated circuit), a gate array, an FPGA (field programmable gate array), and the like.
  • some or all of each functional block can be implemented in software.
  • such a functional block can be realized by a program executed on a processor.
  • each functional block described in the present specification may be realized by hardware, may be realized by software, or may be realized by any combination of hardware and software.
  • the correction accuracy of the orthogonal transformation error can be improved, so the present invention is useful for a receiver or the like.
  • Test signal 13 Selector 14 LNA 15, 16 Mixer 17 Oscillator 18 Phase shifter 19 Switch 20 Phase adjuster 21 Edge detector 22 Phase shift detector 23 Image removal unit 24, 25 Mixer 26 Oscillator 27 Phase shifter 28, 29 Decimation filter 30 DSP 31 Display 32 Speaker 33 Analog Complex Filter 34, 35 ADC 36 Digital Inverse Filter 37 IQ Imbalance Adaptive Correction Filter 38 Digital Complex Filter 39 Phase Adjuster 41 Latch 42 Amplifier 43 Adder 51 Delay Element 52 Latch 53 AND Circuit 54 Decoder 61 to 64 Delay element 65 Selector 71 to 73, 81 to 83 Resistance element 74, 84 Capacitance element 75, 85 Operational amplifier 91, 92 ADC section 93, 94 FFT section 95 Angle deviation comparison section 101, 102 ADC section 103, 104 Zero cross detection Device 105 zero cross interval counter 106 phase adjuster 111 latch 112 comparison unit 121, 122 latch 123, 124 adder 125 comparison unit 131 antenna 132 LNA

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Abstract

　位相調整器（２０）は、直交変換後の複素信号にて波形の位相を揃える。エッジ検出器（２１）は、位相調整後の複素信号において、エッジ検出を行う。位相ずれ検出器（２２）は、エッジ検出器（２１）の出力信号において、直交変換後の同相信号と直交信号に対する位相ずれを検知して、位相誤差信号（ＰＥ）を出力する。直交変換のためにミキサ（１５，１６）及び移相器（１８）に接続された発振器（１７）は、位相誤差信号（ＰＥ）をもとにＶＣＯクロックのエッジを調整し、原信号の位相ずれを補正する位相調整部を有する。

Description

直交変換誤差補正装置
　本発明は、高周波信号と局部発振信号とを混合して得られる信号において、直交検波器を用いて同相信号と直交信号とを生成する無線信号処理技術に関するものである。
　受信された高周波信号に、複素信号である局部発振信号を直交検波器（ミキサ）によって乗算することによって直交検波を行い、得られた直交検波後の複素信号を処理する受信機がよく知られている。このような処理は、広く一般的に知れ渡っている（非特許文献１参照）。
　直交検波後の複素信号をなす同相信号と直交信号とは、理想的には、振幅が等しく、直交する。しかし、実際には同相信号と直交信号との間に直交度及び振幅の誤差（ＩＱインバランスとも呼ばれる）が存在する場合がある。このような誤差が存在する場合には、直交検波後の複素信号において、希望信号がイメージ信号の影響を受け、希望信号の品質が劣化してしまう。これを防ぐために、例えば、ミキサから出力された同相信号及び直交信号の位相と振幅を調整する周波数変換器等が提案されている（特許文献１～３参照）。
特開２００２－２４６８４７号公報 特開２００３－３０９６１２号公報 特開２００４－７２５３２号公報
D. Weiner et al.,"The Image Rejection Harmonic Mixer", IEEE MTT-S DIGEST, 1982, pp.36-38.
　しかしながら、特許文献１～３のように、ＬＭＳ（least mean square）アルゴリズムを用いて同相信号及び直交信号のレベル及び位相を調整するのみでは、これらの信号のレベル及び位相が最適値になるとは限らない。同相信号及び直交信号のレベル及び位相が適切な値ではない場合には、直交変換誤差が十分に補正されないので、希望信号に対するイメージ信号の影響を十分に抑えることができない。
　本発明は、直交変換誤差の補正精度を向上させることを目的とする。
　本発明による直交変換誤差補正装置は、複素信号の９０°位相ずれにおいて、理想状態からどれだけ位相がずれているか検知し補正を行い、補正に用いられる位相情報を位相調整器によって調整する。調整する方法は２通りあり、クロックのエッジをずらす方法と、フィルタの各種パラメータ設定を行い、位相量を調整する方法とがある。
　このように位相ずれを極力なくしておけば、補正後の信号においてイメージ除去するのに負担が少なくてすむ。
　本発明によれば、より高精度に直交変換誤差を補正することができるので、希望信号に対するイメージ信号の影響を十分に抑えることができる。
本発明の第１の実施形態に係る直交変換誤差補正装置を備えた受信機の回路ブロック図である。 図１中のイメージ除去部の詳細構成例を示す回路ブロック図である。 （ａ）はＩＱインバランスがない場合における、（ｂ）はＩＱインバランスがある場合における各々希望信号及びイメージ信号の信号点に対応するベクトルの例を複素平面上で示す図である。 （ａ）は図３（ａ）に対応する、（ｂ）は図３（ｂ）に対応する各々スペクトラム図である。 図１中の位相調整器の詳細構成例を示す回路図である。 図１中の位相調整器の他の詳細構成例を示す回路図である。 図１中のエッジ検出器の詳細構成例を示す回路図である。 図７のエッジ検出器の動作説明のための信号波形図である。 図１中の発振器が有するエッジ調整回路の構成例を示す回路図である。 図９のエッジ調整回路の動作説明のための信号波形図である。 図１の受信機の変形例を示す回路ブロック図である。 図１１中の位相調整器の詳細構成例を示す回路図である。 図１１中の位相調整器の他の詳細構成例を示す回路図である。 本発明の第２の実施形態に係る直交変換誤差補正装置を備えた受信機の回路ブロック図である。 図１４の受信機の変形例を示す回路ブロック図である。 本発明の第３の実施形態に係る直交変換誤差補正装置を備えた受信機の回路ブロック図である。 図１６中のゼロクロス検出器の詳細構成例を示す回路図である。 （ａ）及び（ｂ）は図１７のゼロクロス検出器の動作説明のための信号波形図である。 図１６中のゼロクロス検出器の他の詳細構成例を示す回路図である。 図１９のゼロクロス検出器の動作説明のための信号波形図である。 図１６中の直交変換誤差補正装置の動作説明のための信号波形図である。 図１６中の直交変換誤差補正装置の動作説明のための他の信号波形図である。 図１６の受信機の変形例を示す回路ブロック図である。 本発明の第４の実施形態に係る直交変換誤差補正装置の回路ブロック図である。 本発明の第５の実施形態に係る直交変換誤差補正装置の回路ブロック図である。
　以下、本発明の実施の形態について、図面を参照しながら説明する。図面において同じ参照番号で示された構成要素は、同一の又は類似の構成要素である。
　《第１の実施形態》
　図１は、本発明の第１の実施形態に係る直交変換誤差補正装置を備えた受信機の回路ブロック図である。また、図２は、図１中のイメージ除去部２３の詳細構成例を示す回路ブロック図である。
　図１の受信機は、アンテナ１１と、テスト信号１２と、セレクタ１３と、ＬＮＡ（low noise amplifier）１４と、ミキサ１５，１６，２４，２５と、発振器１７，２６と、移相器１８，２７と、スイッチ１９と、位相調整器２０と、エッジ検出器２１と、位相ずれ検出器２２と、イメージ除去部２３と、デシメーションフィルタ（decimation filter）２８，２９と、ＤＳＰ（digital signal processor）３０と、ディスプレイ３１と、スピーカ３２とを有する。また、図２に示すとおり、イメージ除去部２３は、アナログ複素フィルタ３３と、ＡＤＣ（analog-to-digital converter）部３４，３５と、デジタル逆特性フィルタ３６と、ＩＱインバランス適応補正フィルタ３７と、デジタル複素フィルタ３８とを有する。
　図１中の位相調整器２０と、エッジ検出器２１と、位相ずれ検出器２２とは、直交変換誤差補正装置として動作する。特に図示はしないが、図１の受信機は制御部を有し、当該制御部は図１中の各構成要素を制御する。
　セレクタ１３は、モード信号ＭＯＤに応じて、アンテナ１１で受信されたＲＦ（radio frequency）信号又はテスト信号１２をＬＮＡ１４へ供給する。ＬＮＡ１４は、セレクタ１３を介して受け取った信号を増幅して出力する。発振器１７は、ＲＦ信号をＩＦ（intermediate frequency）信号に変換するために必要な周波数の信号を生成して出力する。移相器１８は、発振器１７で生成された信号の位相を９０°遅らせて出力する。ミキサ１５は、ＬＮＡ１４で増幅された信号に発振器１７で生成された信号を乗算して出力する。ミキサ１６は、ＬＮＡ１４で増幅された信号に移相器１８から出力された信号を乗算して出力する。ミキサ１５の出力が同相信号すなわちＩ信号であり、ミキサ１６の出力が直交信号すなわちＱ信号である。スイッチ１９は、Ｉ信号及びＱ信号からなる複素信号を、モード信号ＭＯＤに応じて位相調整器２０又はイメージ除去部２３へ供給する。
　イメージ除去部２３において、アナログ複素フィルタ３３は、ミキサ１５，１６の各出力信号で構成される複素信号に含まれる希望信号についてのイメージ周波数付近の信号レベルが小さくなるように、当該複素信号に対して処理を行い、出力する。これは、アナログ複素フィルタ３３から出力される複素信号がＡＤＣ部３４，３５のダイナミックレンジ内に収まるようにするためである。ＡＤＣ部３４，３５は、アナログ複素フィルタ３３から出力される複素信号を構成する各信号をデジタル信号にそれぞれ変換して出力する。デジタル逆特性フィルタ３６は、アナログ複素フィルタ３３の逆特性を有し、ＡＤＣ部３４，３５の出力信号に対して、アナログ複素フィルタ３３の影響を打ち消すような処理を行い、その結果を出力する。ＩＱインバランス適応補正フィルタ３７は、デジタル逆特性フィルタ３６から出力された複素信号の直交度誤差及び振幅誤差を補正して、補正後の複素信号をデジタル複素フィルタ３８に出力する。デジタル複素フィルタ３８は、ＩＱインバランス適応補正フィルタ３７から出力された複素信号において、希望信号に対するイメージ周波数の成分を減衰させ、イメージ周波数の成分が減衰した複素信号を出力する。
　図１中の発振器２６は、ＩＦ信号をベースバンド信号に変換するために必要な周波数の信号を生成して出力する。移相器２７は、発振器２６で生成された信号の位相を９０°遅らせて出力する。ミキサ２４は、イメージ除去部２３から出力された複素信号のうち一方の信号に発振器２６で生成された信号を乗算して出力する。ミキサ２５は、イメージ除去部２３から出力された複素信号のうち他方の信号に移相器２７から出力された信号を乗算して出力する。デシメーションフィルタ２８は、ミキサ２４の出力信号を、そのサンプル値を間引いてから出力する。デシメーションフィルタ２９は、ミキサ２５の出力信号を、そのサンプル値を間引いてから出力する。ＤＳＰ３０は、両デシメーションフィルタ２８，２９の出力信号に所定の信号処理を行い、得られた映像信号及び音声信号を出力する。ディスプレイ３１は、ＤＳＰ３０から出力された映像信号に基づいて映像を表示する。スピーカ３２は、ＤＳＰ３０から出力された音声信号に基づいて音声を出力する。
　位相調整器２０は、直交変換後の複素信号にて波形の位相を揃える。エッジ検出器２１は、位相調整後の複素信号において、エッジ検出を行う。位相ずれ検出器２２は、エッジ検出器２１の出力信号において、直交変換後の同相信号と直交信号に対する位相ずれを検知して、位相誤差信号ＰＥ（phase error）を出力する。発振器１７は、位相誤差信号ＰＥをもとにクロックのエッジを調整し、原信号の位相ずれを補正する位相調整部を有する。
　図１の受信機は、例えばＦＭ（frequency modulation）ラジオ放送信号を受信するが、他のラジオ放送信号、テレビ放送信号、及び携帯電話等の信号を受信してもよい。
　図３（ａ）は、ＩＱインバランスがない場合における希望信号及びイメージ信号の信号点に対応するベクトルの例を複素平面上で示す図である。図３（ｂ）は、ＩＱインバランスがある場合における希望信号及びイメージ信号の信号点に対応するベクトルの例を複素平面上で示す図である。図３（ａ）及び図３（ｂ）では、直交検波後の複素信号、すなわちミキサ１５，１６の出力信号について示している。ＩＱインバランスがない場合には、図３（ａ）のように、希望信号Ｄと、イメージ信号Ｕとは干渉しない。一方、ＩＱインバランスがある場合には、図３（ｂ）のように、希望信号Ｄと同位相であるイメージリークが生じ、これが希望信号Ｄに干渉する。
　図４（ａ）は、図３（ａ）に対応するスペクトラム図である。図４（ｂ）は、図３（ｂ）に対応するスペクトラム図である。ＩＱインバランスがない場合には、図４（ａ）のように、希望信号Ｄと、イメージ信号Ｕとは、周波数２ｆ＿ＩＦ離れており、互いに干渉していない。ＩＱインバランスがある場合には、図４（ｂ）のように、希望信号Ｄには、イメージ信号に起因するイメージリークが重畳する。このため、希望信号Ｄ付近の周波数成分の電力は、図４（ｂ）の場合の方が図４（ａ）の場合より大きくなる。つまり、ＩＱインバランスがない場合に、希望信号Ｄ付近の周波数成分の電力が最小になる。
　さて、テスト信号１２は、要望したチャンネル周波数と相関を持った周波数の信号である。例えば、ＦＭ波Ａ局（１００ＭＨｚ）を選局した場合、１００ＭＨｚのｓｉｎ波、ｃｏｓ波をテスト信号１２として生成する。ＡＭ波Ｂ局（１０００ｋＨｚ）を選局した場合、１０００ｋＨｚのｓｉｎ波、ｃｏｓ波をテスト信号１２として生成する。セレクタ１３及びスイッチ１９は、モード信号ＭＯＤが示す通常受信モード、キャリブレーションモード等に応じて信号パスを切り替える。
　位相調整器２０、エッジ検出器２１及び位相ずれ検出器２２からなる直交変換誤差補正装置は、キャリブレーション時に位相誤差を求める。ｃｏｓ波形に対してｓｉｎ波形は９０°位相がずれているので、位相調整器２０として、例えば９０°位相がずれるフィルタを設ける。エッジ検出器２１は、コンパレータで簡易的にｃｏｓ波形、ｓｉｎ波形を矩形波にする。位相ずれ検出器２２は、ＴＤＣ（time-to-digital converter）を活用して遅延演算子で数ｐｓのエッジずれ量を算出する。このようにして位相ずれ検出器２２にてエッジずれ量が位相誤差信号ＰＥとして分かれば、そのずれ量に合わせて直交するようにしてやる。すなわち、発振器１７にてＶＣＯ（voltage controlled oscillator）によるクロック生成を想定しているので、クロックのタイミングをずらしてやればよい。
　図５は、図１中の位相調整器２０の詳細構成例を示す回路図である。図５の位相調整器２０は、９０°位相をずらすようにラッチ４１を多段接続してなる遅延回路である。
　例えば１００ＭＨｚのＡＤＣサンプリングクロックでｃｏｓ波形、ｓｉｎ波形の９０°位相ずれを考えると、ｓｉｎ波形を時間軸で３／４周期（＝２７０°）ずらせばｃｏｓ波形と同じ位相になり、ｃｏｓ波形を時間軸で１／４周期（＝９０°）ずらせばｓｉｎ波形と同じ位相になる。想定した周期分だけサンプルポイントをずらすということは、図５のような遅延回路で、想定したサンプルポイントだけ遅らせれば実現できる。
　図６は、図１中の位相調整器２０の他の詳細構成例を示す回路図である。図６の位相調整器２０は、ｎ段（ｎは整数）のラッチ４１と、タップ係数Ｃｎ０～Ｃｎを実現するアンプ４２と、１個の加算器４３とからなるＦＩＲ（finite-duration impulse-response）フィルタである。例えば、いずれか１つのタップ係数を１に固定し、その他のタップ係数は０（入力したものがそのまま遅延して出力するのみ）とする。図６のようなＦＩＲフィルタの構成を採用することで、ゲイン調整も可能になる効果が得られる。
　図７は、図１中のエッジ検出器２１の詳細構成例を示す回路図である。図７のエッジ検出器２１は、第１のコンパレータ出力ＣＭＰ１を順次遅延させる多段の遅延素子５１と、遅延素子５１の出力を第２のコンパレータ出力ＣＭＰ２のタイミングでデータＤ［０］～Ｄ［ｎ］として保持する多段のラッチ５２と、ラッチ５２の出力を制御信号ＣＮＴで制御する多段のＡＮＤ回路５３と、ＡＮＤ回路５３の出力をデコードするデコーダ５４とからなる。
　図８は、図７のエッジ検出器２１の動作説明のための信号波形図である。図７のエッジ検出器２１によれば、多段のラッチ５２におけるＨ＝“１”の保持位置がデコーダ５４で判明するので、その段数が分かる。段数が分かれば遅延量、つまり位相誤差量が判明する。
　ここでは、Ｉ信号とＱ信号とを各々コンパレータで矩形波に変換するものとする。そして、Ｑ信号に由来する第２のコンパレータ出力ＣＭＰ２をクロック信号とみなし、Ｉ信号に由来する第１のコンパレータ出力ＣＭＰ１のエッジスタートタイミングを見つける。Ｉ信号とＱ信号との間に３ｐｓのずれがある場合、第２のコンパレータ出力ＣＭＰ２の立ち上がりエッジに対して３ｐｓまでは第１のコンパレータ出力ＣＭＰ１はＬ＝“０”になっており、その後にＨ＝“１”になる。例えば、遅延素子５１の１段あたりの遅延量が１ｐｓであり、１クロック周期が１２ｐｓの場合、デコーダ５４の入力が“０００１１１１１１０００”ということになる。そして、最終的に３ｐｓのずれが分かる。
　図９は、図１中の発振器１７が有するエッジ調整回路の構成例を示す回路図である。図９のエッジ調整回路は、ＶＣＯに用いられるクロック信号ＣＬＫを順次遅延させる遅延素子６１，６２，６３，６４と、位相誤差信号ＰＥを受け取るセレクタ６５とからなる。
　図１０は、図９のエッジ調整回路の動作説明のための信号波形図である。クロック信号ＣＬＫをもとにして遅延素子６１～６４により、ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４と後段へ進むにつれて大きなエッジずらしが得られる。そして、位相誤差信号ＰＥに応じた適切な遅延クロック信号がセレクタ６５により選択される。
　図１１は、図１の受信機の変形例を示す回路ブロック図である。図１１の受信機は、スイッチ１９とイメージ除去部２３との間にも位相調整器３９を有する。位相調整器３９は、位相ずれ検出器２２で得られる位相誤差信号ＰＥ１，ＰＥ２をもとに、内蔵されたフィルタのチューニングを行う。
　図１２は、図１１中の位相調整器３９の詳細構成例を示す回路図である。図１２の回路は、抵抗素子７１～７３と、容量素子７４と、オペアンプ７５とからなる。一般的なオールパスフィルタ技術で９０°位相遅れを実現し、各種素子７１～７４をチューニングする。
　図１３は、図１１中の位相調整器３９の他の詳細構成例を示す回路図である。図１３の回路は、抵抗素子８１～８３と、容量素子８４と、オペアンプ８５とからなる。一般的なオールパスフィルタ技術で９０°位相進みを実現し、各種素子８１～８４をチューニングする。
　《第２の実施形態》
　図１４は、本発明の第２の実施形態に係る直交変換誤差補正装置を備えた受信機の回路ブロック図である。図１４の受信機は、ＡＤＣ部９１，９２と、ＦＦＴ（fast Fourier transform）部９３，９４と、角度ずれ比較部９５とを有する。これらは、直交変換誤差補正装置として動作する。
　ＡＤＣ部９１，９２は、スイッチ１９を介して供給された直交変換後の複素信号（例えば、ｃｏｓ波形、ｓｉｎ波形）においてアナログデジタル変換を行う。ＦＦＴ部９３，９４は、ＡＤＣ部９１，９２の出力データから位相情報を抽出するためにＦＦＴ処理を行い、位相を表す角度情報を得る。角度ずれ比較部９５は、ＦＦＴ部９３，９４の出力データから位相誤差を算出して、位相誤差信号ＰＥを出力する。発振器１７は、位相誤差信号ＰＥをもとにクロックのエッジを調整し、原信号の位相ずれを補正する位相調整部を有する。
　図１５は、図１４の受信機の変形例を示す回路ブロック図である。図１４の受信機は、図１１の場合と同様に、スイッチ１９とイメージ除去部２３との間にも位相調整器３９を有する。位相調整器３９は、角度ずれ比較部９５で得られる位相誤差信号ＰＥ１，ＰＥ２をもとに、内蔵されたフィルタ（図１２及び図１３参照）のチューニングを行う。
　《第３の実施形態》
　図１６は、本発明の第３の実施形態に係る直交変換誤差補正装置を備えた受信機の回路ブロック図である。図１６の受信機は、ＡＤＣ部１０１，１０２と、ゼロクロス検出器１０３，１０４と、ゼロクロス間隔カウンタ１０５と、位相調整器１０６とを有する。これらは、直交変換誤差補正装置として動作する。
　ＡＤＣ部１０１，１０２は、スイッチ１９を介して供給された直交変換後の複素信号（例えば、ｃｏｓ波形、ｓｉｎ波形）においてアナログデジタル変換を行う。ゼロクロス検出器１０３，１０４は、ＡＤＣ部１０１，１０２の出力データ中の少なくとも２点を用いてゼロクロス検出を行う。ゼロクロス間隔カウンタ１０５は、ゼロクロス検出器１０３，１０４からの出力信号において出力信号間隔のカウントを行う。位相調整器１０６は、ゼロクロス間隔カウンタ１０５でカウントした値を比較してその差分情報から位相ずれ量を求め、位相誤差信号ＰＥを出力する。発振器１７は、位相誤差信号ＰＥをもとにクロックのエッジを調整し、原信号の位相ずれを補正する位相調整部を有する。
　図１７は、図１６中のゼロクロス検出器１０３の詳細構成例を示す回路図である。図１７のゼロクロス検出器１０３は、２点算出法を採用したものであって、ラッチ１１１と、比較部１１２とを有する。比較部１１２は、ラッチ１１１の入力と出力との符号を比較する。
　図１８（ａ）及び図１８（ｂ）は、図１７のゼロクロス検出器１０３の動作説明のための信号波形図である。図１８（ａ）中の実線の丸印は、２点算出法にて想定されたゼロクロスポイントを表している。図１８（ｂ）中の破線の丸印は、２点算出法の場合に片方のポイントが同方向にずれたとき、判別漏れ、検出遅れが発生することを表している。
　図１９は、図１６中のゼロクロス検出器１０３の他の詳細構成例を示す回路図である。図１９のゼロクロス検出器１０３は、３点算出法を採用したものであって、ラッチ１２１，１２２と、加算器１２３，１２４と、比較部１２５とを有する。一方の加算器１２３は、ｎ番目のデータとｎ－１番目のデータとを加算する。他方の加算器１２４は、ｎ－１番目のデータとｎ－２番目のデータとを加算する。比較部１２５は、両加算器１２３，１２４の出力の符号を比較する。
　図２０は、図１９のゼロクロス検出器１０３の動作説明のための信号波形図である。３点算出法によれば、片方のポイントが同方向にずれたときでも、判別漏れ、検出遅れが発生しにくいことを表している。
　図２１は、図１６中の直交変換誤差補正装置の動作説明のための信号波形図であって、ＡＤＣ入力がｃｏｓ波である場合を表している。
　図２２は、図１６中の直交変換誤差補正装置の動作説明のための他の信号波形図であって、ＡＤＣ入力がｓｉｎ波である場合を表している。
　図２３は、図１６の受信機の変形例を示す回路ブロック図である。図２３の受信機は、図１１の場合と同様に、スイッチ１９とイメージ除去部２３との間にも位相調整器３９を有する。位相調整器３９は、位相調整器１０６で得られる位相誤差信号ＰＥ１，ＰＥ２をもとに、内蔵されたフィルタ（図１２及び図１３参照）のチューニングを行う。
　《第４の実施形態》
　図２４は、本発明の第４の実施形態に係る直交変換誤差補正装置の回路ブロック図である。図２４の直交変換誤差補正装置は、多段ミキサの構成を有するものであって、アンテナ１３１と、ＬＮＡ１３２と、ミキサ１３３，１３４と、移相器１３５と、ミキサ１３６，１３７と、移相器１３８とを有する。
　図２４の構成によれば、一方の移相器１３５で０°／９０°位相ずらしした後に、他方の移相器１３８で９０°／０°位相ずらしして逆変換を行って原信号を抽出する。ただし、ミキサ１３３，１３４，１３６，１３７が非常に高精度のものであることを必要とする。
　《第５の実施形態》
　図２５は、本発明の第５の実施形態に係る直交変換誤差補正装置の回路ブロック図である。図２５の直交変換誤差補正装置は、クロック発生器１４１と、ミキサ１４２，１４３と、発振器１４４と、移相器１４５と、位相ずれ検出器１４６とを有する。
　クロック発生器１４１は、クロック信号等のテスト信号を発生する。ミキサ１４２，１４３は、発振器１４４と移相器１４５とを利用して、９０°位相ずれの波形を出力する。位相ずれ検出器１４６は、４分の１周期だけ波形がずれていることをＴＤＣで検知し、位相誤差信号ＰＥを出力する。発振器１４４は、位相誤差信号ＰＥをもとにクロックのエッジを調整し、原信号の位相ずれを補正する位相調整部を有する。
　以上、本明細書で第１～第５の実施形態を説明してきたが、本明細書における各機能ブロックは、典型的にはハードウェアで実現され得る。例えば各機能ブロックは、ＩＣ（集積回路）の一部として半導体基板上に形成され得る。ここでＩＣは、ＬＳＩ（large-scale integrated circuit）、ＡＳＩＣ（application-specific integrated circuit）、ゲートアレイ、ＦＰＧＡ（field programmable gate array）等を含む。代替としては各機能ブロックの一部又は全ては、ソフトウェアで実現され得る。例えばそのような機能ブロックは、プロセッサ上で実行されるプログラムによって実現され得る。換言すれば、本明細書で説明される各機能ブロックは、ハードウェアで実現されてもよいし、ソフトウェアで実現されてもよいし、ハードウェアとソフトウェアとの任意の組合せで実現され得る。
　本発明の多くの特徴及び優位性は、記載された説明から明らかであり、よって添付の特許請求の範囲によって、本発明のそのような特徴及び優位性の全てをカバーすることが意図される。更に、多くの変更及び改変が当業者には容易に可能であるので、本発明は、図示され記載されたものと全く同じ構成及び動作に限定されるべきではない。したがって、全ての適切な改変物及び等価物は本発明の範囲に入るものとされる。
　以上説明したように、本発明によれば、直交変換誤差の補正精度を向上させることができるので、本発明は受信機等について有用である。
１１　アンテナ
１２　テスト信号
１３　セレクタ
１４　ＬＮＡ
１５，１６　ミキサ
１７　発振器
１８　移相器
１９　スイッチ
２０　位相調整器
２１　エッジ検出器
２２　位相ずれ検出器
２３　イメージ除去部
２４，２５　ミキサ
２６　発振器
２７　移相器
２８，２９　デシメーションフィルタ
３０　ＤＳＰ
３１　ディスプレイ
３２　スピーカ
３３　アナログ複素フィルタ
３４，３５　ＡＤＣ部
３６　デジタル逆特性フィルタ
３７　ＩＱインバランス適応補正フィルタ
３８　デジタル複素フィルタ
３９　位相調整器
４１　ラッチ
４２　アンプ
４３　加算器
５１　遅延素子
５２　ラッチ
５３　ＡＮＤ回路
５４　デコーダ
６１～６４　遅延素子
６５　セレクタ
７１～７３，８１～８３　抵抗素子
７４，８４　容量素子
７５，８５　オペアンプ
９１，９２　ＡＤＣ部
９３，９４　ＦＦＴ部
９５　角度ずれ比較部
１０１，１０２　ＡＤＣ部
１０３，１０４　ゼロクロス検出器
１０５　ゼロクロス間隔カウンタ
１０６　位相調整器
１１１　ラッチ
１１２　比較部
１２１，１２２　ラッチ
１２３，１２４　加算器
１２５　比較部
１３１　アンテナ
１３２　ＬＮＡ
１３３，１３４　ミキサ
１３５　移相器
１３６，１３７　ミキサ
１３８　移相器
１４１　クロック発生器
１４２，１４３　ミキサ
１４４　発振器
１４５　移相器
１４６　位相ずれ検出器
Ｄ　希望信号
ＭＯＤ　モード信号
ＰＥ，ＰＥ１，ＰＥ２　位相誤差信号
Ｕ　イメージ信号

Claims (11)

  1. 　複素信号から同相信号及び直交信号を分離する直交変換部と、
    　前記直交変換後の波形の位相を揃える位相調整器と、
    　前記位相調整後の複素信号においてエッジ検出を行うエッジ検出部と、
    　前記エッジ検出部の出力信号において位相ずれを検知する位相ずれ検出部と、
    　前記位相ずれ検出部にて検知された位相ずれ量を元に原信号の位相ずれを補正する位相調整部とを有する直交変換誤差補正装置。
  2. 　請求項１記載の直交変換誤差補正装置において、
    　前記位相ずれ検出部にて検知された位相ずれ量を元にフィルタ調整を行う直交変換誤差補正装置。
  3. 　複素信号から同相信号及び直交信号を分離する直交変換部と、
    　前記直交変換後の複素信号においてアナログデジタル変換を行うＡＤＣ部と、
    　前記ＡＤＣ部の出力データから位相情報を抽出するためにＦＦＴ処理を行うＦＦＴ部と、
    　前記ＦＦＴ部の出力データから位相ずれを算出する角度ずれ比較部と、
    　前記角度ずれ比較部にて算出された位相ずれ量を元に原信号の位相ずれを補正する位相調整部とを有する直交変換誤差補正装置。
  4. 　請求項３記載の直交変換誤差補正装置において、
    　前記角度ずれ比較部にて算出された位相ずれ量を元にフィルタ調整を行う直交変換誤差補正装置。
  5. 　複素信号から同相信号及び直交信号を分離する直交変換部と、
    　前記直交変換後の複素信号においてアナログデジタル変換を行うＡＤＣ部と、
    　前記ＡＤＣ部の出力データ中の少なくとも２点を用いてゼロクロス検出を行うゼロクロス検出部と、
    　前記ゼロクロス検出部からの出力信号において出力信号間隔のカウントを行うカウンタ部と、
    　前記カウンタ部の出力に基づく位相ずれ量を元に原信号の位相ずれを補正する位相調整部とを有する直交変換誤差補正装置。
  6. 　請求項５記載の直交変換誤差補正装置において、
    　前記カウンタ部の出力に基づく位相ずれ量を元にフィルタ調整を行う直交変換誤差補正装置。
  7. 　請求項１又は２に記載の直交変換誤差補正装置において、
    　前記位相調整器は、遅延処理を行うフィルタを有する直交変換誤差補正装置。
  8. 　請求項１又は２に記載の直交変換誤差補正装置において、
    　前記位相調整器は、振幅補正を行う直交変換誤差補正装置。
  9. 　請求項１又は２に記載の直交変換誤差補正装置において、
    　前記エッジ検出部は、遅延素子とラッチとＡＮＤ回路とを有する直交変換誤差補正装置。
  10. 　請求項１又は２に記載の直交変換誤差補正装置において、
    　前記位相調整部は、複数の遅延素子にて遅延処理を行う直交変換誤差補正装置。
  11. 　請求項１記載の直交変換誤差補正装置において、
    　前記直交変換部は、一方の移相器で０°／９０°位相ずらしした後に、他方の移相器で９０°／０°位相ずらしして原信号を抽出する直交変換誤差補正装置。
PCT/JP2013/000031 2012-01-20 2013-01-09 直交変換誤差補正装置 WO2013108590A1 (ja)

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