CN110737610B - 信号接口系统及其数据传送方法 - Google Patents

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Abstract

本发明提供了一种信号接口系统及其数据传送方法。该信号接口系统包括一数据线、一时脉线、一主控电路及至少一随从电路。主控电路具有耦接数据线的主要数据接脚及耦接时脉线的主要时脉接脚。至少一随从电路分别具有耦接数据线的次要数据接脚及耦接时脉线的次要时脉接脚。主控电路通过数据线传送主要控制数据至至少一随从电路，并且通过时脉线传送额外控制数据至至少一随从电路，利用本发明，可提高系统的相容性，并且保持良好的传输效率。

Description

信号接口系统及其数据传送方法
技术领域
本发明是有关于一种信号接口(signal interface)，且特别是有关于一种信号接口系统及其数据传送方法。
背景技术
在单一电子装置中，主控(Master)电路(例如控制器或晶片组)通过同一通信协定(protocol)的汇流上的多个随从(Slave)电路(例如感测器或储存元件)来进行通信。但随着使用需求的不同，随从电路可能有需要较多资讯(例如高解析度感测需求)，亦即随从电路可能有高数据量的需求。此时，若为了修复电子装置使用高数据量的随从电路，造成同一条汇流排上的随从电路具有不同的数据量需求时，则同一条汇流排上的随从电路可能会接收到用不到的信息(亦即垃圾信息)，造成信号频宽的浪费；或者，随从电路可能会接收到或传送不足的信息(亦即垃圾信息)，造成随从电路的效能的浪费。
另一方面，若为了适应高数据量而提高时脉信号(clock signal)的频率，而可能导致随从电路无法正常运作。此时，随从电路可能需要全面更新，导致修复成本的上升，并且高频率的操作也直接提高了电子装置的功耗。此外，依据不同的应用环境，随从电路的选择也可能不同，但受限于高/低数据量及/或高/低操作频率，则随从电路的选择会变得困难，影响了电子装置的设计时间及/或硬体成本的增加。
发明内容
本发明提供一种信号接口系统及其数据传送方法，可提高系统的相容性，并且保持良好的传输效率。
本发明的信号接口系统，包括一数据线、一时脉线、一主控电路及至少一随从电路。主控电路具有耦接数据线的主要数据接脚及耦接时脉线的主要时脉接脚。至少一随从电路分别具有耦接数据线的次要数据接脚及耦接时脉线的次要时脉接脚。主控电路通过数据线传送主要控制数据至至少一随从电路，并且通过时脉线传送额外控制数据至至少一随从电路。
本发明的信号接口系统的数据传送方法，信号接口系统包括主控电路及至少一随从电路，数据传送方法包括下列步骤。通过主控电路及数据线传送主要控制数据至至少一随从电路。以及，通过主控电路及时脉线传送额外控制数据至至少一随从电路。
基于上述，本发明实施例的信号接口系统及其数据传送方法，通过数据线上来传送主要控制数据，并且通过时脉线传送额外控制数据。藉此，可避免欲传输的数据封包过大，保持良好的传输效率，并且让数据量需求不同的随从电路保持良好的运作，也提高系统的相容性。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
附图说明
图1为依据本发明一实施例的信号接口系统的系统示意图。
图2为依据本发明一实施例的信号接口系统的数据信号及时脉信号的波形示意图。
图3为依据本发明另一实施例的信号接口系统的数据信号及时脉信号的波形示意图。
图4为依据本发明一实施例的信号接口系统的数据传送方法的流程图。
附图标号：
100：信号接口系统
110：主控电路
111：主要数据接脚
113：主要时脉接脚
120、130：随从电路
121、131：次要数据接脚
123、133：次要时脉接脚
140：数据线
150：时脉线
CLK：时脉信号
DAT：数据信号
DCA：额外控制数据
DCM：主要控制数据
DRM：回报数据
P11、P13、P21、P23：对应期间
S410、S420：步骤
具体实施方式
图1为依据本发明一实施例的信号接口系统的系统示意图。请参照图1，在本实施例中，信号接口系统100包括主控电路110、至少一随从电路(例如120、130)、数据线140及时脉线150。主控电路110具有耦接数据线140的主要数据接脚111及耦接时脉线150的主要时脉接脚113。
随从电路(例如120、130)分别具有耦接数据线140的次要数据接脚及耦接时脉线150的次要时脉接脚。亦即，随从电路120具有耦接数据线140的次要数据接脚121及耦接时脉线150的次要时脉接脚123；随从电路130具有耦接数据线140的次要数据接脚131及耦接时脉线150的次要时脉接脚133。
主控电路110可通过主要数据接脚111提供数据信号DAT至数据线140，而数据信号DAT用以传送主要控制数据DCM至随从电路(例如120、130)。并且，主控电路110可通过主要时脉接脚113提供时脉信号CLK至时脉线150，而时脉信号CLK除了用以取样数据信号DAT外，也用以传送额外控制数据DCA至随从电路(例如120、130)。其中，主要控制数据DCM及额外控制数据DCA大致为同时传送。
另一方面，随从电路(例如120、130)可通过次要数据接脚(例如121、131)提供数据信号DAT至数据线140，此时数据信号DAT可用以传送回报数据DRM至主控电路110。
在本实施例中，主要控制数据DCM的多个数据位各别的逻辑准位依据数据信号DAT的判别方式不同于额外控制数据DCA的多个数据位各别的逻辑准位依据时脉信号CLK的判别方式。
依据上述，本实施例的信号接口系统100，主要控制数据DCM是通过数据线140上的数据信号DAT来传送，并且时脉线150上的时脉信号CLK也可以传送额外控制数据DCA。此时，若随从电路(例如120、130)为低数据量需求，则可仅接收主要控制数据DCM；反之，若随从电路(例如120、130)为高数据量需求，则可同时接收主要控制数据DCM及额外控制数据DCA。藉此，可避免欲传输的数据封包(例如主要控制数据DCM及/或额外控制数据DCA)过大，保持良好的传输效率，并且让数据量需求不同的随从电路保持良好的运作，也提高系统的相容性。另一方面，由于不需要提高数据信号DAT及时脉信号CLK的频率，让系统的消耗功率能良好的维持。
图2为依据本发明一实施例的信号接口系统的数据信号及时脉信号的波形示意图。请参照图1及图2，在本实施例中，主要控制数据DCM的数据位各别的逻辑准位依据数据信号DAT中对应期间的电压准位来判定，额外控制数据DCA的数据位各别的逻辑准位依据时脉信号CLK中对应期间的工作周期来判定。
进一步来说，在本实施例中，随从电路(例如120、130)的主要数据接收器例如接受且依据时脉信号CLK的下降沿撷取主要控制数据DCM的多个数据位各别的逻辑准位。因此，在对应期间P11中，随从电路(例如120、130)的主要数据接收器会撷取到高电压准位，因此可判定主要控制数据DCM中对应的数据位的逻辑准位为逻辑准位“1”；在对应期间P13中，随从电路(例如120、130)的主要数据接收器会撷取到低电压准位，因此可判定主要控制数据DCM中对应的数据位的逻辑准位为逻辑准位“0”。
另一方面，由于电路操作会受元件特性及环境因素的影响，通常时脉信号CLK的工作周期无法固定于50％(理想值)，因此随从电路(例如120、130)的主要数据接收器通常设计为可以容许一定的误差值，亦即可以接收时脉信号CLK的工作周期是位于容许上限值(例如60％)及容许下限值(例如40％)之间。此时，随从电路(例如120、130)的时脉接收器可设计成可判别收时脉信号CLK的工作周期是接近容许上限值(例如60％)或接近容许下限值(例如40％)，来判别额外控制数据DCA的逻辑准位。
因此，随从电路(例如120、130)的次要数据接收器例如接收且依据时脉信号CLK的下降沿及上升沿撷取额外控制数据DCA的多个数据位各别的逻辑准位。因此，在对应期间P11中，随从电路(例如120、130)的次要数据接收器例如撷取到的时脉信号CLK的工作周期是接近容许上限值(例如55～60％)，此时随从电路(例如120、130)的次要数据接收器可判定时脉信号CLK的工作周期是容许上限值，因此可判定额外控制数据DCA中对应的数据位的逻辑准位为逻辑准位“0”(第一逻辑准位)，在此以5％作为容许上限值的判定范围，但本发明实施例不以此为限；在对应期间P13中，随从电路(例如120、130)的次要数据接收器例如撷取到的时脉信号CLK的工作周期是接近容许下限值(例如40～45％)，此时随从电路(例如120、130)的次要数据接收器可判定时脉信号CLK的工作周期是容许下限值，因此可判定主要控制数据DCM中对应的数据位的逻辑准位为逻辑准位“1”(第二逻辑准位)，在此以5％作为容许下限值的判定范围，但本发明实施例不以此为限。
在上述实施例中，容许上限值的判定范围与容许下限值的判定范围是设定为相同，但在其他实施例中可以设定为不同，并且接近容许上限值的范围与接近容许下限值的范围之间具有一定间距(例如1％的间距)。并且，同一对应期间(如P11及P13)中，数据信号DAT及时脉信号CLK是同时判定一个逻辑准位，亦即主要控制数据DCM的数据率与额外控制数据DCA的数据率相同。
进一步来说，随从电路(例如120、130)的次要数据接收器可通过计数器或计时间判定时脉信号CLK在各个对应期间(如P11及P13)中为低电压准位的时间(如t1及t3)及为高电压准位的时间(如t2及t4)，以判定时脉信号CLK的工作周期。换言之，随从电路(例如120、130)的次要数据接收器可接收且依据时脉信号CLK的下降沿开始低电压准位的时间(如t1及t3)的判定，且接收且依据时脉信号CLK的上降沿结束低电压准位的时间(如t1及t3)的判定；同样的，随从电路(例如120、130)的次要数据接收器可接收且依据时脉信号CLK的上降沿开始高电压准位的时间(如t1及t3)的判定，且接收且依据时脉信号CLK的下降沿结束低电压准位的时间(如t1及t3)的判定。
图3为依据本发明另一实施例的信号接口系统的数据信号及时脉信号的波形示意图。请参照图1及图2，在本实施例中，主要控制数据DCM的数据位各别的逻辑准位依据数据信号DAT中对应期间的电压准位来判定，额外控制数据DCA的数据位各别的逻辑准位依据时脉信号CLK中对应期间的工作周期或频率来判定。其中，主要控制数据DCM的各别数据位的逻辑准位的判定方式可参照图2所示，在此则不再赘述。
在实际运作上，由于电路操作会受元件特性及环境因素的影响，通常时脉信号CLK的频率无法固定于预定值(例如100kHz)，因此随从电路(例如120、130)的主要数据接收器通常设计为可以容许一定的误差值，亦即可以接收时脉信号CLK的频率是位于容许上限频率(例如110kHz)及容许下限频率(例如90kHz)之间。此时，随从电路(例如120、130)的次要数据接收器可设计成可判别收时脉信号CLK的工作周期是接近容许上限频率(例如110kHz)或接近容许下限频率(例如90kHz)，来判别额外控制数据DCA的逻辑准位。
因此，随从电路(例如120、130)的次要数据接收器例如接收且依据时脉信号CLK的下降沿撷取额外控制数据DCA的多个数据位各别的逻辑准位。因此，在对应期间P21中，随从电路(例如120、130)的次要数据接收器例如撷取到的时脉信号CLK的频率是接近容许上限频率(例如105～110kHz)，此时随从电路(例如120、130)的次要数据接收器可判定时脉信号CLK的频率是容许上限频率，因此可判定额外控制数据DCA中对应的数据位的逻辑准位为逻辑准位“0”(第一逻辑准位)，在此以5kHz作为容许上限频率的判定范围，但本发明实施例不以此为限；在对应期间P23中，随从电路(例如120、130)的次要数据接收器例如撷取到的时脉信号CLK的频率是接近容许下限频率(例如90～95kHz)，此时随从电路(例如120、130)的次要数据接收器可判定时脉信号CLK的频率是容许下限频率，因此可判定额外控制数据DCA中对应的数据位的逻辑准位为逻辑准位“1”(第二逻辑准位)，在此以5kHz作为容许下限频率的判定范围，但本发明实施例不以此为限。
在上述实施例中，容许上限频率的判定范围与容许下限频率的判定范围是设定为相同，但在其他实施例中可以设定为不同，并且接近容许上限频率的范围与接近容许下限频率的范围之间具有一定间距(例如1kHz的间距)。并且，同一对应期间(如P21及P23)中，数据信号DAT及时脉信号CLK是同时判定一个逻辑准位，亦即主要控制数据DCM的数据率与额外控制数据DCA的数据率相同。
进一步来说，随从电路(例如120、130)的次要数据接收器可通过计数器或计时间判定时脉信号CLK在各个对应期间(如P11及P13)中时间长度，以判定时脉信号CLK的频率。换言之，随从电路(例如120、130)的次要数据接收器可接收且依据时脉信号CLK的下降沿开始各个对应期间的时间长度的判定，且接收且依据时脉信号CLK的下一个下降沿结束各个对应期间的时间长度的判定。
图4为依据本发明一实施例的信号接口系统的数据传送方法的流程图。请参照图4，在本实施例中，信号接口系统包括主控电路及至少一随从电路，数据传送方法包括下列步骤。在步骤S410中，通过主控电路及数据线传送主要控制数据至至少一随从电路。并且，在步骤S420中，通过主控电路及时脉线传送额外控制数据至至少一随从电路。其中，步骤S410及S420的顺序为用以说明，本发明实施例不以此为限；并且，步骤S410及S420的细节可参照图1至图3的实施例所述，在此则不再赘述。
综上所述，本发明实施例的信号接口系统及其数据传送方法，通过数据线上来传送主要控制数据，并且通过时脉线传送额外控制数据。藉此，可避免欲传输的数据封包过大，保持良好的传输效率，并且让数据量需求不同的随从电路保持良好的运作，也提高系统的相容性。另一方面，由于不需要提高数据信号及时脉信号的频率，让系统的消耗功率能良好的维持。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视权利要求所界定者为准。

Claims (12)

1.一种信号接口系统，其特征在于，包括：
一数据线；
一时脉线；
一主控电路，具有耦接所述数据线的一主要数据接脚及耦接所述时脉线的一主要时脉接脚；以及
至少一随从电路，分别具有耦接所述数据线的一次要数据接脚及耦接所述时脉线的一次要时脉接脚；
其中所述主控电路通过所述数据线传送一主要控制数据至所述至少一随从电路，并且通过所述时脉线传送一额外控制数据至所述至少一随从电路；
所述主控电路通过所述主要数据接脚提供一数据信号至所述数据线以传送所述主要控制数据，并且所述主控电路通过所述主要时脉接脚提供一时脉信号至所述时脉线以传送所述额外控制数据；
所述主要控制数据的多个数据位各别的逻辑准位依据所述数据信号的判别方式不同于所述额外控制数据的多个数据位各别的逻辑准位依据所述时脉信号的判别方式。
2.如权利要求1所述的信号接口系统，其特征在于，所述主要控制数据的所述数据位各别的逻辑准位依据所述数据信号中对应期间的电压准位来判定，所述额外控制数据的所述数据位各别的逻辑准位依据所述时脉信号中对应期间的工作周期或频率来判定。
3.如权利要求2所述的信号接口系统，其特征在于，当所述时脉信号中对应期间的工作周期为一容许上限值时，判定所述额外控制数据的对应的数据位为一第一逻辑准位，当所述时脉信号中对应期间的工作周期为一容许下限值时，判定所述额外控制数据的对应的数据位为一第二逻辑准位。
4.如权利要求2所述的信号接口系统，其特征在于，当所述时脉信号中对应期间的频率为一容许上限频率时，判定所述额外控制数据的对应的数据位为一第一逻辑准位，当所述时脉信号中对应期间的频率为一容许下限频率时，判定所述额外控制数据的对应的数据位为一第二逻辑准位。
5.如权利要求1所述的信号接口系统，其特征在于，所述至少一随从电路依据所述时脉信号撷取所述主要控制数据的多个数据位各别的逻辑准位，所述至少一随从电路依据所述时脉信号撷取所述额外控制数据的多个数据位各别的逻辑准位。
6.如权利要求1所述的信号接口系统，其特征在于，所述主要控制数据的数据率与所述额外控制数据的数据率相同。
7.一种信号接口系统的数据传送方法，其特征在于，所述信号接口系统包括一主控电路及至少一随从电路，所述数据传送方法包括：
通过所述主控电路及一数据线传送一主要控制数据至所述至少一随从电路；以及
通过所述主控电路及一时脉线传送一额外控制数据至所述至少一随从电路；
所述主要控制数据通过所述数据线上的一数据信号来传送，并且所述额外控制数据通过所述时脉线上的一时脉信号来传送；
所述主要控制数据的多个数据位各别的逻辑准位依据所述数据信号的判别方式不同于所述额外控制数据的多个数据位各别的逻辑准位依据所述时脉信号。
8.如权利要求7所述的数据传送方法，其特征在于，所述主要控制数据的所述数据位各别的逻辑准位依据所述数据信号中对应期间的电压准位来判定，所述额外控制数据的所述数据位各别的逻辑准位依据所述时脉信号中对应期间的工作周期或频率来判定。
9.如权利要求8所述的数据传送方法，其特征在于，还包括：
当所述时脉信号中对应期间的工作周期为一容许上限值时，判定所述额外控制数据的对应的数据位为一第一逻辑准位；以及
当所述时脉信号中对应期间的工作周期为一容许下限值时，判定所述额外控制数据的对应的数据位为一第二逻辑准位。
10.如权利要求8所述的数据传送方法，其特征在于，还包括：
当所述时脉信号中对应期间的频率为一容许上限频率时，判定所述额外控制数据的对应的数据位为一第一逻辑准位；以及
当所述时脉信号中对应期间的频率为一容许下限频率时，判定所述额外控制数据的对应的数据位为一第二逻辑准位。
11.如权利要求8所述的数据传送方法，其特征在于，所述至少一随从电路依据所述时脉信号撷取所述主要控制数据的多个数据位各别的逻辑准位，所述至少一随从电路依据所述时脉信号撷取所述额外控制数据的多个数据位各别的逻辑准位。
12.如权利要求8所述的数据传送方法，其特征在于，所述主要控制数据的数据率与所述额外控制数据的数据率呈现相同。
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