TWI557636B - 儲存媒體、存取系統及方法 - Google Patents

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TWI557636B
TWI557636B TW101141990A TW101141990A TWI557636B TW I557636 B TWI557636 B TW I557636B TW 101141990 A TW101141990 A TW 101141990A TW 101141990 A TW101141990 A TW 101141990A TW I557636 B TWI557636 B TW I557636B
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劉丞偉
歐旭斌
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Description

儲存媒體、存取系統及方法
本發明係有關於一種存取系統，特別是有關於一種具有複數儲存模組的存取系統。
NAND快閃記憶體已經成為現在資料儲存的主流，並大幅應用於電子產品中。NAND快閃記憶體亦可製作成記憶卡或是隨身碟。快閃記憶卡包括，小型快閃(Compact Flash；CF)卡、多媒體卡(Multi Media Card；MMC)、嵌入式多媒體卡(Embedded MultiMedia Card；eMMC)、智慧媒體(Smart Media；SM)卡、安全數位(Secured Digital；SD)卡。
然而，當快閃記憶卡發生異常時，便無法再繼續與一主機裝置進行溝通。舉例而言，當快閃記憶卡進行一錯誤確認校正(ECC)動作時，若動作失敗，快閃記憶卡將無法把資料傳給主機裝置，造成主機裝置在讀取資料時，無法讀到正確的資料。
本發明提供一種儲存媒體，用以接收一主機裝置所提供的一寫入資料，並提供一讀取資料予主機裝置，並包括一第一模組以及一第二模組。第一模組包括一第一記憶陣列以及一第一控制器。第一記憶陣列儲存寫入資料。第一控制器讀取第一記憶陣列，用以產生一第一讀取結果。第 二模組包括一第二記憶陣列以及一第二控制器。第二記憶陣列儲存寫入資料。第二控制器用以存取第二記憶陣列。當第一讀取結果具有一錯誤，並且第一控制器無法校正錯誤時，第一控制器要求第二控制器讀取第二記憶陣列，用以產生一第二讀取結果。第二控制器將第二讀取結果作為讀取資料。
本發明另提供一種存取系統，包括一主機裝置以及一儲存媒體。主機裝置提供一寫入資料或是接收一讀取資料。儲存媒體與主機裝置進行資料傳輸，並包括一第一模組以及一第二模組。第一模組包括一第一記憶陣列以及一第一控制器。第一記憶陣列儲存寫入資料。第一控制器讀取第一記憶陣列，用以產生一第一讀取結果。第二模組包括一第二記憶陣列以及一第二控制器。第二記憶陣列儲存寫入資料。第二控制器存取第二記憶陣列。當第一讀取結果具有一錯誤，並且第一控制器無法校正錯誤時，第一控制器要求第二控制器讀取第二記憶陣列，用以產生一第二讀取結果。第二控制器將第二讀取結果作為讀取資料，提供予主機裝置。
本發明更提供一種存取方法，適用於一儲存媒體。儲存媒體具有一第一模組以及一第二模組。第一模組具有一第一控制器以及一第一記憶陣列。第二模組具有一第二控制器以及一第二記憶陣列。本發明之存取方法包括，令第一控制器接收一讀取命令，並根據該讀取命令，讀取第一記憶陣列，用以產生一第一讀取結果；當第一讀取結果具有一錯誤，並且錯誤無法被校正時，要求第二控制器讀取 第二記憶陣列，用以產生一第二讀取結果，並將第二讀取結果作為一讀取資料；以及提供讀取資料予一主機裝置。
為讓本發明之特徵和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：
第1圖係為本發明之存取系統之示意圖。如圖所示，存取系統100包括一主機裝置110以及一儲存媒體120。主機裝置110寫入資料至儲存媒體120，或是讀取儲存媒體120所儲存的資料。
本發明並不限定儲存媒體120的種類。只要具有儲存功能的裝置，均可作為儲存媒體120。在本實施例中，儲存媒體120係為一安全數位(Secure Digital；SD)卡，並且透過一SD協定，與主機裝置110進行資料傳輸。如圖所示，SD協定使用多條傳輸線Vdd、Clock、CMD、DAT0~DAT3。在其它實施例中，儲存媒體120係為一嵌入式多媒體卡(Embedded MultiMediaCard；eMMC)。
在本實施例中，儲存媒體120具有儲存模組M1~Mn。本發明並不限定儲存模組M1~Mn的種類。在一可能實施例中，儲存模組M1~Mn均為微型(Micro)SD卡。儲存模組M1~Mn具有不同的識別碼(Card Identification number)。根據識別碼的設定，便可將儲存模組M1~Mn之一者預設成一主模組，而其它儲存模組均作為次模組。
舉例而言，假設儲存模組M1的產品序號為0，而儲存模組M2~Mn的產品序號均大於儲存模組M1的產品序號， 則儲存模組M1將被預設成一主模組，而儲存模組M2~Mn被預設成次模組。
在一初始化期間，主機裝置110詢問儲存媒體120是否就緒(ready)。由於儲存模組M1為主模組，因此，在儲存模組M1~Mn均就緒後，統一由儲存模組M1產生一回覆訊息予主機裝置110。在本實施例中，儲存模組M1藉由至少一傳輸線，詢問儲存模組M2~Mn是否就緒。以SD協定為例，儲存模組M1係透過傳輸線DAT1及DAT2與儲存模組M2~Mn進行溝通。
當儲存模組M1~Mn之一者未就緒時，儲存模組M1發出一未就緒回覆予主機裝置110。主機裝置110將再度發出一詢問命令，直到儲存模組M1發出一就緒回覆。在一可能實施例中，當儲存模組M1~Mn均就緒時，儲存模組M1將傳輸線DAT0的位準設定成低位準。主機裝置110根據傳輸線DAT0的位準，便可得知儲存媒體120已就緒。
在一寫入期間，主機裝置110發出一寫入資料予儲存媒體120。待所有模組均儲存寫入資料後，由儲存模組M1產生一回覆訊息予主機裝置110。在一可能實施例中，當儲存模組M1~Mn之一者尚未完成寫入動作時，儲存模組M1將傳輸線DAT0的位準設定成低位準。
在一讀取期間，儲存模組M1根據一位址資訊，讀取本身所儲存的資料，並對讀取結果進行一錯誤確認校正動作。當儲存模組M1的讀取結果不具有錯誤，或是錯誤可被校正時，儲存模組M1將讀取結果作為一讀取資料，並透過傳輸線DAT0~DAT3提供予主機裝置110。在一可能實施 例中，當儲存模組M1將傳輸線DAT0~DAT3的位址設定成低位準時，主機裝置110便得知儲存媒體120已準備輸出一讀取資料。
然而，當儲存模組M1的讀取結果具有一錯誤，並且此錯誤無法被校正時，如錯誤的位元數過多，儲存模組M1要求儲存模組M2~Mn之一者作為一主模組。在一可能實施例中，若儲存模組M2的產品序號小於儲存模組M3~Mn時，則儲存模組M2作為一新的主模組。
儲存模組M2根據主機裝置110所提供的一位址資訊，讀取本身所儲存的資料，並對讀取結果進行一錯誤確認校正動作。當儲存模組M2的讀取結果不具有錯誤，或是錯誤可被校正時，儲存模組M2將讀取結果作為一讀取資料，透過傳輸線DAT0~DAT3提供予主機裝置110。此時，儲存模組M2將傳輸線DAT0~DAT3的位址設定成低位準，用以表示已備妥一讀取資料。
在一可能實施例中，當儲存模組M1要求儲存模組M2提供讀取資料予主機裝置110時，儲存模組M2便作為一主模組。此時，儲存模組M1可作為一次模組，或是不再使用儲存模組M1。
新的主模組(即儲存模組M2)將與主機裝置110進行資料傳輸，直到無法提供正確的資料予主機裝置110時，再要求其它次模組(M1或M3~Mn之一者)作為一主模組，繼續提供資料予主機裝置110。
在習知的儲存媒體中，一旦儲存媒體的記憶陣列發生異常，主機裝置便沒有機會讀取到正確的資料。然而，由 於本發明儲存媒體120具有多個儲存模組，因此，當主儲存模組發生異常時，改由另一模組提供資料予主機裝置110，因此，可維持主機裝置110與儲存媒體120間的資料傳輸狀態。
在另一可能實施例中，當儲存模組M1無法提供正確的資料予主機裝置110，並改由儲存模組M2提供讀取資料予主機裝置110時，儲存模組M1根據儲存模組M2所提供的讀取資料，更新本身所儲存的資料。因此，更新後的儲存模組M1仍可作為一次儲存模組。
本發明並不限定儲存模組M1~Mn之間的傳輸協定。在本實施例中，儲存模組M1~Mn之間的傳輸協定係為一SD協定。在其它實施例中，儲存模組M1~Mn之間的傳輸協定係為兩線(two wire)的通訊協定，如一內部整合電路(Inter-Integrated Circuit；I2C)協定或是一非同步接收傳輸(Universal Asynchronous Receiver Transmitter；UART)協定。
由於儲存模組M1~Mn的內部電路架構均相同，故第2圖僅顯示儲存模組M1及M2。第2圖係為本發明之儲存媒體之一可能實施例。如圖所示，儲存模組M1包括一控制器211以及一記憶陣列212。儲存模組M2包括一控制器221以及一記憶陣列222。控制器211用以存取記憶陣列212。控制器221用以存取記憶陣列222。在一可能實施例中，記憶陣列212和222係為獨立的NAND快閃記憶體。因此，記憶陣列212和222可共用同一控制器。
在本實施例中，儲存模組M1及M2各自更包括一錯誤 確認校正引擎(Error Checking and Correcting engine)213及223。錯誤確認校正引擎213用以校正控制器211所接收到的資料。錯誤確認校正引擎223用以校正控制器221所接收到的資料。
以錯誤確認校正引擎213為例，控制器211讀取記憶陣列212所儲存的資料，並提供讀取結果予錯誤確認校正引擎213，進行錯誤校正。錯誤確認校正引擎213再將校正後的結果回傳予控制器211。在一可能實施例中，錯誤確認校正引擎213整合於控制器211之中。
在一讀取期間，當儲存模組M1係為主模組時，控制器211根據一位址資訊，讀取記憶陣列212，用以產生一第一讀取結果。控制器211對第一讀取結果進行一錯誤確認校正動作。當第一讀取結果不具有錯誤，或是錯誤可被校正時，控制器211將第一讀取結果作為一讀取資料，透過傳輸線DAT0~DAT3提供予主機裝置110。
然而，當第一讀取結果具有一錯誤，並且此錯誤無法被校正時，如錯誤的位元數過多，儲存模組M1要求儲存模組M2作為一主模組。在本實施例中，控制器221讀取記憶陣列222，並對一第二讀取結果進行一錯誤確認校正動作。當第二讀取結果不具有錯誤，或是錯誤可被校正時，控制器221將第二讀取結果作為一讀取資料，透過傳輸線DAT0~DAT3提供予主機裝置110。
在另一可能實施例中，當控制器211無法提供正確的資料予主機裝置110，並改由控制器221根據一位址資訊，提供資料予主機裝置110時，控制器211根據該位址資訊， 將控制器221所讀取到的資料回存至記憶陣列212中。因此，儲存模組M1可再重新作為一主模組，或是作為一次模組。
第3圖為本發明之存取方法之一可能流程圖。本發明的存取方法適用於一儲存媒體。以第2圖為例，儲存媒體具有一第一模組M1以及一第二模組M2。第一模組M1具有一第一控制器211以及一第一記憶陣列212，第二模組M2具有一第二控制器221以及一第二記憶陣列222。在本實施例中，假設第一模組M1為一主模組，而第二模組M2為一次模組。
首先，接收一讀取命令(步驟311)。在一可能實施例中，讀取命令係由一主機裝置所發出。在本實施例中，由於第一模組M1為主模組，因此，第一控制器211根據讀取命令中的一位址資訊，讀取第一記憶陣列212，用以產生第一讀取結果。
判斷該第一讀取結果是否具有一無法校正的錯誤(步驟312)。當第一讀取結果具有一錯誤，並且該錯誤無法被校正時，讀取第二模組，用以產生一第二讀取結果，並將第二讀取結果作為一讀取資料(步驟313)。在本實施例中，當第一控制器211無法提供資料時，第一控制器211要求第二控制器221讀取第二記憶陣列222。因此，第二控制器221根據讀取命令中的位址資訊，讀取第二記憶陣列222，用以產生一第二讀取結果。
本發明並不限定第一及第二控制器間的傳輸協定。第一控制器可根據一安全數位(Secure Digital；SD)協定、一 內部整合電路(Inter-Integrated Circuit；I2C)協定或是一非同步接收傳輸(Universal Asynchronous Receiver Transmitter；UART)協定，與第二控制器進行溝通。
當第一讀取結果的錯誤可被校正時，將第一讀取結果作為一讀取資料(步驟314)。最後，將讀取資料提供予一主機裝置(步驟315)。在一可能實施例中，當第一讀取結果發生錯誤，並且無法被校正時，可根據一位址資訊，將第二讀取結果儲存於第一記憶陣列中。
第4圖為本發明之存取方法之另一可能流程圖。在一寫入期間，接收一寫入資料(步驟411)。在一可能實施例中，寫入資料係由一主機裝置所提供。在第2圖中，模組M1及M2儲存寫入資料。
接著，判斷第一及第二模組是否已閒置(步驟412)。在本實施例中，由於模組M1為主模組，因此，模組M1透過至少一傳輸線，詢問模組M2是否已完成寫入動作。在一可能實施例中，模組M1係透過SD協定中的傳輸線DAT1及DAT2，判斷模組M2是否已完成寫入動作。
當模組M1及M2均為閒置時，表示模組M1及M2已完成寫入動作，因此，發出一完成回覆(步驟415)，並結束寫入動作(步驟416)。在本實施例中，統一由第一模組發出一完成回覆予主機裝置。在一可能實施例中，當模組M1及M2已完成寫入動作時，模組M1將傳輸線DAT0的位準設定成高位準。
當模組M1及M2尚未閒置時，表示模組M1及M2尚未完成寫入動作，因此，發出一未完成回覆(步驟413)。在本 實施例中，當模組M1及M2未完成寫入動作時，模組M1將傳輸線DAT0的位準設定成低位準，並繼續儲存該寫入資料(步驟414)。
第5圖為本發明之存取方法之另一可能流程圖。首先，接收一詢問命令(步驟511)。在本實施例中，詢問命令係由一主機裝置所發出。主機裝置在進行寫入及讀取動作前，可先發出一詢問命令，用以詢問儲存媒體是否已就緒。
接著，判斷儲存媒體是否已就緒(步驟512)。在本實施例中，第一模組係為一主模組，因此，透過傳輸線DAT1及DAT2詢問第二模組是否已經就緒。在一可能實施例中，第一模組具有一操作條件暫存器(Operating Conditions Register；OCR)。操作條件暫存器具有一忙碌位元(busy bit)或稱為電源就緒位元(Card power up status bit)。當忙碌位元為1時，表示第一及第二模組已就緒，當忙碌位元為0時，表示第一及第二模組未就緒。第一模組等待所有模組皆就後，將忙碌位元設定為1。主機裝置讀取第一模組的操作條件暫存器的忙碌位元，便可得知第一及第二模組是否已就緒。
當儲存媒體的第一及第二模組已就緒時，發出一就緒回覆(步驟513)，並結束初始化動作(步驟514)。在本實施例中，就緒回覆就是把操作條件暫存器的忙碌位元設定成1。在另一可能實施例中，第一模組係利用傳輸線DAT1及DAT2與第二模組溝通。
當第一或第二模組尚未就緒時，產生一未就緒回覆(步驟515)，並發出未就緒回覆(步驟516)。在本實施例中，步 驟515係將第一模組的操作條件暫存器的忙碌位元設定成0，而步驟516係將操作條件暫存器的各位元狀態提供予主機裝置。主機裝置根據操作條件暫存器的忙碌位元，便可得知第一及第二模組尚未就緒，故將再發出一詢問命令，直到儲存媒體就緒。
第6圖為本發明之存取方法之另一可能流程圖。在本實施例中，係假設儲存媒體係為一SD卡。首先，接收一SD命令(步驟611)。在其它可能實施例中，一主機裝置根據儲存媒體的種類，發出相對應的命令，用以初始化儲存媒體。
接著，判斷儲存媒體是否閒置(步驟612)。在本實施例中，第一模組透過傳輸線DAT1及DAT2，詢問第二模組是否已閒置。當第一及第二模組均已閒置時，發出一閒置回覆(步驟613)。在一可能實施例中，第一模組令傳輸線DAT0為一閒置位準，如高位準。主機裝置根據傳輸線DAT0的位準，便可得知儲存媒體是否已閒置。
當第一或第二模組未閒置時，發出一未閒置回覆(步驟614)，並回到步驟612，繼續判斷第一及第二模組是否已就緒。在本實施例中，第一模組令傳輸線DAT0為一忙碌位準，如低位準。
由於儲存媒體具有多個儲存模組，每一儲存模組儲存相同的資料。當一主機裝置欲讀取儲存媒體時，一主儲存模組負責與主機裝置進行溝通，並與其它儲存模組進行溝通。當該主儲存模組無法提供正確的資料時，如錯誤位元過多，改由另一儲存模組與主機裝置進行溝通。因此，主 機裝置可正常地進行存取動作。
除非另作定義，在此所有詞彙(包含技術與科學詞彙)均屬本發明所屬技術領域中具有通常知識者之一般理解。此外，除非明白表示，詞彙於一般字典中之定義應解釋為與其相關技術領域之文章中意義一致，而不應解釋為理想狀態或過分正式之語態。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧存取系統
110‧‧‧主機裝置
120‧‧‧儲存媒體
211、221‧‧‧控制器
212、222‧‧‧記憶陣列
213、223‧‧‧錯誤確認校正引擎
311~315、411~416、511~516、611~614‧‧‧步驟
M1~Mn‧‧‧儲存模組
Vdd、Clock、CMD、DAT0~DAT3‧‧‧傳輸線
第1圖係為本發明之存取系統之示意圖。
第2圖係為本發明之儲存媒體之一可能實施例。
第3-6圖為本發明之存取方法之可能流程圖。
100‧‧‧存取系統
110‧‧‧主機裝置
120‧‧‧儲存媒體
M1~Mn‧‧‧儲存模組
Vdd、Clock、CMD、DAT0~DAT3‧‧‧傳輸線

Claims (19)

  1. 一種儲存媒體，用以接收一主機裝置所提供的一寫入資料，並提供一讀取資料予該主機裝置，包括：一第一模組，包括：一第一記憶陣列，儲存該寫入資料；一第一控制器，讀取該第一記憶陣列，用以產生一第一讀取結果；以及一第二模組，包括：一第二記憶陣列，儲存該寫入資料；以及一第二控制器，用以存取該第二記憶陣列；其中，當該第一讀取結果具有一錯誤，並且該第一控制器無法校正該錯誤時，該第一控制器要求該第二控制器讀取該第二記憶陣列，用以產生一第二讀取結果，該第二控制器將該第二讀取結果作為該讀取資料，並輸出予該主機裝置；其中，當該第一讀取結果不具有該錯誤，或是該第一控制器可校正該錯誤時，該第二控制器不讀取該第二記憶陣列；其中，在一初始化期間，該主機裝置詢問該儲存媒體是否就緒，在該第一及第二模組均就緒後，僅由該第一模組產生一回覆訊息予該主機裝置，該第二模組不產生任何回覆訊息予該主機裝置。
  2. 如申請專利範圍第1項所述之儲存媒體，其中當該第一控制器可校正該錯誤時，該第一控制器將該第一讀取結果作為該讀取資料。
  3. 如申請專利範圍第1項所述之儲存媒體，其中當該錯誤無法校正時，該第二控制器根據一位址資訊，讀取該第二記憶陣列，用以產生該第二讀取結果，該第一控制器根據該位址資訊，將該第二讀取結果儲存於該第一記憶陣列。
  4. 如申請專利範圍第1項所述之儲存媒體，其中在一寫入期間，該第一及第二控制器將該寫入資料寫入該第一及第二記憶陣列，並且該第一控制器確認該第二控制器是否已將該寫入資料寫入該第二記憶陣列。
  5. 如申請專利範圍第4項所述之儲存媒體，其中當第二控制器已將該寫入資料寫入該第二記憶陣列時，該第一控制器發出一回覆信號予該主機裝置。
  6. 如申請專利範圍第1項所述之儲存媒體，其中該第一控制器根據一安全數位(Secure Digital；SD)協定、一內部整合電路(Inter-Integrated Circuit；I2C)協定或是一非同步接收傳輸(Universal Asynchronous Receiver Transmitter；UART)協定，與該第二控制器進行溝通。
  7. 如申請專利範圍第1項所述之儲存媒體，其中該第一模組藉由至少一傳輸線與該第二模組進行溝通，用以詢問該第二模組是否就緒。
  8. 一種存取系統，包括：一主機裝置，提供一寫入資料或是接收一讀取資料；以及一儲存媒體，與該主機裝置進行資料傳輸，並包括：一第一模組，包括： 一第一記憶陣列，儲存該寫入資料；一第一控制器，讀取該第一記憶陣列，用以產生一第一讀取結果；以及一第二模組，包括：一第二記憶陣列，儲存該寫入資料；以及一第二控制器，用以存取該第二記憶陣列；其中，當該第一讀取結果具有一錯誤，並且該第一控制器無法校正該錯誤時，該第一控制器要求該第二控制器讀取該第二記憶陣列，用以產生一第二讀取結果，該第二控制器將該第二讀取結果作為該讀取資料，提供予該主機裝置；其中，當該第一讀取結果不具有該錯誤，或是該第一控制器可校正該錯誤時，該第二控制器不讀取該第二記憶陣列；其中，在一初始化期間，該主機裝置詢問該儲存媒體是否就緒，在該第一及第二模組均就緒後，僅由該第一模組產生一回覆訊息予該主機裝置，該第二模組不產生任何回覆訊息予該主機裝置。
  9. 如申請專利範圍第8項所述之存取系統，其中當該第一控制器可校正該錯誤時，該第一控制器將該第一讀取結果作為該讀取資料。
  10. 如申請專利範圍第8項所述之存取系統，其中當該錯誤無法校正時，該第二控制器根據一位址資訊，讀取該第二記憶陣列，用以產生該第二讀取結果，該第一控制器根據該位址資訊，將該第二讀取結果儲存於該第一記憶陣 列。
  11. 如申請專利範圍第8項所述之存取系統，其中在一寫入期間，該第一及第二控制器將該寫入資料寫入該第一及第二記憶陣列，並且該第一控制器確認該第二控制器是否已將該寫入資料寫入該第二記憶陣列。
  12. 如申請專利範圍第11項所述之存取系統，其中當第二控制器已將該寫入資料寫入該第二記憶陣列時，該第一控制器發出一回覆信號予該主機裝置。
  13. 如申請專利範圍第8項所述之存取系統，其中該第一控制器根據一安全數位(Secure Digital；SD)協定、一內部整合電路(Inter-Integrated Circuit；I2C)協定或是一非同步接收傳輸(Universal Asynchronous Receiver Transmitter；UART)協定，與該第二控制器進行溝通。
  14. 一種存取方法，適用於一儲存媒體，該儲存媒體具有一第一模組以及一第二模組，該第一模組具有一第一控制器以及一第一記憶陣列，該第二模組具有一第二控制器以及一第二記憶陣列，該存取方法包括：令該第一控制器接收一讀取命令，並根據該讀取命令，讀取該第一記憶陣列，用以產生一第一讀取結果；當該第一讀取結果具有一錯誤，並且該錯誤無法被校正時，要求該第二控制器讀取該第二記憶陣列，用以產生一第二讀取結果，並將該第二讀取結果作為一讀取資料；當該第一讀取結果不具有該錯誤，或是該第一控制器可校正該錯誤時，該第二控制器不讀取該第二記憶陣列；以及 提供該讀取資料予一主機裝置，其中，在一初始化期間，該主機裝置詢問該儲存媒體是否就緒，在該第一及第二模組均就緒後，僅由該第一模組產生一回覆訊息予該主機裝置，該第二模組不產生任何回覆訊息予該主機裝置。
  15. 如申請專利範圍第14項所述之存取方法，更包括：當該錯誤可被校正時，將該第一讀取結果作為該讀取資料。
  16. 如申請專利範圍第14項所述之存取方法，更包括：根據一位址資訊，讀取該第二記憶陣列，用以產生該第二讀取結果。
  17. 如申請專利範圍第16項所述之存取方法，更包括：當該錯誤無法校正時，根據該位址資訊，將該第二讀取結果儲存於該第一記憶陣列。
  18. 如申請專利範圍第14項所述之存取方法，其中要求該第二控制器讀取該第二記憶陣列的步驟係由該第一控制器所執行。
  19. 如申請專利範圍第18項所述之存取方法，其中該第一控制器根據一安全數位(Secure Digital；SD)協定、一內部整合電路(Inter-Integrated Circuit；I2C)協定或是一非同步接收傳輸(Universal Asynchronous Receiver Transmitter；UART)協定，與該第二控制器進行溝通。
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