JP4050261B2 - 基準始動式シーケンシャルセンシング機能を備えたメモリ - Google Patents

Description

本発明は、メモリに記憶されたデータを検出するための手段に関する。

情報のアクセス性を高めるために、多くの開発中の技術が採用されてきた。そのような技術の例には、マイクロフィルム、磁気テープ、磁気ディスク媒体、光ディスク媒体、および集積メモリ（ｉｎｔｅｇｒａｔｅｄ ｍｅｍｏｒｙ）がある。特に集積メモリは、高度のアクセス性を提供する。

集積メモリは、情報をディジタル形式で記憶するように構成された電気回路である。この情報すなわち「データ」には、集積メモリに適切に結合されたディジタル装置が容易にアクセス可能である。使用される特定の技術によっては、全く驚くべき速度でデータにアクセスすることができる。

集積メモリは、揮発性か不揮発性かで分類されることが多い。揮発性集積メモリは、電力がない状態で記憶データの損失を受けるが、この欠点は、情報密度とアクセス速度の利点によって相殺することができる。不揮発性メモリは、電力がない状態でその記憶情報を保持するが、情報密度の低下、アクセス速度の低下および／またはプログラム可能性の欠如が生じることがある。

磁気ランダム・アクセス・メモリ（ＭＲＡＭ）は、プログラム可能性、不揮発性、高い情報密度、およびある程度のアクセス速度を提供する。ＭＲＡＭは、この用語が本明細書で使用されるとき、磁界を利用してデータを記憶する集積メモリである。そのような磁界は、磁界を維持するのに電力の継続的な存在に依存しない磁性材料に埋め込むことができる。そのようなメモリ内の磁界を検出し、そのような磁界が表すデータを決定するために、様々なセンシング技法を使用することができる。

ＭＲＡＭの１つのタイプにおいて、データは、メモリ要素のアレイに記憶される。メモリ要素はそれぞれ、絶縁層によって分離された２つの磁気層を含むことがある。２つの層の磁化方向は、同じ方向にされる場合（「平行」）と、逆の方向にされる場合（「逆平行」）がある。このような平行状態と逆平行状態によって、メモリ要素が異なる電気抵抗を有するようにすることができる。２つの抵抗値は、ディジタル値（例えば、０と１）に関連づけられ、各メモリ要素が、１つの二進数（「ビット」）の情報を記憶することができる。記憶されたビットは、メモリ要素の抵抗を測定することによって、例えばメモリ要素に電気エネルギーを供給したときの電圧または電流を測定することによって検出することができる。

製造工程の一部分として、メモリ要素のアレイ内でばらつきが生じることがある。その結果、それぞれのメモリ要素が、所与のディジタル値を表すときに異なる抵抗を有することがある。このばらつきは、ディジタル値を区別する標準的なしきい値の使用を妨げるほど大きいことがある。例えば、各メモリ要素において、ディジタル０に関連付けられた抵抗が、ディジタル１に関連付けられた抵抗よりも大きい場合は、一部のメモリ要素の抵抗を大幅に高める処理のばらつきによって、低いしきい値が使用されたときにディジタル１を０と誤ることがある。これと反対に、高いしきい値が使用された場合は、他のメモリ・セルのディジタル０を１と誤ることがある。集積メモリに電気ノイズがあると、この問題がきわめて悪化する。
米国特許出願第１０／０４４，５４２号明細書 米国特許出願第０９／７６６，３５４号明細書 米国特許出願第１０／３８４，０５３号明細書 米国特許第６，１８８，６１５号明細書

したがって、ＭＲＡＭセルに記憶されたデータを検出するための改善された方法が望まれている。

したがって、本明細書では、基準始動式シーケンシャルセンシング機能（またはリファレンス主導型連続センシング機能。以下同じ）を備えたメモリを有するシステムおよび装置を開示する。１つの実施形態において、基準始動式シーケンシャルセンシング方法は、第１のメモリ要素内の記憶データ値に関連した第１の属性測定値を生成するステップと、第１のメモリ要素を使用して判定しきい値を決定するステップと、第１の属性測定値を判定しきい値と比較して第１のメモリ要素内の記憶データ値を決定するステップと、次のメモリ要素内の記憶データ値に関連した次の属性測定値を生成するステップと、上記次の属性値を判定しきい値と比較して上記次のメモリ要素に記憶されたデータ値を決定するステップとを含む。

様々な本発明の実施形態を詳細に説明するために以下では添付図面を参照する。

「表記と用語」
特定のシステム構成要素を指すために、以下の説明および特許請求の範囲では全体にわたって特定の用語が使用される。当業者であれば理解されるように、会社によって、ひとつの構成要素が異なる名前で呼ばれることがある。本明細書は、機能が同じで名前が異なる構成要素を区別することを意図しない。以下の説明と特許請求の範囲において、用語「含む」と「から構成される」または「からなる」は、拡張可能な形で使用され、したがって、「〜を含むがそれらに限定されない」を意味するように解釈されるべきである。また、用語「結合する」または「接続する」は、間接と直接いずれかの電気接続を意味するように意図されている。したがって、第１の装置が第２の装置に結合される場合、その接続は、直接的な電気接続でもよく、または他の装置および接続を介した間接的な電気接続でもよい。

「詳細な説明」
以下の説明は、本発明の様々な実施形態を対象とする。これらの実施形態の１つまたは複数が好ましい場合があるが、開示した実施形態は、特許請求の範囲を含む開示の範囲を限定するように解釈または使用されるべきではない。さらに、当業者は、以下の説明が幅広い応用例を有し、すべての実施形態の説明が、その実施形態の例示にすぎず、特許請求の範囲を含む開示の範囲がその実施形態に限定されないように意図されていることを理解するであろう。

図１は、例示的なディジタル装置１００としてのデスクトップ・コンピュータを示す。ディジタル装置１００を、ユーザと対話するために、テキストまたはグラフィック表示装置１０２および入力装置１０４に結合することができる。表示装置１０２と入力装置１０４は組になって、ユーザとディジタル装置１００間のインタフェースとして働くことができる。すなわち、ディジタル装置１００は、入力装置１０４のユーザ操作によって要求された特定のアクションを実行し、表示装置１０２を介して応答をユーザに提供することができる。ディジタル装置１００は、適切なアクションおよび／またはユーザに対する応答を決定するコンピュータ命令を集積メモリに組み込むことができる。ディジタル装置１００をデスクトップ・コンピュータとして示しているが、ディジタル・カメラ、携帯情報端末、携帯電話、ディジタル音楽プレーヤ、ディジタル・マルチメディア・システム、およびディジタル・システム・コントローラを含む（がこれらに限定されない）、１つまたは複数の集積メモリを含むことができる他のすべてのディジタル装置が意図されている。

図２は、ディジタル装置１００のブロック図の例を示す。装置１００は、ブリッジ２０４によってシステム・メモリ２０６に結合された中央処理装置（ＣＰＵ）２０２を含むことができる。また、ＣＰＵ２０２を、表示装置１０２に結合されたビデオ・カード２０３にブリッジ２０４によって結合することができ、ＣＰＵ２０２を、さらに、ブリッジ２０４によって拡張バス２０８に結合することができる。また、拡張バス２０８には、記憶装置２１０と入出力インタフェース２１２を結合することができる。入力装置１０４を、入出力インタフェース２１２を介して装置１００に結合することができる。

ＣＰＵ２０２は、メモリ２０６および／または記憶装置２１０に記憶されたソフトウェアに従って動作することができる。ソフトウェアの指示によって、ＣＰＵ２０２は、キーボードや何らかの代替の入力装置１０４を介してオペレータからのコマンドを受け入れ、表示装置１０２や何らかの代替の出力装置を介してオペレータに所望の情報を表示することができる。ＣＰＵ２０２は、他のシステム構成要素の動作を制御してデータを取り出し、伝送し、記憶することができる。

ブリッジ２０４は、構成要素間のデータの流れを調整する。ブリッジ２０４は、ＣＰＵ２０２、メモリ２０６、およびビデオ・カード２０３に、専用の高帯域ポイント・ツー・ポイント・バスを提供することができる。高性能が要求されないディジタル装置では、ブリッジ２０４を省略することができ、ＣＰＵと他のすべてのシステム構成要素間の通信をバス２０８を介して行うことができる。

メモリ２０６は、迅速なアクセスのためにソフトウェアとデータを記憶することができる。メモリ２０６は、集積メモリ・モジュールを含むことができ、そのモジュールの１つまたは複数が不揮発性でもよい。

ビデオ・カード２０３は、グラフィックスやデータをメモリ・ベースの形式から表示装置１０２に適した信号形式に変換するための特化した処理を提供することができる。表示装置１０２は、オペレータによって使用されるデータを提供することができる。

拡張バス２０８は、ブリッジ２０４と複数の他のコンピュータ構成要素間の通信を支援することができる。バス２０８は、取り外し可能なモジュール構成要素および／または回路基板上に集積された構成要素（例えば、オーディオカード、ネットワーク・インタフェース、データ収集モジュール、モデム）にブリッジ２０４によって結合することができる。

記憶装置２１０は、ソフトウェアとデータを長期間の保存のために記憶することができる。記憶装置２１０は、携帯型でもよく、取り外し可能媒体を受け入れてもよく、取り付けられた構成要素でもよく、回路基板上の集積された（または一体型の）構成要素でもよい。記憶装置２１０は、メモリカードなどの取り外し可能なメモリ装置とすることができる。代替として、記憶装置２１０は、不揮発性集積メモリ、磁気媒体記憶装置、光学媒体記憶装置、または他の形態の長期情報記憶装置でもよい。

入出力インタフェース２１２は、高帯域接続を必要としない従来の構成要素および装置との通信を支援することができる。入出力インタフェース２１２は、さらに、リアルタイムクロックを含み、システムの低レベル試験のための走査チェーンとの通信を支援することができる。

入力装置１０４は、オペレータの操作に応じてインタフェース２１２にデータを提供することができる。入力装置１０４は、キーボードや他の入力装置（例えば、ポインティング・デバイス、ボタン、センサ）とすることができる。オペレータの操作に応じてデータを提供するために、入出力インタフェース２１２にマルチ入力装置を結合することができる。また、オペレータに情報を伝えるために、入出力インタフェース２１２に出力装置（例えば、パラレル・ポート、シリアル・ポート、プリンタ、スピーカ、ライト）を結合することができる。

メモリ２０６と記憶装置２１０は、主データ記憶リソースとすることができ、したがって、メモリ２０６と記憶装置２１０は、比較的少数の大容量集積メモリ装置の形態でもよく、または、多数の比較的小容量の集積メモリ装置の形態でもよい大量の集積メモリを含むことができる。しかしながら、ディジタル装置１００の他の構成要素も、集積メモリ装置を含むことができる。例えば、ビデオ・カード２０３は、画像の記憶と処理のために１つまたは複数の集積メモリ装置を含む場合がある。同様に、入出力インタフェース２１２は、構成パラメータおよび基本入出力システム（ＢＩＯＳ）ルーチンの長期記憶用の集積メモリ装置を含む場合がある。

図３は、集積メモリ装置３００の例を示す。装置３００は、関連米国特許出願第１０／３８４，０５３号に開示されているような支援型メモリ装置（ａｓｓｉｓｔｅｄ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）とすることができる。支援型メモリ装置は、データを記憶または取り出す際の潜在的なエラーに対処するために誤り訂正技術を内蔵するメモリ装置である。そのようなエラーは、（特に）メモリ・セル内の独立した製造上の欠陥、予期不能なセル間の結合欠陥、または読み書き動作中の行ラインと列ラインの過渡的な信号障害によって生じる可能性がある。

集積メモリ装置３００は、メモリ・アレイ３０２、支援モジュール３０４、読み書きモジュール３０６、および誤り訂正符号（ＥＣＣ）モジュール３０８を含む。メモリ・アレイ３０２は、複数のメモリ・セルまたはメモリ要素を含み、それらのセルまたは要素のそれぞれがデータを少なくとも１ビットを記憶することができる。メモリ・アレイ３０２は、ダイナミックＲＡＭ（ＤＲＡＭ）、拡張データ出力ＲＡＭ（ＥＤＯ ＲＡＭ）、ビデオＲＡＭ（ＶＲＡＭ）、スタティックＲＡＭ（ＳＲＡＭ）、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）、磁気抵抗または磁気ＲＡＭ（ＭＲＡＭ）、およびフラッシュＲＯＭを含むがこれらに限定されないランダム・アクセス・メモリ（ＲＡＭ）や、電気的プログラム可能読み出し専用メモリ（ＥＰＲＯＭ）などの任意のプロラム可能メモリ技術とすることができる。以下の説明は、主にＭＲＡＭに関して行うが、開示したアーキテクチャおよび技術は、ＭＲＡＭに限定されず、他のメモリ記憶技術にも適用可能である。

アレイ３０２内の各メモリ・セルまたは要素は、１つのメモリ・アドレスに関連付けられるが、各メモリ・アドレスを、複数のメモリ・セルに関連付けることもできる。支援モジュール３０４は、アドレス信号を受け取り、それに応じてメモリ・アレイ３０２内の関連したメモリ・セルにアクセスすることができる。特定のメモリ・セルへのアクセスは、読み書きモジュール３０６によって行われる。

読み書きモジュール３０６は、支援モジュール３０４によってアクセス可能にされたメモリ・セルに記憶されたデータ値を検出する（「読み出す」）センスアンプを含む。モジュール３０６は、さらに、メモリ・セルに新しいデータ値を記憶する（「書き込む」）書き込みドライバを含むことができる。モジュール３０６の動作は、コマンド信号によって制御することができる。コマンド信号は、読み出し動作がいつ必要とされ、また書き込み動作がいつ必要とされるを単に示すことができる。書き込み動作が指示されたとき、読み書きモジュール３０６は、モジュール３０８からのデータを受け入れ、そのデータを選択したメモリ・セルに記憶することができる。これと反対に、読み出し動作が指示されたときは、モジュール３０６は、選択したメモリ・セルからのデータを取り出し、そのデータをモジュール３０８に提供することができる。コマンド信号が、さらに、メモリ装置３００をいつイネーブルまたはディスエーブルするかを指定し、メモリ装置３００にいつ構成情報を提供するかを指定することができることに注意されたい。

メモリ装置３００は、メモリ装置３００内で生じるデータ誤差を検出し訂正するように動作可能なＥＣＣモジュール３０８を含むことができる。記憶するデータを受け取ると、ＥＣＣモジュール３０８は、データを符号化し、データ・ワードをコード・ワードに変換する。例えば、書き込み動作中に、（７，４，３）ハミング符号を使用するＥＣＣモジュールは、４ビットのデータ・ワードを７ビットのコード・ワードに変換することができる。次に、このコード・ワードを、指定されたメモリ・アドレスに関連付けられたメモリ・セルに記憶することができる。これと反対に、読み出し動作中に、指定されたメモリ・アドレスに関連付けられたメモリ・セルから７ビット・ワードを取り出すことができる。７ビット・ワードは、１つのコード・ワードでもよく、ビット・エラーを含む場合がある。いずれの場合も、ＥＣＣモジュール３０８は、７ビット・ワードをデコードし、取り出した７ビット・ワードがエラーを含む場合でも、それを適切な４ビット・データ・ワードに変換することができる。次に、データ・ワードを出力データとして提供することができる。

当然ながら、他の誤り訂正符号を使用することもできる。適切な誤り訂正符号の例には、ハミング符号、ゴッパコード（Ｇｏｐｐａ ｃｏｄｅ）、ゴレイコード（Ｇｏｌａｙ ｃｏｄｅ）、リード・ソロモン符号（Ｒｅｅｄ−Ｓｏｌｏｍｏｎ ｃｏｄｅ）、および重畳コード（ｃｏｎｖｏｌｕｔｉｏｎａｌ ｃｏｄｅ）がある。符号化は、前述のように、ワード単位で行われてもよい。代替または追加として、符号化は、グループ内の誤りのあるワードを訂正できるように、ワードのグループに対して行われてもよい。ＥＣＣモジュールは、デコード・プロセスにおいて長い処理時間を必要とすることがあるが、高い処理速度を維持するためにパイプライン技術が利用されることが予想される。

図４は、集積メモリ装置４００のより詳細なブロック図を示す。メモリ装置４００は、メモリ・アレイ３０２と、行デコーダ４０８、列デコーダ４１０、４１２および４１４、ならびにアドレス・マッピング・モジュール４１８を含む支援モジュールと、センスアンプ４２０と書き込みドライバ４２２を含む読み書きモジュールと、ＥＣＣデコーダ４２４とＥＣＣエンコーダ４２６を含むオプションのＥＣＣモジュールと、読み出しバッファ４２８、書き込みバッファ４３０およびインタフェース制御部４３２を含むことができるオプションのバッファ・メモリ・インタフェースとを含む。

メモリ・アレイ３０２は、メモリ要素のアレイである。メモリ要素は、磁気メモリ記憶要素とすることができる。各磁気メモリ記憶要素は、データ記憶層と基準層を含むことができ、それぞれの層が１つの磁化方向を有する。磁気メモリ要素の論理状態は、データ記憶層と基準層の磁化の相対的な向きに依存する。安定している相対的な向きは２つだけである。そのような２つの安定した向き、すなわち平行と逆平行が、「０」と「１」の論理値を表すことができる。

メモリ・セルのアレイ３０２は、一般に、行と列をなすように配列されており、行は一つの軸に沿って延在し、列はその軸と垂直な軸に沿って延在している。図４において、いくつかの個別に名前が付けられたメモリ要素４０２、４０４および４０６が、列に沿って配列されている。理解しやすくするために、比較的少ない数のメモリ・セルだけが示されている。実際には、アレイは、１０２４×１０２４以上のメモリ・セルのアレイを含む任意のサイズのものでよい。

図４は、横方向に延在している行ラインと、縦方向に延在している列ラインを示す。１つの実施形態において、各メモリ・セル行に１つの行ラインがあり、各メモリ・セル列に１つの列ラインがある。各メモリ・セルは、対応する行ラインと列ラインの交点にあるように示されている。１つの実施形態において、行デコーダ４０８が対応する行ラインをアサートし、列デコーダ４１０、４１２、４１４のうちの１つが、対応する列ラインをセンスアンプ４２０または書き込みドライバ４２２に結合したときに、メモリ・セルがアクセス可能にされる。読み出し動作中に、センスアンプ４２０がメモリ・セルの抵抗を検出することができ、書き込み動作中に、書き込みドライバ４２２がメモリ・セルの磁化状態を設定することができる。

行デコーダ４０８は、行アドレスＡ_Ｒに応じて行ラインを選択するように動作可能であり、列デコーダ４１０、４１２、４１４はそれぞれ、列アドレスＡ_Ｃ４１６に応じて列ラインを選択するように動作可能である。行デコーダ４０８は、行アドレスＡ_Ｒに応じて、対応する行ラインをアースなどの既知の電圧レベルに結合することができる。各列デコーダ４１０、４１２、４１４は、列アドレスＡ_Ｃ４１６に応じて、対応する列ラインをセンスアンプ４２０および／または書き込みドライバ４２２に結合することができる。選択された行ラインと列ラインの交点に、選択された複数のメモリ・セルがある。

行アドレスＡ_Ｒと列アドレスＡ_Ｃは、アドレス・マッピング・モジュール４１８によって、それぞれ行デコーダと列デコーダに提供されることができる。１つの実施形態において、アドレス・マッピング・モジュール４１８は、インタフェース制御部４３２からメモリ・アドレスを受け取り、欠陥メモリ・セルをアレイ内の「予備」メモリ・セルと置き換えることができる内部マッピング法に基づいて、受け取ったメモリ・アドレスを物理アドレスに変換する。アドレス・マッピング・モジュール４１８の様々な実施形態に関するさらなる詳細は、２００２年１月１１日に出願された「Ｓｅｌｆ−Ｈｅａｌｉｎｇ ＭＲＡＭ」と題する、共通の出願人に譲渡された米国特許出願第１０／０４４，５４２号と、２００１年１月１９日に出願された「Ｓｅｌｆ−Ｈｅａｌｉｎｇ Ｍｅｍｏｒｙ」と題する米国特許出願第０９／７６６，３５４号に見ることができる。行デコーダ４０８と列デコーダ４１０、４１２、４１４は、マッピング・モジュール４１８によって提供された物理アドレスを使用して、メモリ・アドレスに関連付けられたメモリ・セルを選択することができる。

書き込みドライバ４２２は、選択されたメモリ・セルの論理状態を設定するために並列に（または同時に）動作することができる。論理状態は、データ・ワードに応じてＥＣＣエンコーダ４２６によって提供されるコード・ワードのビットとすることができる。コード・ワードは、エラーが発生したときに正しいデータ・ワードを決定するのを支援するために、冗長性、すなわち追加情報を提供するように構成されることが好ましい。

センスアンプ４２０は、選択されたメモリ・セルの論理状態を検出するために並列に（または同時に）動作することができる。ＥＣＣデコーダ４２４は、センスアンプ４２０からのデータを組み合わせてコード・ワードを構成することができ（エラーの有無に関係なく）、コード・ワードを処理して誤りのないデータ・ワードを抽出することができる。理想的には、ＥＣＣデコーダは、一時的な誤りを訂正するように動作することができ、一方、アドレス・マッピング・モジュール４１８は、メモリ・セル内の永久的な欠陥によって生じる誤りを防ぐように動作することができる。

高速組み合わせロジックベースの実施からシーケンシャルな状態マシンベースの実施まで、ＥＣＣデコーダの実施例はいくつかある。ハミング符号、リードソロモン符号、２進ゴレイコード（ｂｉｎａｒｙ Ｇｏｌａｙ ｃｏｄｅ）、２進ゴッパコード（ｂｉｎａｒｙ Ｇｏｐｐａ ｃｏｄｅ）、ビタビコード（Ｖｉｔｅｒｂｉ ｃｏｄｅ）、その他のアルゴリズムを使用して、所定サイズのデータ・ブロックに基づいてＥＣＣコード・ワードを生成することができる。拡張された誤り訂正機能とデータ効率は、大きいデータ・ブロック・サイズとより高性能なＥＣＣアルゴリズムによって達成することができるが、回路の複雑さが増す。そのように複雑さが増すことは、バッファ・メモリ・インタフェースを使用すれば障害にならない。

メモリ装置４００は、１つまたは複数の読み出しバッファ４２８、書き込みバッファ４３０、およびインタフェース制御部４３２の形態でバッファ付きメモリ・インタフェースを含むことができる。１つまたは複数の読み出しバッファ４２８は、インタフェース制御部４３２の制御下で動作し、ＥＣＣデコーダ４２４からデータを受け入れ、双方向データ・バスに出力データを提供することができる。書き込みバッファ４３０は、双方向データ・バスから入ってくるデータをバッファリングし、ＥＣＣエンコーダ４２６にデータを提供することができる。

１つの実施形態において、インタフェース制御部４３２は、読み出しコマンド及び書きコマンドを指示するコマンド信号を受け入れ、さらに、読み出しコマンド及び書きコマンドに関連したメモリ・アドレスを指示するアドレス信号を受け入れる。インタフェース制御部４３２は、１つまたは複数の読み出し／書き込みコマンドに応答して、メモリ・アレイ３０２上に一連の読み出し／書き動作を生成してコマンドに応え、またさらなるコマンドを予期して１つまたは複数の読み出しバッファ４２８を準備する。読み出しバッファ４２８に既に取り込まれたデータ（または、オプションの書き込みバッファ４３０にまだ残っているデータ）のアドレスに対する読み出しコマンドを受け取った場合は、インタフェース制御部４３２は、待ち時間がほとんどないかまたは全くないようにしてバッファがコマンドに応じるようにすることができる。

インタフェース制御部４３２が、現在バッファリングされていないデータのアドレスに対する読み出しコマンドを受け取ると、インタフェース制御部４３２は、要求されたアドレスおよびその隣りのアドレスのブロックについて、メモリ・アレイ３０２に対する一連の読み出し動作を開始することがある。１つの実施形態において、インタフェース制御部４３２は、バッファリングされていないデータに対する読み出しコマンドに応答して、少なくとも１つのセクタを読み出しバッファに読み込む。セクタは、わずか２バイトでもよく、または、かなり大きくてもよい（例えば、４キロバイト）。

以上において、基準始動式シーケンシャルセンシング技法（ｒｅｆｅｒｅｎｃｅ−ｉｎｉｔｉａｔｅｄ ｓｅｑｕｅｎｔｉａｌ ｓｅｎｓｉｎｇ ｔｅｃｈｎｉｑｕｅ）を理解し易くするために２つのメモリの実施形態を考察した。第１のメモリ実施形態（図３の実施形態）において、このセンシング技法は、支援モジュール３０４と読み出し／書き込みモジュール３０６の連係によって実行することができる。メモリ装置３００は、列または行に沿って連続して読み取ることによって記憶したデータ・バイトを検出する１つのセンスアンプだけを備えていればよい。第２のメモリ実施形態（図４の実施形態）において、このセンシング技法は、１群のセンスアンプを並列に動作させてワードを一連のデータ（すなわち、セクタ）で読み出すインタフェース制御部４３２によって実施することができる。この技法を実施するのに適したセンスアンプの例は、米国特許第６，１８８，６１５号（「ＭＲＡＭ Ｄｅｖｉｃｅ Ｉｎｃｌｕｄｉｎｇ Ｄｉｇｉｔａｌ Ｓｅｎｓｅ Ａｍｐｌｉｆｉｅｒｓ」）を参照されたい。

図４に、列に沿って複数のメモリ要素４０２、４０４、４０６が配列されたメモリ・アレイ３０２を示す。インタフェース制御部４３２の誘導の下で、行デコーダと列デコーダが協力して一連のメモリ要素をセンスアンプ４２０と書き込みドライバ４２２にアクセス可能にする。例えば、行デコーダ４０８と列デコーダ４１４は、メモリ要素４０２および４０４から開始して、最後にメモリ要素４０６に到達するまで、列内のメモリ要素をセンスアンプ４２０に順次結合する。

１つの実施形態において、基準始動式シーケンシャルセンシング技法は、基準（リファレンス）として配列（またはシーケンス）の最初の（すなわち、第１の）メモリ要素を使用する。すなわち、最初のメモリ要素が、判定しきい値（ｄｅｃｉｓｉｏｎ ｔｈｒｅｓｈｏｌｄ）を決定するために使用される。この判定しきい値は、配列のすべてのメモリ要素（最初のメモリ要素を含む）内の記憶データ値を決定するときに使用される。配列の長さは、わずか２つから、列または行内のメモリ要素の数の数倍まで可変とすることができる。配列は、アレイの一方の縁から反対の縁の隣りの列または行まで「折り返す」ことができるが、最初のメモリ要素と次のメモリ要素の物理的間隔は、最初のメモリ要素が次のメモリ要素を完全に表すように限定されることが好ましい。

図５は、センスアンプの可能な実施形態のアーキテクチャ、機能および動作を示すことができる流れ図である。これに関して、各ブロックは、指定された論理機能を実施する１つまたは複数の実行命令を含むソフトウェア（またはファームウェア）コードのモジュール、セグメントまたは部分を表すものとすることができる。しかしながら、これらの流れ図は、所望のデータ転送速度を支援するハードウェアで実現される可能性の方が高い。ハードウェアの実施形態は、ハードウェアの状態マシンの形をとることができる。いくつかの代替の実施形態において、ブロックに示した機能は、示した順序と異なる順序で行われてもよい。例えば、図５に連続して示した２つのブロック５０２と５０４は、実際には、実質的に同時に実行されてもよく、ブロック５０４と５０８は、時には逆の順序で実行されてもよい。さらに、本発明の範囲を逸脱することなく、ブロックを省略することができ、さらに他のブロックを追加することができる。

１つの実施形態において、基準始動式シーケンシャル読み出しは、ブロック５０２で、センスアンプが第１のメモリ要素の内容をサンプリングすることで始まる。センスアンプは、第１のメモリ要素の論理状態を表す電流、電圧、抵抗または時間値のディジタル測定を行なうことが好ましい。このディジタル値は、後で使用するためにレジスタに記憶されることが好ましい。ブロック５０４で、センスアンプは、書き込みドライバが第１の論理状態（例えば、ディジタル「０」）を第１のメモリ要素に記憶している間待つ。ブロック５０６で、センスアンプは、再び第１のメモリ要素の内容をサンプリングする。この時に行われるディジタル測定は、例えばディジタル「０」に対応することが知られており、後で使用するために別のレジスタに記憶することができる。ブロック５０８で、センスアンプは、書き込みドライバが第２の論理状態（例えば、ディジタル「１」）を第１のメモリ要素に記憶している間待つ。ブロック５１０で、センスアンプは、再び第１のメモリ要素の内容をサンプリングする。この時に行われるディジタル測定は、例えばディジタル「１」に対応することが知られている。

ブロック５１２で、センスアンプは、判定しきい値を決定する。１つの実施形態において、この決定は、既知のディジタル値に対応する測定値を平均化することにより行われる。代替の実施形態において、様々なクロック・カウンタ技法を使用して、既知のディジタル値に対応する測定値間の差を決定し、この差の半分を測定値の１つに加算または減算することができる。そのような技法の例は、米国特許第６，１８８，６１５号（「ＭＲＡＭ Ｄｅｖｉｃｅ Ｉｎｃｌｕｄｉｎｇ Ｄｉｇｉｔａｌ Ｓｅｎｓｅ Ａｍｐｌｉｆｉｅｒｓ」）に見ることができる。当業者には、いくつかの適切な判定しきい値決定方法が明らかであろう。

ブロック５１４で、センスアンプは、第１のメモリ要素の最初の測定値を判定しきい値と比較して、最初のデータ値を決定する。この時、このデータ値を、センスアンプからの出力として提供することができる。ブロック５１６で、センスアンプは、最初のデータ値が、第１のメモリ要素に現在記憶されている値と異なるかどうか判定し、異なる場合は、センスアンプは、書き込みドライバが第１のメモリ・セルに正しい値を記憶している間待つ。

ブロック５１８で、ループ・インデックスを初期化することができる。ブロック５２０で、センスアンプは、連続した読み出しにおける最後のメモリ要素の内容が決定されたかどうかを判定する（それぞれの連続した読み出しにおけるメモリ要素Ｎの数は、メモリ装置の設計によって予め決定することができる）。内容が決定されている場合は、連続する読み出しプロセスは停止する。そうでない場合は、ブロック５２２で、ループ・インデックスが増分される。

ブロック５２４で、センスアンプは、シーケンスの次のメモリ要素の内容をサンプリングする。ブロック５２６で、センスアンプは、測定値を判定しきい値とを比較して、そのメモリ要素に記憶されたデータ値を決定することができる。次に、センスアンプは、ブロック５２０で始まるループを繰り返す。

図６は、代替の実施形態の流れ図を示す。図５と図６で共用されるブロックには、同じ番号を付けてある。図６の実施形態において、連続する読み出しにおける最初の２つのメモリ要素が、リファレンス要素（基準要素）として使用される。最初にブロック５０２で、センスアンプが、第１のメモリ要素の内容をサンプリングするが、この場合、ディジタル測定値を後で使用するためにレジスタに記憶することが好ましい。ブロック６０２で、センスアンプは、第２のメモリ要素の内容をサンプリングするが、この場合、第２のディジタル測定値を後で使用するために別のレジスタに記憶することが好ましい。ブロック５０４で、センスアンプは、書き込みドライバが第１のメモリ要素に所定の論理値（例えば、ディジタル「０」）を記憶している間待ち、ブロック６０４で、センスアンプは、書き込みドライバが、第２のメモリ要素に別の所定の論理値（例えば、ディジタル「１」）を記憶している間待つ。

ブロック５１０で、センスアンプは、第１のメモリ要素の内容をサンプリングし、ブロック６０６で、センスアンプは、第２のメモリ要素の内容をサンプリングする。ブロック５１４で、センスアンプは、これらのディジタル測定値から判定しきい値を決定することができる。ブロック５１４と６０８で、センスアンプは、第１と第２のメモリ要素の最初の測定値を判定しきい値と比較して、これらのメモリ要素の最初のデータ値を決定することができる。ブロック５１４で、センスアンプは、最初のデータ値が現在のデータ値と異なるかを判定し、異なる場合は、書き込みドライバが最初のデータ値を第１のメモリ要素に復元している間待つ。同様に、ブロック６１０で、センスアンプは、必要に応じて、書き込みドライバが第２のメモリ要素をその最初の状態に復元するのを待つ。その後で、連続的な読み出しプロセスが、前と同じように続く。

前述の両方の実施形態において、連続した読み出しプロセスは、判定しきい値が決定されるとすぐに進行する。これによって、それぞれの連続した読み出しの初めにおける、判定しきい値を決定するために必要な動作の数によって生じる遅延を有効に短縮することができる。判定しきい値を決定するための動作の数は、図５よりも図６の方が多いが、同時処理の可能性も大きい。例えば、（必要に応じて）ブロック５０４と６０４の書き込み動作を同時に行うことができ、ブロック５１４と６１０の動作を同時に行うことができる。同時処理を使用すると、実際に、図６の連続する読み出しプロセスが、図５のプロセスよりも高い性能を発揮することができる。

以上、基準始動式シーケンシャル読み出しプロセスを有するメモリ装置について説明した。説明したプロセスは、破壊的読み出しプロセスと非破壊的読み出しプロセスの最良の局面を組み合わせて、メモリ・アレイ内に追加のスペースを必要とすることなくメモリ装置の速度と信頼性を高めることができる。プロセスを、支援型磁気メモリ（ａｓｓｉｓｔｅｄ ｍａｇｎｅｔｉｃ ｍｅｍｏｒｙ）に関して説明したが、特許請求の範囲はこれらには限定されず、特許請求の範囲には、非支援型メモリ装置や他のメモリ技術が包含される。

以上の考察は、単に本発明の原理と様々な実施形態を例示するものである。当業者には、以上の開示を完全に理解したならば、多くの変形形態および修正形態が明らかになるであろう。例えば、連続する、すなわち、シーケンシャルな読み出しプロセスは、既知の値を記憶するために予約されたメモリ・セル、例えば、既知の「０」と「１」の値をそれぞれ記憶するために予約することができるメモリ・アレイの各列の第１と第２の行で始まってもよい。この変形形態では、連続的な読み出し動作における時間節約と交換で基準セルによって使用される余分な領域を提供するものである。この時間節約は、読み出し動作から、混在する書き込み動作をなくすことによって得られるものである。

本発明は、基準始動式シーケンシャルセンシング機能を具備するメモリを有するシステム及び装置に関する。１実施形態では、基準始動式シーケンシャルセンシング法は、第１のメモリ要素内の記憶データ値に関連する第１の特性測定値を生成するステップ(502)と、第１のメモリ要素を使用して判定しきい値を決定するステップ(512)と、第１の特性測定値と判定しきい値を比較して第１のメモリ要素内の記憶データ値を決定するステップ(514)と、続く第２のメモリ要素内の記憶データ値に関連する第２の特性測定値を生成するステップ(524)と、第２の特性測定値を判定しきい値と比較して、第２のメモリ要素に記憶されたデータ値を決定する(526)ステップを含む。

特許請求の範囲は、そのような変形形態及び代替形態をすべて含むように解釈されるべきである。

開示した種々の実施形態による、メモリを有する例示的なディジタル・システムの外観図である。 図１のディジタル・システムのブロック図である。 メモリの１実施形態のハイ・レベルの機能ブロック図である。 メモリの１実施形態のより詳細な機能ブロック図である。 開示した種々の実施形態による例示的な流れ図である。 開示した種々の実施形態による例示的な流れ図である。

符号の説明

４２０ センスアンプ
４０２，４０４，４０６ メモリ要素
４２８ 読み出しバッファ
４２４ 誤り訂正符号（ＥＣＣ）デコーダ
４２２ 書き込みドライバ

Claims (12)

1. 第１のメモリ要素内の記憶データ値に関連した第１の属性測定値を生成するステップ（５０２）と、
   前記第１のメモリ要素を使用して判定しきい値を決定するステップ（５１２）と、
   前記第１の属性測定値を前記判定しきい値と比較して、前記第１のメモリ要素内の前記記憶データ値を決定するステップ（５１４）と、
   次のメモリ要素内の記憶データ値に関連した次の属性測定値を生成するステップ（５２４）と、
   前記次の属性測定値を前記判定しきい値と比較して、前記次のメモリ要素内の前記記憶データ値を決定するステップ（５２６）
   とを含む、基準始動式シーケンシャル読み出し方法。
2. 前記第１のメモリ要素を使用して前記判定しきい値を決定する前記ステップが、
   前記第１のメモリ要素に所定のデータ値を書き込むステップ（５０４）と、
   前記第１のメモリ要素内の前記所定のデータ値に関連した属性を測定するステップ（５０６）
   とを含む、請求項１に記載の方法。
3. 前記第１のメモリ要素を使用して前記判定しきい値を決定する前記ステップが、さらに、
   前記第１のメモリ要素に第２の所定のデータ値を書き込むステップ（５０８）と、
   前記第１のメモリ要素内の前記第２の所定のデータ値に関連した属性を測定するステップ（５１０）
   とを含む、請求項２に記載の方法。
4. 第２のメモリ要素内の記憶データ値に関連した第２の属性測定値を生成するステップ（６０２）と、
   前記第１のメモリ要素と共に前記第２のメモリ要素を使用して前記判定しきい値を決定するステップ（５１２）
   とをさらに含む、請求項２に記載の方法。
5. 前記第２のメモリ要素を使用して前記判定しきい値を決定する前記ステップが、
   前記第２のメモリ要素に第２の所定のデータ値を書き込むステップ（６０４）と、
   前記第２のメモリ要素内の前記第２の所定のデータ値に関連した属性を測定するステップ（６０６）
   とを含む、請求項４に記載の方法。
6. 前記判定しきい値を決定した後で、対応する一連のメモリ要素に関連した一連の属性測定値を生成するステップ（５２２、５２４）と、
   前記属性測定値を前記判定しきい値と比較して、前記一連のメモリ要素内の記憶データ値を決定するステップ（５２６）
   とをさらに含む、請求項１に記載の方法。
7. 複数のメモリ要素（３０２）と、
   前記複数のメモリ要素に結合されたセンスアンプ（４２０）
   とを具備するメモリであって、
   前記センスアンプが、前記複数のメモリ要素（３０２）中の第１のメモリ要素（４０２）内の記憶データ値に関連した第１の属性測定値を生成し、前記第１のメモリ要素（４０２）を使用して判定しきい値を決定し、前記第１の属性測定値を前記判定しきい値と比較して、前記第１のメモリ要素内の前記記憶データ値を決定し、その後、前記第１のメモリ要素（４０２）を除く前記複数のメモリ要素の各々について、各メモリ要素内の記憶データ値に関連した属性測定値を前記判定しきい値と比較して、各メモリ要素に記憶されたデータ値を順次決定するように構成されることからなる、メモリ。
8. 前記センスアンプが、前記複数の隣り合ったメモリ要素内の第２のメモリ要素（４０４）を使用して前記判定しきい値を決定する、請求項７に記載のメモリ。
9. 前記センスアンプに結合されて、読み出しデータのセクタをバッファリングするように構成される読み出しバッファ（４２８）をさらに備える、請求項７に記載のメモリ。
10. 前記センスアンプに結合されて、前記センスアンプから受け取ったデータ値に対して誤り訂正を実行するように構成された誤り訂正符号（ＥＣＣ）デコーダ（４２４）をさらに備える、請求項７に記載のメモリ。
11. 前記第１のメモリ要素（４０２）に結合されて、前記第１のメモリ要素に少なくとも１つの所定の値を記憶するように構成された書き込みドライバ（４２２）をさらに備えるメモリであって、
    前記センスアンプが、前記所定の値に関連した属性の測定値を使用して前記判定しきい値を決定することからなる、請求項７に記載のメモリ。
12. 少なくとも３つのメモリ要素からなる複数のメモリ要素の各々に記憶されているデータ値を決定するための基準始動式シーケンシャル読み出し方法であって、
    第１のメモリ要素内の記憶データ値に関連した第１の属性測定値を生成するステップ（５０２）と、
    第２のメモリ要素内の記憶データ値に関連した第２の属性測定値を生成するステップ（６０２）と、
    前記第１と第２のメモリ要素を使用して判定しきい値を決定するステップ（５１２）と、
    前記第１及び第２の属性測定値を前記判定しきい値と比較して、前記第１及び第２のメモリ要素内の前記記憶データ値を決定するステップ（５１４、６０８）と、
    前記第１及び第２のメモリ要素を除く前記複数のメモリ要素の各々について、各メモリ要素内の記憶データ値に関連した属性測定値を前記判定しきい値と比較して、各メモリ要素内の記憶データ値を順次決定するステップ（５２０〜５２６）
    とを含む、方法。

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