JP3070025B2 - 半導体記憶装置 - Google Patents
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
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- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
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Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置の記憶誤
りを、誤り訂正符号を使用して誤りの検出・訂正を行な
うエラー訂正技術に係り、特に配線を減少させることに
より高集積化が可能となり、また消費電流を大幅に削減
することにより低消費電力化が可能となる半導体記憶装
置に関する。
りを、誤り訂正符号を使用して誤りの検出・訂正を行な
うエラー訂正技術に係り、特に配線を減少させることに
より高集積化が可能となり、また消費電流を大幅に削減
することにより低消費電力化が可能となる半導体記憶装
置に関する。
【０００２】
【従来の技術】従来の半導体記憶装置の一例として、図
７にＤＲＡＭの主要部分の構成図を示す。図中、ＷＬ1
〜ＷＬm はワード線、１１０11〜１１０mnはメモリセ
ル、ＢＬ 1 ＃〜ＢＬn ＃はビット線、１２１〜１２ｎは
センスアンプ、１３１〜１３ｎはコラムゲート、１４１
〜１４ｐはコラム選択線ドライバ、１５１〜１５ｑはデ
ータバスアンプ、１６１〜１６ｑはデータバス選択回
路、１７１〜１７ｑはデータライトアンプ、１８１〜１
８ｑはライトデータバス選択回路である。
７にＤＲＡＭの主要部分の構成図を示す。図中、ＷＬ1
〜ＷＬm はワード線、１１０11〜１１０mnはメモリセ
ル、ＢＬ 1 ＃〜ＢＬn ＃はビット線、１２１〜１２ｎは
センスアンプ、１３１〜１３ｎはコラムゲート、１４１
〜１４ｐはコラム選択線ドライバ、１５１〜１５ｑはデ
ータバスアンプ、１６１〜１６ｑはデータバス選択回
路、１７１〜１７ｑはデータライトアンプ、１８１〜１
８ｑはライトデータバス選択回路である。
【０００３】かかるＤＲＡＭにおいては、読み出し時に
は、コラム選択線ＣＬ１〜ＣＬｐを選択的に活性化し、
センスアンプ１２１〜１２ｎ中、選択された列のセンス
アンプのデータがデータバスＤＢｉ、ＤＢｉ＃（ｉは選
択された列番号）に伝達され、データバスアンプ１５ｉ
を介してチップ外部に出力される。また、書き込み時に
は、チップ外部から入力されるデータを、ライトデータ
バス選択回路１８１〜１８ｑによって選択されたデータ
ライトアンプ１７ｉが、データバスＤＢｉ、ＤＢｉ＃を
介してコラム選択線により選択されたセンスアンプへ書
き込む。
は、コラム選択線ＣＬ１〜ＣＬｐを選択的に活性化し、
センスアンプ１２１〜１２ｎ中、選択された列のセンス
アンプのデータがデータバスＤＢｉ、ＤＢｉ＃（ｉは選
択された列番号）に伝達され、データバスアンプ１５ｉ
を介してチップ外部に出力される。また、書き込み時に
は、チップ外部から入力されるデータを、ライトデータ
バス選択回路１８１〜１８ｑによって選択されたデータ
ライトアンプ１７ｉが、データバスＤＢｉ、ＤＢｉ＃を
介してコラム選択線により選択されたセンスアンプへ書
き込む。
【０００４】また、図８は、多層配線を用いた場合の代
表的なＤＲＡＭのデータバス構成である。コラム選択線
ドライバ１４ｊ並びにデータバスアンプ１５ｋ及びデー
タライトアンプ１７ｋを多数のセルアレイ、センスアン
プ、及びコラムゲートのグループで共用している。
表的なＤＲＡＭのデータバス構成である。コラム選択線
ドライバ１４ｊ並びにデータバスアンプ１５ｋ及びデー
タライトアンプ１７ｋを多数のセルアレイ、センスアン
プ、及びコラムゲートのグループで共用している。
【０００５】このような構成及び配置構成を有するＤＲ
ＡＭのチップに、ＥＣＣ回路を搭載した幾つかの従来例
を図９及び図１０に示す。図９の第１の従来例では、エ
ラー訂正回路２０１、シンドローム作成回路２０２、及
びシンドロームデコード回路２０３で構成されるＥＣＣ
回路を、チップ中央に配置し、各データバスアンプ１５
１〜１５ｑからのデータをコモンデータバス１９１〜１
９ｑを介して持ってきて、シンドロームをデコードし、
エラーデータの訂正を行なう。つまり、チップ中央に集
まっているコモンデータバス１９１〜１９ｑを反転さ
せ、データライトアンプ１７１〜１７ｑによってセンス
アンプ１２１〜１２ｎにデータを書き込む。
ＡＭのチップに、ＥＣＣ回路を搭載した幾つかの従来例
を図９及び図１０に示す。図９の第１の従来例では、エ
ラー訂正回路２０１、シンドローム作成回路２０２、及
びシンドロームデコード回路２０３で構成されるＥＣＣ
回路を、チップ中央に配置し、各データバスアンプ１５
１〜１５ｑからのデータをコモンデータバス１９１〜１
９ｑを介して持ってきて、シンドロームをデコードし、
エラーデータの訂正を行なう。つまり、チップ中央に集
まっているコモンデータバス１９１〜１９ｑを反転さ
せ、データライトアンプ１７１〜１７ｑによってセンス
アンプ１２１〜１２ｎにデータを書き込む。
【０００６】また、図１０の第２の従来例では、シンド
ローム作成回路２０２をデータバス列に対して平行に構
成し、各データバスアンプ１５１〜１５ｑからのデータ
をシンドローム作成回路２０２に入力し、チップ中央へ
伝達する経路の中でシンドロームの作成を行なう。そし
て、チップ中央でシンドロームのデコード、並びにエラ
ーデータの訂正を行ない、各データバスアンプ１５１〜
１５ｑに接続されているまコモンデータバス１９１〜１
９ｑを介して、データライトアンプ１７１〜１７ｑによ
ってセンスアンプ１２１〜１２ｎにデータを書き込む。
ローム作成回路２０２をデータバス列に対して平行に構
成し、各データバスアンプ１５１〜１５ｑからのデータ
をシンドローム作成回路２０２に入力し、チップ中央へ
伝達する経路の中でシンドロームの作成を行なう。そし
て、チップ中央でシンドロームのデコード、並びにエラ
ーデータの訂正を行ない、各データバスアンプ１５１〜
１５ｑに接続されているまコモンデータバス１９１〜１
９ｑを介して、データライトアンプ１７１〜１７ｑによ
ってセンスアンプ１２１〜１２ｎにデータを書き込む。
【０００７】
【発明が解決しようとする課題】このように、従来のＥ
ＣＣ回路を内蔵する半導体記憶装置では、（１）シンド
ローム作成、シンドロームのデコード、及びエラー訂正
をチップ中央に配置されたＥＣＣ回路で一括して行なう
場合、コモンデータバスの本数がＥＣＣ回路のワード数
と同じだけ必要となる、（２）シンドロームのデコード
をチップ中央等の所定の場所に配置されたＥＣＣ回路で
一括して行なうので、各データライトアンプでは訂正さ
れたビットを判別できないこととなり、ＥＣＣ回路の１
語の全ビットを書き込まなければならず、ＥＣＣ回路の
１語の全ビット分のデータバスを動作させる必要が生
じ、その電流量は膨大なものとなる、という問題があっ
た。
ＣＣ回路を内蔵する半導体記憶装置では、（１）シンド
ローム作成、シンドロームのデコード、及びエラー訂正
をチップ中央に配置されたＥＣＣ回路で一括して行なう
場合、コモンデータバスの本数がＥＣＣ回路のワード数
と同じだけ必要となる、（２）シンドロームのデコード
をチップ中央等の所定の場所に配置されたＥＣＣ回路で
一括して行なうので、各データライトアンプでは訂正さ
れたビットを判別できないこととなり、ＥＣＣ回路の１
語の全ビットを書き込まなければならず、ＥＣＣ回路の
１語の全ビット分のデータバスを動作させる必要が生
じ、その電流量は膨大なものとなる、という問題があっ
た。
【０００８】本発明は、上記問題点を解決するもので、
配線を減少させることにより高集積化を可能とし、また
消費電流を大幅に削減することにより低消費電力化を可
能とした半導体記憶装置を提供することを目的とする。
配線を減少させることにより高集積化を可能とし、また
消費電流を大幅に削減することにより低消費電力化を可
能とした半導体記憶装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】図１は本発明の原理説明
図である。上記課題を解決するために、本発明の第１の
特徴の半導体記憶装置は、セルアレイ及びセンスアンプ
の集合体１と、幾つかのブロックｉに分けられたデータ
バスアンプ１５ｉ及びデータライトアンプ１７ｉと、シ
ンドローム作成回路２０２と、エラー訂正回路２０１と
を備える半導体記憶装置であって、前記各ブロックｉ
は、前記シンドローム作成回路２０２で生成されたシン
ドロームＳｙｎｄをデコードするシンドロームデコード
回路２ｉを有して構成する。
図である。上記課題を解決するために、本発明の第１の
特徴の半導体記憶装置は、セルアレイ及びセンスアンプ
の集合体１と、幾つかのブロックｉに分けられたデータ
バスアンプ１５ｉ及びデータライトアンプ１７ｉと、シ
ンドローム作成回路２０２と、エラー訂正回路２０１と
を備える半導体記憶装置であって、前記各ブロックｉ
は、前記シンドローム作成回路２０２で生成されたシン
ドロームＳｙｎｄをデコードするシンドロームデコード
回路２ｉを有して構成する。
【００１０】また、本発明の第２の特徴の半導体記憶装
置は、請求項１に記載の半導体記憶装置において、前記
シンドローム作成回路２０２で生成されたシンドローム
Ｓｙｎｄをデコードするシンドロームデコード回路２０
３を有して構成し、前記エラー訂正回路２０１は前記シ
ンドロームデコード回路２０３の出力に基づきエラー訂
正を行なってチップ外部へ出力する。
置は、請求項１に記載の半導体記憶装置において、前記
シンドローム作成回路２０２で生成されたシンドローム
Ｓｙｎｄをデコードするシンドロームデコード回路２０
３を有して構成し、前記エラー訂正回路２０１は前記シ
ンドロームデコード回路２０３の出力に基づきエラー訂
正を行なってチップ外部へ出力する。
【００１１】また、本発明の第３の特徴の半導体記憶装
置は、請求項１または２に記載の半導体記憶装置におい
て、前記ブロックｉは、前記シンドロームデコード回路
２ｉから出力されるセルデータの反転を要求する信号Ｄ
Ｅと、チップ外部からの書き込みデータによるセルデー
タの反転を要求する信号ＷＤに基づきセルデータの反転
を要求する信号ＤＲＣを生成し、該信号ＤＲＣによりセ
ルデータを反転して書き込む制御手段２１ｉを有して構
成する。
置は、請求項１または２に記載の半導体記憶装置におい
て、前記ブロックｉは、前記シンドロームデコード回路
２ｉから出力されるセルデータの反転を要求する信号Ｄ
Ｅと、チップ外部からの書き込みデータによるセルデー
タの反転を要求する信号ＷＤに基づきセルデータの反転
を要求する信号ＤＲＣを生成し、該信号ＤＲＣによりセ
ルデータを反転して書き込む制御手段２１ｉを有して構
成する。
【００１２】また、本発明の第４の特徴の半導体記憶装
置は、請求項３に記載の半導体記憶装置において、前記
制御手段２１ｉは、前記セルデータ反転要求信号ＤＲＣ
によりセルデータの反転の必要なデータライトアンプ１
７ｉのみ選択的に活性化する。更に、本発明の第５の特
徴の半導体記憶装置は、データを送受信するためのデー
タバスに接続された半導体記憶装置であって、セルアレ
イ、センスアンプの集合体及びコラムゲートの集合体を
有しておりデータを格納するセル及びアンプ部１と、前
記データバスから受信されたデータのシンドロームＳｙ
ｎｄを作成するシンドローム作成回路２０２と、前記デ
ータバスから受信された前記データのエラーを訂正する
エラー訂正回路２０１と、前記シンドローム作成回路２
０２に夫々接続されており、前記セルアレイからデータ
を読むデータバスアンプ１５ｉ、前記セルアレイにデー
タを書込むライトアンプ１７ｉ、前記シンドローム作成
回路２０２により作成されたシンドロームＳｙｎｄをデ
コードし前記読み出されたデータの反転を要求する信号
ＤＥを生成する第１シンドロームデコード回路２ｉ、及
び該第１シンドロームデコード回路２ｉから出力される
信号ＤＥと前記データバスアンプ１５ｉから出力される
データとを受けるように接続され書込み可能信号が供給
された際にデータ反転制御信号ＤＲＣを生成する書込み
データ制御ユニット２１ｉを夫々有しており、前記ライ
トアンプ１７ｉが前記データ反転制御信号ＤＲＣを受け
るように接続され前記第１シンドロームデコード回路２
ｉから出力される信号ＤＥに応答して前記セルアレイ中
にデータを反転して書込むための前記データ反転制御信
号ＤＲＣに応答するように夫々構成された複数のメモリ
制御ブロックｉと、前記シンドローム作成回路２０２か
らの前記作成されたシンドロームＳｙｎｄをデコードす
る第２シンドロームデコード回路２０３とを備えてお
り、前記エラー訂正回路２０１は、前記第２シンドロー
ムデコード回路２０３からの出力信号に応答して前記デ
ータバスから受信された前記データを訂正する。
置は、請求項３に記載の半導体記憶装置において、前記
制御手段２１ｉは、前記セルデータ反転要求信号ＤＲＣ
によりセルデータの反転の必要なデータライトアンプ１
７ｉのみ選択的に活性化する。更に、本発明の第５の特
徴の半導体記憶装置は、データを送受信するためのデー
タバスに接続された半導体記憶装置であって、セルアレ
イ、センスアンプの集合体及びコラムゲートの集合体を
有しておりデータを格納するセル及びアンプ部１と、前
記データバスから受信されたデータのシンドロームＳｙ
ｎｄを作成するシンドローム作成回路２０２と、前記デ
ータバスから受信された前記データのエラーを訂正する
エラー訂正回路２０１と、前記シンドローム作成回路２
０２に夫々接続されており、前記セルアレイからデータ
を読むデータバスアンプ１５ｉ、前記セルアレイにデー
タを書込むライトアンプ１７ｉ、前記シンドローム作成
回路２０２により作成されたシンドロームＳｙｎｄをデ
コードし前記読み出されたデータの反転を要求する信号
ＤＥを生成する第１シンドロームデコード回路２ｉ、及
び該第１シンドロームデコード回路２ｉから出力される
信号ＤＥと前記データバスアンプ１５ｉから出力される
データとを受けるように接続され書込み可能信号が供給
された際にデータ反転制御信号ＤＲＣを生成する書込み
データ制御ユニット２１ｉを夫々有しており、前記ライ
トアンプ１７ｉが前記データ反転制御信号ＤＲＣを受け
るように接続され前記第１シンドロームデコード回路２
ｉから出力される信号ＤＥに応答して前記セルアレイ中
にデータを反転して書込むための前記データ反転制御信
号ＤＲＣに応答するように夫々構成された複数のメモリ
制御ブロックｉと、前記シンドローム作成回路２０２か
らの前記作成されたシンドロームＳｙｎｄをデコードす
る第２シンドロームデコード回路２０３とを備えてお
り、前記エラー訂正回路２０１は、前記第２シンドロー
ムデコード回路２０３からの出力信号に応答して前記デ
ータバスから受信された前記データを訂正する。
【００１３】
【作用】本発明の半導体記憶装置では、図１の如く、エ
ラー訂正回路２０１がエラー訂正を行なってチップ外部
へ出力する為のシンドロームデコード回路２０３とは別
に、データバスアンプ１５ｉ及びデータライトアンプ１
７ｉの各ブロックｉに、シンドローム作成回路２０２で
生成されたシンドロームＳｙｎｄをデコードするシンド
ロームデコード回路２ｉを備え、また、各ブロックｉ内
の制御手段２１ｉにおいて、シンドロームデコード回路
２ｉから出力されるセルデータの反転を要求する信号Ｄ
Ｅと、チップ外部からの書き込みデータによるセルデー
タの反転を要求する信号ＷＤに基づきセルデータの反転
を要求する信号ＤＲＣを生成し、該セルデータ反転要求
信号ＤＲＣによりセルデータの反転の必要なデータライ
トアンプ１７ｉのみ選択的に活性化して、セルデータを
反転して書き込むようにしている。
ラー訂正回路２０１がエラー訂正を行なってチップ外部
へ出力する為のシンドロームデコード回路２０３とは別
に、データバスアンプ１５ｉ及びデータライトアンプ１
７ｉの各ブロックｉに、シンドローム作成回路２０２で
生成されたシンドロームＳｙｎｄをデコードするシンド
ロームデコード回路２ｉを備え、また、各ブロックｉ内
の制御手段２１ｉにおいて、シンドロームデコード回路
２ｉから出力されるセルデータの反転を要求する信号Ｄ
Ｅと、チップ外部からの書き込みデータによるセルデー
タの反転を要求する信号ＷＤに基づきセルデータの反転
を要求する信号ＤＲＣを生成し、該セルデータ反転要求
信号ＤＲＣによりセルデータの反転の必要なデータライ
トアンプ１７ｉのみ選択的に活性化して、セルデータを
反転して書き込むようにしている。
【００１４】従って、配線を減少させることができるこ
とから高集積化が可能となり、また、データライトアン
プを選択的に活性化することから消費電流を大幅に削減
することができ、低消費電力化が可能となる。
とから高集積化が可能となり、また、データライトアン
プを選択的に活性化することから消費電流を大幅に削減
することができ、低消費電力化が可能となる。
【００１５】
【実施例】次に、本発明に係る実施例を図面に基づいて
説明する。図２に本発明の一実施例に係る半導体記憶装
置の概略構成図を示す。図２において、図９及び図１０
（従来例）と重複する部分には同一の符号を附する。
説明する。図２に本発明の一実施例に係る半導体記憶装
置の概略構成図を示す。図２において、図９及び図１０
（従来例）と重複する部分には同一の符号を附する。
【００１６】本実施例の半導体記憶装置は、セルアレイ
及びセンスアンプの集合体１と、幾つかのブロックに分
けられたデータバスアンプ、データライトアンプ、及び
シンドロームデコード回路５１〜５ｑと、コモンデータ
バス選択回路４１〜４ｑと、データバス列に平行して配
置されたシンドローム作成回路２０２と、並びに、チッ
プ中央部に配置されたシンドロームデコード回路２０３
及びエラー訂正回路２０１とから構成されている。
及びセンスアンプの集合体１と、幾つかのブロックに分
けられたデータバスアンプ、データライトアンプ、及び
シンドロームデコード回路５１〜５ｑと、コモンデータ
バス選択回路４１〜４ｑと、データバス列に平行して配
置されたシンドローム作成回路２０２と、並びに、チッ
プ中央部に配置されたシンドロームデコード回路２０３
及びエラー訂正回路２０１とから構成されている。
【００１７】１つのデータバスアンプ、データライトア
ンプ、及びシンドロームデコード回路５ｉに対する詳細
構成図を図３に示す。即ち、第ｉ番目のグループに対し
て、データバスアンプ１５ｉ、データライトアンプ１７
ｉ、ライトアンプ活性化回路２１ｉ、コモンデータバス
選択回路４ｉ、シンドロームデコード回路２ｉ、ライト
データデコード回路３ｉから構成されている。
ンプ、及びシンドロームデコード回路５ｉに対する詳細
構成図を図３に示す。即ち、第ｉ番目のグループに対し
て、データバスアンプ１５ｉ、データライトアンプ１７
ｉ、ライトアンプ活性化回路２１ｉ、コモンデータバス
選択回路４ｉ、シンドロームデコード回路２ｉ、ライト
データデコード回路３ｉから構成されている。
【００１８】本実施例の半導体記憶装置では、エラー訂
正の動作を以下のようにして行っている。先ず、各デー
タバスアンプ１５ｉからのデータをシンドローム作成回
路２０２に入力し、チップ中央へ伝達する経路の中でシ
ンドロームＳｙｎｄの作成を行なう。そして、シンドロ
ームデコード回路２０３でシンドロームＳｙｎｄのデコ
ード、エラー訂正回路２０１でエラー訂正を行なうため
に、コモンデータバス選択回路４ｉによって選択された
コモンデータバスＣＯＭＤのエラー訂正を行ない、図示
しない出力回路を介してチップ外部へ出力する。
正の動作を以下のようにして行っている。先ず、各デー
タバスアンプ１５ｉからのデータをシンドローム作成回
路２０２に入力し、チップ中央へ伝達する経路の中でシ
ンドロームＳｙｎｄの作成を行なう。そして、シンドロ
ームデコード回路２０３でシンドロームＳｙｎｄのデコ
ード、エラー訂正回路２０１でエラー訂正を行なうため
に、コモンデータバス選択回路４ｉによって選択された
コモンデータバスＣＯＭＤのエラー訂正を行ない、図示
しない出力回路を介してチップ外部へ出力する。
【００１９】それと同時に、シンドローム作成回路２０
２で作成されたシンドロームＳｙｎｄを各データライト
アンプ１７ｉに伝達する。各データライトアンプ１７ｉ
では、各グループｉに備えられているシンドロームデコ
ード回路２ｉによりシンドロームＳｙｎｄをデコード
し、データの訂正を行なう。そして更に、データバスＤ
Ｂｉ、ＤＢｉ＃を介してセンスアンプにデータを書き込
む。
２で作成されたシンドロームＳｙｎｄを各データライト
アンプ１７ｉに伝達する。各データライトアンプ１７ｉ
では、各グループｉに備えられているシンドロームデコ
ード回路２ｉによりシンドロームＳｙｎｄをデコード
し、データの訂正を行なう。そして更に、データバスＤ
Ｂｉ、ＤＢｉ＃を介してセンスアンプにデータを書き込
む。
【００２０】次に、各構成要素の詳細な回路構成図を示
して、本実施例の半導体記憶装置の動作を詳細に説明す
る。図４に、シンドローム作成回路２０２、シンドロー
ムデコード回路２０３、及びエラー訂正回路２０１の詳
細回路図を、図５に、データビットに関するデータバス
アンプ１５ｉ、データライトアンプ１７ｉ、及びシンド
ロームデコード回路５ｉの詳細回路図を、更に図６に、
パリティビットに関するデータバスアンプ１５ｊ及びデ
ータライトアンプ１７ｊの詳細回路図をそれぞれ示す。
して、本実施例の半導体記憶装置の動作を詳細に説明す
る。図４に、シンドローム作成回路２０２、シンドロー
ムデコード回路２０３、及びエラー訂正回路２０１の詳
細回路図を、図５に、データビットに関するデータバス
アンプ１５ｉ、データライトアンプ１７ｉ、及びシンド
ロームデコード回路５ｉの詳細回路図を、更に図６に、
パリティビットに関するデータバスアンプ１５ｊ及びデ
ータライトアンプ１７ｊの詳細回路図をそれぞれ示す。
【００２１】図４において、６１〜６６４は、各データ
ビットに関するデータバスアンプ１５ｉ、データライト
アンプ１７ｉ、及びシンドロームデコード回路５ｉの集
合体を、Ｐ１〜Ｐ８は、各パリティビットに関するデー
タバスアンプ１５ｊ及びデータライトアンプ１７ｊの集
合体である。またＢ１は、メモリセルに書き込まれるデ
ータＤｉｎｄａｔａを一時的に記憶するＤｉｎバッファ
であり、Ｇ１〜Ｇ３は、排他的論理和をとるＥＸＯＲゲ
ート回路である。また、図５及び図６において、Ｇ４〜
Ｇ６は、排他的論理和をとるＥＸＯＲゲート回路であ
る。
ビットに関するデータバスアンプ１５ｉ、データライト
アンプ１７ｉ、及びシンドロームデコード回路５ｉの集
合体を、Ｐ１〜Ｐ８は、各パリティビットに関するデー
タバスアンプ１５ｊ及びデータライトアンプ１７ｊの集
合体である。またＢ１は、メモリセルに書き込まれるデ
ータＤｉｎｄａｔａを一時的に記憶するＤｉｎバッファ
であり、Ｇ１〜Ｇ３は、排他的論理和をとるＥＸＯＲゲ
ート回路である。また、図５及び図６において、Ｇ４〜
Ｇ６は、排他的論理和をとるＥＸＯＲゲート回路であ
る。
【００２２】先ず、読み出し時の動作について説明す
る。各データバスアンプ１５ｉで増幅されたデータは、
シンドローム作成回路２０２に入力され、シンドローム
Ｓｙｎｄが作成される。このシンドロームＳｙｎｄは、
シンドロームデコード回路２０３でデコードされてリー
ドビットエラー信号ＲＢＥが生成される。ゲート回路Ｇ
３において、リードアドレスＲＡｄｄｒにより選択され
たコモンデータバスＣＯＭＤのデータを、リードビット
エラー信号ＲＢＥによって、エラー訂正する。このエラ
ー訂正されたデータ信号ＤＯＵＴは、出力回路を介して
チップ外部に正しいデータとして出力される。
る。各データバスアンプ１５ｉで増幅されたデータは、
シンドローム作成回路２０２に入力され、シンドローム
Ｓｙｎｄが作成される。このシンドロームＳｙｎｄは、
シンドロームデコード回路２０３でデコードされてリー
ドビットエラー信号ＲＢＥが生成される。ゲート回路Ｇ
３において、リードアドレスＲＡｄｄｒにより選択され
たコモンデータバスＣＯＭＤのデータを、リードビット
エラー信号ＲＢＥによって、エラー訂正する。このエラ
ー訂正されたデータ信号ＤＯＵＴは、出力回路を介して
チップ外部に正しいデータとして出力される。
【００２３】同時に、シンドローム作成回路２０２で作
成されたシンドロームＳｙｎｄは、各データビットに関
するデータバスアンプ１５ｉ、データライトアンプ１７
ｉ、及びシンドロームデコード回路５ｉの集合体６１〜
６６４にも供給される。各グループｉのシンドロームデ
コード回路５ｉは、シンドロームＳｙｎｄのデコードを
行ない、データビットエラー信号ＤＥを生成する。この
データビットエラー信号ＤＥをゲート回路Ｇ４及びＧ５
に供給して、ゲート回路Ｇ４でリードデータ、ライトア
ンプ選択信号との排他的論理和からデータビット反転制
御信号ＤＲＣを、またゲート回路Ｇ５でライトアンプ選
択信号との排他的論理和からライトアンプ活性化信号Ｗ
ＡＥを、それぞれ生成する。つまり、シンドロームデコ
ード回路２ｉでエラーが認識された場合には、該当する
ライトアンプ１７ｉをライトアンプ活性化信号ＷＡＥに
より活性化させ、またデータビット反転制御信号ＤＲＣ
によりデータ反転が必要なデータビットだけ選択的され
て、リードデータの反転データをデータバスＤＢｉ、Ｄ
Ｂｉ＃を介してセンスアンプに書き込む。
成されたシンドロームＳｙｎｄは、各データビットに関
するデータバスアンプ１５ｉ、データライトアンプ１７
ｉ、及びシンドロームデコード回路５ｉの集合体６１〜
６６４にも供給される。各グループｉのシンドロームデ
コード回路５ｉは、シンドロームＳｙｎｄのデコードを
行ない、データビットエラー信号ＤＥを生成する。この
データビットエラー信号ＤＥをゲート回路Ｇ４及びＧ５
に供給して、ゲート回路Ｇ４でリードデータ、ライトア
ンプ選択信号との排他的論理和からデータビット反転制
御信号ＤＲＣを、またゲート回路Ｇ５でライトアンプ選
択信号との排他的論理和からライトアンプ活性化信号Ｗ
ＡＥを、それぞれ生成する。つまり、シンドロームデコ
ード回路２ｉでエラーが認識された場合には、該当する
ライトアンプ１７ｉをライトアンプ活性化信号ＷＡＥに
より活性化させ、またデータビット反転制御信号ＤＲＣ
によりデータ反転が必要なデータビットだけ選択的され
て、リードデータの反転データをデータバスＤＢｉ、Ｄ
Ｂｉ＃を介してセンスアンプに書き込む。
【００２４】また、パリティビットは、従来と同様に、
チップ中央のシンドロームデコード回路２０３でデコー
ドされ、パリティビット反転信号ＰＲＡが作成される。
このパリティビット反転信号ＰＲＡ（ライトアンプ活性
化信号ＷＡＥ）によってライトアンプ１７ｊが活性化さ
れ、ゲート回路Ｇ６により生成されるパリティビット反
転制御信号ＰＢＲＣによってデータ反転が必要なパリテ
ィビットだけ選択的されて、センスアンプのデータが反
転させられる。
チップ中央のシンドロームデコード回路２０３でデコー
ドされ、パリティビット反転信号ＰＲＡが作成される。
このパリティビット反転信号ＰＲＡ（ライトアンプ活性
化信号ＷＡＥ）によってライトアンプ１７ｊが活性化さ
れ、ゲート回路Ｇ６により生成されるパリティビット反
転制御信号ＰＢＲＣによってデータ反転が必要なパリテ
ィビットだけ選択的されて、センスアンプのデータが反
転させられる。
【００２５】次に、書き込み時の動作について説明す
る。読み出し時と同様にして、シンドローム作成回路２
０２で作成されたシンドロームＳｙｎｄが、各データビ
ットに関するデータバスアンプ１５ｉ、データライトア
ンプ１７ｉ、及びシンドロームデコード回路５ｉの集合
体６１〜６６４に供給される。各グループｉのシンドロ
ームデコード回路５ｉは、シンドロームＳｙｎｄのデコ
ードを行ない、データビットエラー信号ＤＥを生成す
る。このデータビットエラー信号ＤＥをゲート回路Ｇ４
及びＧ５に供給して、ゲート回路Ｇ４でリードデータ、
ライトデータとの排他的論理和からデータビット反転制
御信号ＤＲＣを、またゲート回路Ｇ５でライトアンプ選
択信号との排他的論理和からライトアンプ活性化信号Ｗ
ＡＥを、それぞれ生成する。つまり、シンドロームデコ
ード回路２ｉでエラーが認識された場合には、該当する
ライトアンプ１７ｉをライトアンプ活性化信号ＷＡＥに
より活性化させ、またデータビット反転制御信号ＤＲＣ
によりデータ反転が必要なデータビットだけ選択的され
て、データをデータバスＤＢｉ、ＤＢｉ＃を介してセン
スアンプに書き込む。
る。読み出し時と同様にして、シンドローム作成回路２
０２で作成されたシンドロームＳｙｎｄが、各データビ
ットに関するデータバスアンプ１５ｉ、データライトア
ンプ１７ｉ、及びシンドロームデコード回路５ｉの集合
体６１〜６６４に供給される。各グループｉのシンドロ
ームデコード回路５ｉは、シンドロームＳｙｎｄのデコ
ードを行ない、データビットエラー信号ＤＥを生成す
る。このデータビットエラー信号ＤＥをゲート回路Ｇ４
及びＧ５に供給して、ゲート回路Ｇ４でリードデータ、
ライトデータとの排他的論理和からデータビット反転制
御信号ＤＲＣを、またゲート回路Ｇ５でライトアンプ選
択信号との排他的論理和からライトアンプ活性化信号Ｗ
ＡＥを、それぞれ生成する。つまり、シンドロームデコ
ード回路２ｉでエラーが認識された場合には、該当する
ライトアンプ１７ｉをライトアンプ活性化信号ＷＡＥに
より活性化させ、またデータビット反転制御信号ＤＲＣ
によりデータ反転が必要なデータビットだけ選択的され
て、データをデータバスＤＢｉ、ＤＢｉ＃を介してセン
スアンプに書き込む。
【００２６】また、パリティビットは、従来と同様に、
チップ中央のシンドロームデコード回路２０３でデコー
ドされ、パリティビット反転信号ＰＲＡが作成される。
このパリティビット反転信号ＰＲＡ（ライトアンプ活性
化信号ＷＡＥ）によってライトアンプ１７ｊが活性化さ
れ、エラー訂正されたリードデータとライトデータが同
じ場合は、パリティビット反転信号ＰＲＡによってパリ
ティビットを選択的に書き込む。また、エラー訂正され
たリードデータとライトデータが異なる場合は、ゲート
回路Ｇ６でパリティビット反転信号ＰＲＡとエラーシン
ドロームの排他的論理和を取ることにより生成されるパ
リティビット反転制御信号ＰＢＲＣによって、パリティ
ビットを選択的に書き込む。
チップ中央のシンドロームデコード回路２０３でデコー
ドされ、パリティビット反転信号ＰＲＡが作成される。
このパリティビット反転信号ＰＲＡ（ライトアンプ活性
化信号ＷＡＥ）によってライトアンプ１７ｊが活性化さ
れ、エラー訂正されたリードデータとライトデータが同
じ場合は、パリティビット反転信号ＰＲＡによってパリ
ティビットを選択的に書き込む。また、エラー訂正され
たリードデータとライトデータが異なる場合は、ゲート
回路Ｇ６でパリティビット反転信号ＰＲＡとエラーシン
ドロームの排他的論理和を取ることにより生成されるパ
リティビット反転制御信号ＰＢＲＣによって、パリティ
ビットを選択的に書き込む。
【００２７】
【発明の効果】以上説明したように、本発明によれば、
エラー訂正回路がエラー訂正を行なってチップ外部へ出
力する為のシンドロームデコード回路（２０３）とは別
に、各ブロックに、シンドローム作成回路で生成された
シンドロームをデコードするシンドロームデコード回路
（５ｉ）を備え、また、各ブロック内の制御手段におい
て、シンドロームデコード回路（５ｉ）から出力される
セルデータの反転を要求する信号（ＤＥ）と、チップ外
部からの書き込みデータによるセルデータの反転を要求
する信号（ＷＤ）に基づきセルデータの反転を要求する
信号（ＤＲＣ）を生成し、該セルデータ反転要求信号
（ＤＲＣ）によりセルデータの反転の必要なデータライ
トアンプのみ選択的に活性化して、セルデータを反転し
て書き込むこととしたので、配線数の減少から高集積化
が可能となり、また、データライトアンプを選択的に活
性化することから消費電流を大幅に削減することがで
き、結果として低消費電力化を可能とした半導体記憶装
置を提供することができる。
エラー訂正回路がエラー訂正を行なってチップ外部へ出
力する為のシンドロームデコード回路（２０３）とは別
に、各ブロックに、シンドローム作成回路で生成された
シンドロームをデコードするシンドロームデコード回路
（５ｉ）を備え、また、各ブロック内の制御手段におい
て、シンドロームデコード回路（５ｉ）から出力される
セルデータの反転を要求する信号（ＤＥ）と、チップ外
部からの書き込みデータによるセルデータの反転を要求
する信号（ＷＤ）に基づきセルデータの反転を要求する
信号（ＤＲＣ）を生成し、該セルデータ反転要求信号
（ＤＲＣ）によりセルデータの反転の必要なデータライ
トアンプのみ選択的に活性化して、セルデータを反転し
て書き込むこととしたので、配線数の減少から高集積化
が可能となり、また、データライトアンプを選択的に活
性化することから消費電流を大幅に削減することがで
き、結果として低消費電力化を可能とした半導体記憶装
置を提供することができる。
【図１】本発明の原理説明図である。
【図２】本発明の一実施例に係る半導体記憶装置の概略
構成図である。
構成図である。
【図３】図２の半導体記憶装置における１つのデータバ
スアンプ、データライトアンプ、及びシンドロームデコ
ード回路の詳細構成図である。
スアンプ、データライトアンプ、及びシンドロームデコ
ード回路の詳細構成図である。
【図４】図２の半導体記憶装置におけるシンドローム作
成回路、シンドロームデコード回路、及びエラー訂正回
路の詳細回路図である。
成回路、シンドロームデコード回路、及びエラー訂正回
路の詳細回路図である。
【図５】図２及び図３の半導体記憶装置におけるデータ
ビットに関するデータバスアンプ、データライトアン
プ、及びシンドロームデコード回路の詳細回路図であ
る。
ビットに関するデータバスアンプ、データライトアン
プ、及びシンドロームデコード回路の詳細回路図であ
る。
【図６】図２及び図３の半導体記憶装置におけるパリテ
ィビットに関するデータバスアンプ及びデータライトア
ンプの詳細回路図である。
ィビットに関するデータバスアンプ及びデータライトア
ンプの詳細回路図である。
【図７】ＤＲＡＭの主要部分の構成図である。
【図８】多層配線を用いた場合の代表的なＤＲＡＭのデ
ータバス構成図である。
ータバス構成図である。
【図９】従来の半導体記憶装置の構成図（第１の従来
例）である。
例）である。
【図１０】従来の半導体記憶装置の構成図（第２の従来
例）である。
例）である。
１…セルアレイ及びセンスアンプの集合体 ｉ…ブロック番号 ５ｉ…シンドロームデコード回路５ｉ １５ｉ…データバスアンプ １７ｉ…データライトアンプ ２１ｉ…ライトアンプ活性化回路（制御手段） ２０１…エラー訂正回路 ２０２…シンドローム作成回路 ２０３…シンドロームデコード回路 Ｓｙｎｄ…シンドローム ＤＥ…データビットエラー信号（セルデータ反転要求信
号） ＷＤ…セルデータ反転要求信号 ＤＲＣ…データビット反転制御信号（セルデータ反転要
求信号） ＷＬ1 〜ＷＬm …ワード線 １１０11〜１１０mn…メモリセル ＢＬ1 ＃〜ＢＬn ＃…ビット線 １２１〜１２ｎ…センスアンプ １３１〜１３ｎ…コラムゲート １４１〜１４ｐ…コラム選択線ドライバ １５１〜１５ｑ…データバスアンプ １６１〜１６ｑ…データバス選択回路 １７１〜１７ｑ…データライトアンプ １８１〜１８ｑ…ライトデータバス選択回路 ＤＢｉ、ＤＢｉ＃…データバス ３ｉ…ライトデータデコード回路 ４１〜４ｉ〜４ｑ…コモンデータバス選択回路 ５１〜５ｑ…データバスアンプ、データライトアンプ、
及びシンドロームデコード回路のブロック ＣＯＭＤ…コモンデータバス ６１〜６６４…各データビットに関するデータバスアン
プ１５ｉ、データライトアンプ１７ｉ、及びシンドロー
ムデコード回路５ｉの集合体 Ｐ１〜Ｐ８…各パリティビットに関するデータバスアン
プ１５ｊ及びデータライトアンプ１７ｊの集合体 Ｂ１…Ｄｉｎバッファ Ｄｉｎｄａｔａ…メモリセルに書き込まれるデータ Ｇ１〜Ｇ３…ＥＸＯＲゲート回路 Ｇ４〜Ｇ６…ＥＸＯＲゲート回路 ＲＢＥ…リードビットエラー信号 ＲＡｄｄｒ…リードアドレス ＤＯＵＴ…エラー訂正されたデータ信号 ＷＡＥ…ライトアンプ活性化信号 ＰＲＡ…パリティビット反転信号 ＰＢＲＣ…パリティビット反転制御信号
号） ＷＤ…セルデータ反転要求信号 ＤＲＣ…データビット反転制御信号（セルデータ反転要
求信号） ＷＬ1 〜ＷＬm …ワード線 １１０11〜１１０mn…メモリセル ＢＬ1 ＃〜ＢＬn ＃…ビット線 １２１〜１２ｎ…センスアンプ １３１〜１３ｎ…コラムゲート １４１〜１４ｐ…コラム選択線ドライバ １５１〜１５ｑ…データバスアンプ １６１〜１６ｑ…データバス選択回路 １７１〜１７ｑ…データライトアンプ １８１〜１８ｑ…ライトデータバス選択回路 ＤＢｉ、ＤＢｉ＃…データバス ３ｉ…ライトデータデコード回路 ４１〜４ｉ〜４ｑ…コモンデータバス選択回路 ５１〜５ｑ…データバスアンプ、データライトアンプ、
及びシンドロームデコード回路のブロック ＣＯＭＤ…コモンデータバス ６１〜６６４…各データビットに関するデータバスアン
プ１５ｉ、データライトアンプ１７ｉ、及びシンドロー
ムデコード回路５ｉの集合体 Ｐ１〜Ｐ８…各パリティビットに関するデータバスアン
プ１５ｊ及びデータライトアンプ１７ｊの集合体 Ｂ１…Ｄｉｎバッファ Ｄｉｎｄａｔａ…メモリセルに書き込まれるデータ Ｇ１〜Ｇ３…ＥＸＯＲゲート回路 Ｇ４〜Ｇ６…ＥＸＯＲゲート回路 ＲＢＥ…リードビットエラー信号 ＲＡｄｄｒ…リードアドレス ＤＯＵＴ…エラー訂正されたデータ信号 ＷＡＥ…ライトアンプ活性化信号 ＰＲＡ…パリティビット反転信号 ＰＢＲＣ…パリティビット反転制御信号
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 29/00 G11C 11/401 H01L 27/10
Claims (5)
- 【請求項１】 セルアレイ及びセンスアンプの集合体
（１）と、幾つかのブロック（ｉ）に分けられたデータ
バスアンプ（１５ｉ）及びデータライトアンプ（１７
ｉ）と、シンドローム作成回路（２０２）と、エラー訂
正回路（２０１）とを備える半導体記憶装置であって、 前記各ブロック（ｉ）は、前記シンドローム作成回路
（２０２）で生成されたシンドローム（Ｓｙｎｄ）をデ
コードするシンドロームデコード回路（２ｉ）を有する
ことを特徴とする半導体記憶装置。 - 【請求項２】 前記半導体記憶装置は、前記シンドロー
ム作成回路（２０２）で生成されたシンドローム（Ｓｙ
ｎｄ）をデコードするシンドロームデコード回路（２０
３）を有し、前記エラー訂正回路（２０１）は前記シン
ドロームデコード回路（２０３）の出力に基づきエラー
訂正を行なってチップ外部へ出力することを特徴とする
請求項１に記載の半導体記憶装置。 - 【請求項３】 前記ブロック（ｉ）は、前記シンドロー
ムデコード回路（２）から出力されるセルデータの反転
を要求する信号（ＤＥ）と、チップ外部からの書き込み
データによるセルデータの反転を要求する信号（ＷＤ）
に基づきセルデータの反転を要求する信号（ＤＲＣ）を
生成し、該信号（ＤＲＣ）によりセルデータを反転して
書き込む制御手段（２１ｉ）を有することを特徴とする
請求項１または２に記載の半導体記憶装置。 - 【請求項４】 前記制御手段（２１ｉ）は、前記セルデ
ータ反転要求信号（ＤＲＣ）によりセルデータの反転の
必要なデータライトアンプ（１７ｉ）のみ選択的に活性
化することを特徴とする請求項３に記載の半導体記憶装
置。 - 【請求項５】 データを送受信するためのデータバスに
接続された半導体記憶装置であって、 セルアレイ、センスアンプの集合体及びコラムゲートの
集合体を有しておりデータを格納するセル及びアンプ部
（１）と、 前記データバスから受信されたデータのシンドローム
（Ｓｙｎｄ）を作成するシンドローム作成回路（２０
２）と、 前記データバスから受信された前記データのエラーを訂
正するエラー訂正回路（２０１）と、 前記シンドローム作成回路（２０２）に夫々接続されて
おり、前記セルアレイからデータを読むデータバスアン
プ（１５ｉ）、前記セルアレイにデータを書込むライト
アンプ（１７ｉ）、前記シンドローム作成回路（２０
２）により作成されたシンドローム（Ｓｙｎｄ）をデコ
ードし前記読み出されたデータの反転を要求する信号
（ＤＥ）を生成する第１シンドロームデコード回路（２
ｉ）、及び該第１シンドロームデコード回路（２ｉ）か
ら出力される信号（ＤＥ）と前記データバスアンプ（１
５ｉ）から出力されるデータとを受けるように接続され
書込み可能信号が供給された際にデータ反転制御信号
（ＤＲＣ）を生成する書込みデータ制御ユニット（２１
ｉ）を夫々有しており、前記ライトアンプ（１７ｉ）が
前記データ反転制御信号（ＤＲＣ）を受けるように接続
され前記第１シンドロームデコード回路（２ｉ）から出
力される信号（ＤＥ）に応答して前記セルアレイ中にデ
ータを反転して書込むための前記データ反転制御信号
（ＤＲＣ）に応答するように夫々構成された複数のメモ
リ制御ブロック（ｉ）と、 前記シンドローム作成回路（２０２）からの前記作成さ
れたシンドローム（Ｓｙｎｄ）をデコードする第２シン
ドロームデコード回路（２０３）とを備えており、 前記エラー訂正回路（２０１）は、前記第２シンドロー
ムデコード回路（２０３）からの出力信号に応答して前
記データバスから受信された前記データを訂正すること
を特徴とする半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4018784A JP3070025B2 (ja) | 1992-02-04 | 1992-02-04 | 半導体記憶装置 |
| US08/012,644 US5384789A (en) | 1992-02-04 | 1993-02-03 | Semiconductor memory device having ECC circuit for decreasing the number of common bus lines to realize large scale integration and low power consumption |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4018784A JP3070025B2 (ja) | 1992-02-04 | 1992-02-04 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05217398A JPH05217398A (ja) | 1993-08-27 |
| JP3070025B2 true JP3070025B2 (ja) | 2000-07-24 |
Family
ID=11981247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4018784A Expired - Lifetime JP3070025B2 (ja) | 1992-02-04 | 1992-02-04 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5384789A (ja) |
| JP (1) | JP3070025B2 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5519876A (en) * | 1993-12-23 | 1996-05-21 | Unisys Corporation | Processor communications bus having address lines selecting different storage locations based on selected control lines |
| US5712806A (en) * | 1995-10-30 | 1998-01-27 | International Business Machines Corporation | Optimized multiplexer structure for emulation systems |
| EP0797147B1 (en) * | 1996-03-21 | 2002-07-03 | STMicroelectronics S.r.l. | Method for recovering failed memory devices |
| US20050036363A1 (en) * | 1996-05-24 | 2005-02-17 | Jeng-Jye Shau | High performance embedded semiconductor memory devices with multiple dimension first-level bit-lines |
| US5748547A (en) * | 1996-05-24 | 1998-05-05 | Shau; Jeng-Jye | High performance semiconductor memory devices having multiple dimension bit lines |
| US7064376B2 (en) * | 1996-05-24 | 2006-06-20 | Jeng-Jye Shau | High performance embedded semiconductor memory devices with multiple dimension first-level bit-lines |
| US5805088A (en) * | 1996-11-01 | 1998-09-08 | International Business Machines Corporation | High speed asynchronous serial to parallel data converter |
| US5956743A (en) * | 1997-08-25 | 1999-09-21 | Bit Microsystems, Inc. | Transparent management at host interface of flash-memory overhead-bytes using flash-specific DMA having programmable processor-interrupt of high-level operations |
| US6173342B1 (en) | 1998-10-19 | 2001-01-09 | Hitachi Semiconductor America, Inc. | High speed bus interface for peripheral devices |
| US6584526B1 (en) * | 2000-09-21 | 2003-06-24 | Intel Corporation | Inserting bus inversion scheme in bus path without increased access latency |
| US6957378B2 (en) * | 2001-06-04 | 2005-10-18 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| JP4877894B2 (ja) * | 2001-07-04 | 2012-02-15 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| DE10258014A1 (de) * | 2002-12-12 | 2004-06-24 | Texplorer Gmbh | Wärmetarnplane |
| US7069494B2 (en) * | 2003-04-17 | 2006-06-27 | International Business Machines Corporation | Application of special ECC matrix for solving stuck bit faults in an ECC protected mechanism |
| JP3935151B2 (ja) | 2004-01-26 | 2007-06-20 | 株式会社東芝 | 半導体集積回路装置 |
| US7341765B2 (en) * | 2004-01-27 | 2008-03-11 | Battelle Energy Alliance, Llc | Metallic coatings on silicon substrates, and methods of forming metallic coatings on silicon substrates |
| JP4889343B2 (ja) * | 2006-03-31 | 2012-03-07 | パナソニック株式会社 | 半導体記憶装置 |
| JP2009104757A (ja) * | 2007-10-02 | 2009-05-14 | Panasonic Corp | 半導体記憶装置 |
| WO2010064312A1 (ja) * | 2008-12-04 | 2010-06-10 | 富士通株式会社 | 記憶装置および故障診断方法 |
| JP5600963B2 (ja) * | 2010-02-22 | 2014-10-08 | 富士通株式会社 | 不揮発性記憶装置、及びデータ初期化方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6273500A (ja) * | 1985-09-26 | 1987-04-04 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH01171199A (ja) * | 1987-12-25 | 1989-07-06 | Mitsubishi Electric Corp | 半導体メモリ |
| JPH01201736A (ja) * | 1988-02-08 | 1989-08-14 | Mitsubishi Electric Corp | マイクロコンピュータ |
| JPH0387000A (ja) * | 1989-08-30 | 1991-04-11 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1992
- 1992-02-04 JP JP4018784A patent/JP3070025B2/ja not_active Expired - Lifetime
-
1993
- 1993-02-03 US US08/012,644 patent/US5384789A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5384789A (en) | 1995-01-24 |
| JPH05217398A (ja) | 1993-08-27 |
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