KR20070072229A - Ｅｄｓ 구조를 이용하는 반도체 메모리 장치 - Google Patents

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Abstract

EDS 구조를 이용하는 반도체 메모리 장치가 개시된다. 본 발명의 실시예에 따른 반도체 메모리 장치는 1/n EDS(extended data storage) 라이트 구조를 이용하며, 데이터를 저장하기 위한 복수의 메모리 셀 어레이를 구비한다. 상기 각각의 메모리 셀 어레이는 노말 메모리 셀들 및 ECC 메모리 셀들을 구비한다. 노말 메모리 셀들은 데이터를 저장한다. ECC 메모리 셀들은 상기 데이터에 대응하는 ECC(error check/correction code: ECC)를 저장한다. 제 1 모드에서는 상기 ECC가 사용되지 않고 제 2 모드에서는 상기 ECC가 사용된다. 본 발명에 따른 반도체 메모리 장치는 EDS 구조에서 ECC를 사용하지 않는 경우에도 ECC를 저장하는 메모리 셀에 데이터를 저장하거나 CRC 코드를 저장함으로써 메모리 셀을 효율적으로 이용할 수 있는 장점이 있다.
EDS, ECC

Description

ＥＤＳ 구조를 이용하는 반도체 메모리 장치{Semiconductor memory device for utilizing EDS}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 ECC를 위한 추가 메모리 장치를 구비하는 반도체 메모리 장치의 블록도이다.
도 2는 EDS 구조를 이용하는 반도체 메모리 장치의 블록도이다.
도 3는 EDS 구조를 이용하는 반도체 메모리 장치의 개략적인 블록도이다.
도 4는 ECC를 사용하지 않는 경우와 ECC를 사용하는 경우에 대하 반도체 메모리 장치의 개략적인 블록도이다.
도 5는 분산된 ECC 구조를 이용하는 반도체 메모리 장치의 개략적인 블록도이다.
도 6은 ECC를 사용하는 경우 도 5의 반도체 메모리 장치에서 컬럼선택라인당 9개의 비트라인이 선택되는 구조를 설명하기 위한 블록도이다.
도 7은 ECC를 사용하는 경우 도 5의 반도체 메모리 장치에서 로컬입출력라인과 글로벌입출력라인의 관계를 설명하기 위한 블록도이다.
도 8은 ECC를 사용하지 않는 경우 도 5의 반도체 메모리 장치에서 컬럼선택라 인당 8개의 비트라인이 선택되는 구조를 설명하기 위한 블록도이다.
도 9는 ECC를 사용하는 경우 컬럼선택라인당 9개의 비트라인이 선택되는 도 5의 반도체 메모리 장치에서 메모리 어레이와 컬럼 디코더의 관계를 설명하기 위한 블록도이다.
도 10은 ECC를 사용하지 않는 경우 컬럼선택라인당 8개의 비트라인이 선택되는 도 5의 반도체 메모리 장치에서 메모리 어레이와 컬럼 디코더의 관계를 설명하기 위한 블록도이다.
도 11은 국부화된(localized) ECC 구조를 이용하는 반도체 메모리 장치의 개략적인 블로도이다.
도 12는 도 11의 반도체 메모리 장치에서 컬럼선택라인당 8개의 비트라인이 선택되는 구조를 설명하기 위한 블록도이다.
도 13은 ECC를 사용하는 경우 컬럼선택라인당 8개의 비트라인이 선택되는 도 11의 반도체 메모리 장치에서 메모리 어레이와 컬럼 디코더의 관계를 설명하기 위한 블록도이다.
도 14는 ECC를 사용하지 않는 경우 컬럼선택라인당 8개의 비트라인이 선택되는 도 11의 반도체 메모리 장치에서 메모리 어레이와 컬럼 디코더의 관계를 설명하기 위한 블록도이다.
도 15는 ECC를 사용하는 경우 도 11의 반도체 메모리 장치에서 로컬입출력라인과 글로벌입출력라인의 관계를 설명하기 위한 블록도이다.
도 16은 ECC를 사용하지 않는 경우 도 11의 반도체 메모리 장치에서 로컬입출 력라인과 글로벌입출력라인의 관계를 설명하기 위한 블록도이다.
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 EDS 구조를 이용하는 반도체 메모리 장치에서 ECC를 사용하는 경우와 사용하지 않는 경우 모두에서 효율적인 입출력 구조를 갖는 반도체 메모리 장치에 관한 것이다.
데이터가 전송되는 과정에서 여러 가지 요인에 의해 에러가 발생하게 되는데, 반도체 메모리 장치에서도 예외는 아니다. 따라서 반도체 메모리 장치에서도 데이터 전송 과정에서 발생한 에러를 검출하고 정정할 필요가 있다.
반도체 메모리 장치에서 에러를 검출하고 정정하는 방법으로, 데이터와 함께 오류 검사/정정 코드(error check/correction code: ECC)를 저장하는 방법이 널리 사용된다. ECC를 저장하는 방법으로, ECC 만을 저장하는 별도의 메모리 칩을 반도체 메모리 장치에 설치하는 방법(도 1 참조)과 ECC를 저장하는 메모리 셀을 사용하는 메모리 칩을 이용하는 방법(도 2참조)이 있다.
ECC를 저장하는 메모리 셀을 사용하는 구조는, 메모리 칩에 데이터를 저장하는 메모리 셀 이외에 ECC를 저장하는 메모리 셀도 사용되므로 EDS(Extended Data Storage) 구조라고도 한다.
도 1은 ECC만을 저장하는 메모리 칩을 추가로 구비하는 반도체 메모리 장치이다. 반도체 메모리 장치(100)는 메모리 칩으로서 DRAM 칩을 이용할 수 있다. 반도 체 메모리 장치(100)에서, 4개의 DRAM 칩(110 내지 170)은 같은 크기인데 반해 1개의 DRAM 칩(190)은 다른 DRAM 칩(110 내지 170)의 1/2 크기이다.
4개의 DRAM 칩(110 내지 170)은 데이터를 저장하는 노말 칩이고, 하나의 DRAM 칩(190)은 ECC만을 저장하는 ECC 칩이다. 데이터를 저장하는 4개의 DRAM 칩(110 내지 170)에 대해 1/2 크기의 DRAM 칩이 ECC를 저장하기 위해 사용되므로, 반도체 메모리 장치(100)에서는 8비트 당 1비트의 ECC가 사용된다.
그러나 반도체 메모리 장치(100)는 통상적인 반도체 메모리 장치에 비해 메모리 칩이 추가로 필요한 구조이므로 반도체 메모리 장치의 면적이 커지고, 추가 메모리 칩을 위한 별도의 주변회로 및 핀 등을 구성해야 하므로 회로가 복잡해지는 문제점이 있다. 따라서 통상적인 반도체 메모리 장치의 구조를 그대로 이용하면서 ECC를 저장할 수 있는 반도체 메모리 장치가 필요하다.
도 2는 EDS 구조를 이용하는 반도체 메모리 장치의 구조도이다. 반도체 메모리 장치(200)는 EDS 구조를 이용하는 반도체 칩을 사용하므로 통상적인 반도체 메모리 장치의 구조를 이용할 수 있다. 따라서 반도체 메모리 장치(200)에서는 반도체 메모리 장치(100)에서 발생되는 문제점이 발생하지 않는다. 반도체 메모리 장치(200) 또한 반도체 칩으로서 DRAM 칩을 이용할 수 있다.
반도체 메모리 장치(100)에 사용되는 DRAM 칩(210 내지 270)은 데이터를 저장하는 노말 메모리 셀 이외에 ECC를 저장하는 ECC 메모리 셀을 사용하는 EDS 구조를 이용한다.
통상적으로 반도체 메모리 장치에 사용되는 메모리 칩에는 2n 비트의 데이터가 저장된다. 이 때, 2n 비트의 데이터를 저장하는 메모리 셀들에 추가하여 이외에 2n 비트의 데이터에 대한 ECC를 저장하는 메모리 셀들을 추가로 구비하는 구조를 EDS 헤비(EDS heavy) 구조라 하고, ECC를 저장하는 메모리 셀들을 추가적으로 구비하지 않고 2n 비트 크기의 메모리 셀들 내에 데이터와 ECC가 함께 저장되는 구조를 EDS 라이트(EDS lite) 구조라 한다.
예를 들어, 8비트에 대해 1비트의 ECC가 대응되는 EDS 구조를 1/8 EDS 구조라 한다. 1/8 EDS 헤비 구조에서 반도체 메모리 장치(200)가 1 Gbyte 데이터를 저장하는 경우, 각각의 DRAM 칩(210 내지 270)은 256 Mbyte의 데이터를 저장하는 노말 메모리 셀들과 32 Mbyte의 ECC를 저장하는 ECC 메모리 셀들을 구비한다. 즉, 1/8 EDS 헤비 구조에서 반도체 메모리 장치(200)에 구비되는 각각의 DRAM 칩(210 내지 270)은 288 Mbyte 의 크기를 갖는다.
한편, EDS 라이트 구조를 갖는 반도체 메모리 장치는 통상적인 반도체 메모리 장치의 구조와 동일한 구조를 갖는다. 즉, 1/8 EDS 라이트 구조에서 반도체 메모리 장치(200)가 1 Gbyte의 크기를 갖는 경우, 각각의 DRAM 칩(210 내지 270)은 256 Mbyte 크기를 갖는다.
또한, 1/8 EDS 라이트 구조에서는 전체 메모리 셀 중 7/8이 데이터를 저장하는데 사용된다. 예를 들어 2K 비트 페이지에서는, 1792(2048×(7/8)) 비트가 데이 터를 저장하는데 사용되고, 224(1792×(1/8)) 비트가 ECC를 저장하는데 사용된다. 따라서 전체 2048 비트 중 32(2048-(1792+224)) 비트는 사용되지 않는다.
도 3는 EDS 라이트 구조를 이용하는 반도체 메모리 장치의 개략적인 블록도로, 도 3의 (a)는 EDS 헤비 구조이고 도 3의 (b)는 EDS 라이트 구조이다.
상술한 바와 같이 256 Mbyte 데이터를 저장하는 메모리 칩을 기준으로 할 때, EDS 헤비 구조에서 메모리 칩은 256 Mbyte의 데이터(DATA)를 저장하는 노말 메모리 셀(310)과 32 Mbyte의 ECC를 저장하는 ECC 메모리 셀(330)을 구비하는 288 Mbyte 크기를 갖는다.
반면, EDS 라이트 구조에서 메모리 칩은 256 Mbyte 크기를 가지며, 이 중 7/8은 데이터(DATA)를 저장하는데 사용되는 노말 메모리 셀(320)이다. 그리고 7/8의 데이터(DATA)의 8비트 당 1비트의 ECC가 발생되며 발생된 ECC는 ECC 메모리 셀(340)에 저장된다. 따라서 EDS 라이트 구조에서는 사용되지 않는 미사용 메모리 셀(360)이 발생한다.
EDS 라이트 구조를 이용하는 반도체 메모리 장치라 하더라도, ECC를 사용하지 않고 데이터만 저장할 수도 있다. 따라서 이러한 경우 ECC 메모리 셀을 다른 용도로 이용할 필요가 있다. 예를 들어, ECC 메모리 셀을 ECC가 아닌 데이터를 저장하는 용도로 사용할 수도 있을 것이다. 또한 ECC를 사용하지 않는 경우에도 에러 정정을 위해 반도체 메모리 장치는 CRC(cyclic redundancy checking) 코드를 발생할 수도 있으므로, ECC를 사용하지 않는 경우 ECC 메모리 셀을 반도체 메모리 장치에서 발생된 CRC 코드를 저장하는 용도로 사용할 수도 있을 것이다.
본 발명이 이루고자하는 기술적 과제는 특히 EDS 구조를 이용하는 반도체 메모리 장치에서 ECC를 사용하는 경우와 사용하지 않는 경우 모두에서 효율적인 입출력 구조를 갖는 반도체 메모리 장치를 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 반도체 메모리 장치는 1/n EDS(extended data storage) 라이트 구조를 이용하며, 데이터를 저장하기 위한 복수의 메모리 셀 어레이를 구비한다. 상기 각각의 메모리 셀 어레이는 노말 메모리 셀들 및 ECC 메모리 셀들을 구비한다. 노말 메모리 셀들은 데이터를 저장한다. ECC 메모리 셀들은 상기 데이터에 대응하는 ECC(error check/correction code: ECC)를 저장한다. 제 1 모드에서는 상기 ECC가 사용되지 않고 제 2 모드에서는 상기 ECC가 사용된다.
본 발명의 일실시예에서 상기 ECC 메모리 셀들은 상기 메모리 셀 어레이에 분산되어 있다.
또한 상기 ECC 메모리 셀은 대응되는 n비트 노말 메모리 셀들과 인접하여 위치한다.
본 발의 다른 일 실시예에서 상기 ECC 메모리 셀들은 상기 메모리 셀 어레이의 특정 영역에 국부적으로 위치한다.
본 발명의 실시예에 따른 반도체 메모리 장치에서는, 상기 제 1 모드에서 상기 ECC 메모리 셀들은 상기 반도체 메모리 장치로 입력되는 데이터를 저장하고, 상 기 제 2 모드에서 상기 ECC 메모리 셀들은 상기 ECC를 저장할 수 있다.
또한, 본 발명의 실시예에 따른 반도체 메모리 장치에서는, 상기 제 1 모드에서 상기 ECC 메모리 셀들은 상기 반도체 메모리 장치에 의해 발생되는 CRC(cyclic redundancy checking) 코드를 저장하고, 상기 제 2 모드에서 상기 ECC 메모리 셀들은 상기 ECC를 저장할 수도 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 ECC를 사용하지 않는 경우와 ECC를 사용하는 경우에 대한 반도체 메모리 장치의 개략적인 블록도로, 도 4의 (a)는 ECC를 사용하지 않는 경우를 나타내고 도 4의 (b)는 ECC를 사용하는 경우를 나타낸다.
도 4의 (a)는 EDS 구조를 이용하는 반도체 메모리 장치에 데이터와 CRC 코드를 저장되는 실시예를 나타낸다. 예를 들어, 64비트의 데이터가 메모리 셀(410)에 저장되고 메모리 셀(410)에 저장된 데이터에 대한 8비트의 CRC 코드가 메모리 셀(430)에 저장된다. 유사하게 64비트의 데이터가 메모리 셀(450)에 저장되고 메모리 셀(450)에 저장된 데이터에 대한 8비트의 CRC 코드가 메모리 셀(470)에 저장된다.
도 4의 (b)는 EDS 구조를 이용하는 반도체 메모리 장치에 데이터와 ECC가 저 장되는 실시예를 나타낸다. 예를 들어, 도 4의 (b)의 메모리 셀에는 128비트의 데이터와 이에 대응하는 16비트의 ECC가 저장된다.
본 발명의 실시예에 따른 반도체 메모리 장치는 1/n EDS 구조를 이용하며, 제 1 모드와 제 2 모드를 구비한다. 또한 통상적인 반도체 메모리 장치가 데이터를 저장하기 위한 복수의 메모리 셀 어레이를 구비하는 것 처럼, 본 발명의 실시예에 따른 반도체 메모리 장치도 복수의 메모리 셀 어레이를 구비한다.
한편, EDS 구조를 이용하는 본 발명의 실시예에 따른 반도체 메모리 장치에서는, 각각의 메모리 셀 어레이가 데이터를 저장하는 노말 메모리 셀들뿐만 아니라, 데이터에 대응하는 ECC(error check/correction code: ECC)를 저장하기 위한 ECC 메모리 셀들을 구비한다. 이 때, 제 1 모드에서는 ECC가 사용되지 않고 제 2 모드에서는 ECC가 사용된다.
따라서 본 발명의 실시예에서는, 제 1 모드에서 ECC 메모리 셀들은 반도체 메모리 장치로 입력되는 데이터를 저장하고, 제 2 모드에서 ECC 메모리 셀들은 ECC를 저장할 수 있다. 또한 본 발명의 실시예에서는 제 1 모드에서 ECC 메모리 셀들은 반도체 메모리 장치에 의해 발생되는 CRC(cyclic redundancy checking) 코드를 저장하고, 제 2 모드에서 ECC 메모리 셀들은 ECC를 저장할 수도 있다.
이하에서는 반도체 메모리 장치가 1/8 EDS 라이트 구조를 이용하며, 제 1 모드는 반도체 메모리 장치가 ECC를 사용하지 않고 데이터를 입출력하는 노말 모드이고 제 2 모드는 반도체 메모리 장치가 ECC를 사용하여 데이터를 입출력하는 ECC 모드인 것으로 가정한다. 그러나 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명이 이에 제한되지 않음을 알 것이다.
한편, EDS 구조를 이용하는 반도체 메모리 장치에서 ECC는 분산된(distributed) ECC 구조와 국부화된(localized) ECC 구조의 2가지 방식으로 저장될 수 있다. 분산된 ECC 구조는 ECC가 메모리 셀 전체 영역에 걸쳐 분산되어 저장되는 방식으로, 분산된 ECC 구조에서 ECC는 대응되는 8비트 데이터와 결합되어 메모리 셀에 저장된다. 국부화된 ECC 구조는 ECC가 메모리 셀의 특정 영역에 국부적으로 저장되는 방식이다.
도 5는 분산된 ECC 구조를 이용하는 반도체 메모리 장치의 개략적인 블록도이다. 반도체 메모리 장치(500)는 메모리 셀 어레이(510과 530), 컬럼 디코더(550), 그리고 감지증폭 및 드라이빙부(570)를 구비할 수 있다. 분산된 ECC 구조이므로, ECC 셀들은 메모리 셀 어레이(510)에 분산되어 저장되며, 따라서 메모리 셀 어레이(510)에는 데이터와 ECC가 저장된다. 상술한 ECC 라이트 구조 살펴본 바와 같이, 메모리 셀 어레이에는 미사용 셀들(530)도 포함된다.
도 6은 ECC를 사용하는 경우 도 5의 반도체 메모리 장치에서 컬럼선택라인당 9개의 비트라인이 선택되는 구조를 설명하기 위한 블록도이다.
일반적으로 메모리 셀 어레이는 복수의 서브 메모리 셀 어레이를 구비하며, 제 2 모드에서는 ECC가 사용된다. 따라서 도 6에 도시된 바와 같이, 반도체 메모리 장치(600)는 복수의 데이터비트라인들(BL_DATA), 복수의 ECC비트라인들(BL_ECC), 로컬데이터입출력라인들(LIO_DATA), 그리고 로컬ECC입출력라인들(LIO_ECC)을 더 구비한다.
복수의 데이터비트라인들(BL_DATA)은 서브 메모리 셀 어레이 중 노말 메모리 셀을 선택하기 위한 것이고, 복수의 ECC비트라인들(BL_ECC)은 서브 메모리 셀 어레이 중 ECC 메모리 셀을 선택하기 위한 것이다. 로컬데이터입출력라인들(LIO_DATA)은 선택된 노말 메모리 셀에 데이터를 입출력하기 위한 것이고, 로컬ECC입출력라인들(LIO_ECC)은 선택된 ECC 메모리 셀에 ECC를 입출력하기 위한 것이다.
즉, 노말 메모리 셀은 데이터비트라인(BL_DATA)과 로컬데이터입출력라인에 의해 선택되어 데이터가 입력되거나 출력된다. 또한, ECC 메모리 셀은 ECC비트라인(BL_ECC)과 로컬ECC입출력라인(LIO_ECC)에 의해 선택되어 ECC가 입력되거나 출력된다.
컬럼선택신호(CSL<0>, CSL<>1)에 의해 8개의 데이터비트라인들(BL_DATA)과 이에 대응하는 하나의 ECC비트라인(BL_ECC)들이 선택된다. 따라서 도 5에 도시된 바와 같이, 본 발명의 실시예에서 ECC 메모리 셀은 대응되는 8비트 노말 메모리 셀들과 인접하여 위치하는 것이 바람직하다.
도 7은 ECC를 사용하는 경우 도 5의 반도체 메모리 장치에서 로컬입출력라인과 글로벌입출력라인의 관계를 설명하기 위한 블록도이다.
반도체 메모리 장치(700)는 로컬데이터입출력라인들(LIO0 내지 LIO17)와 로컬ECC입출력라인들(LIO_ECC)뿐만 아니라, 글로벌데이터입출력라인들(GIO_DATA)과 글로벌ECC입출력라인들(GIO_ECC)를 더 구비한다. 본 발명의 실시예에서 글로벌데이터입출력라인들(GIO_DATA)과 글로벌ECC입출력라인들(GIO_ECC)은 2비트의 데이터를 전송한다.
도 7에 도시된 바와 같이, 감지 증폭 및 드라이빙부(710)은 16 비트의 데이터와 2비트의 ECC를 감지 증폭하거나 드라이빙하는 복수의 서브 감지 증폭 및 드라이빙부를 구비한다.
서브 감지 증폭 및 드라이빙부는 2비트를 감지 증폭하거나 드라이빙하는 9개의 감지 증폭 및 드라이버를 구비한다. 이 중 오늘쪽 4개와 왼쪽의 4개, 모두 8개는 16비트의 데이터를 감지 증폭하거나 드라이빙하고, 가운데 1개는 2비트의 ECC를 감지 증폭하거나 드라이빙한다. 즉, 가운데 1개의 감지 증폭 및 드라이버는 글로벌ECC입출력라인(GIO_ECC)에 연결되고, 가운데 1개 이외의 오른쪽 4개와 왼쪽 4개의 감지 증폭 및 드라이버는 글로벌데이터입출력라인들(GIO_DATA)에 연결된다.
2비트 ECC 중 1비트는 오른쪽의 데이터에 대응되는 ECC이고, 다른 1비트는 왼쪽의 데이터에 대응되는 ECC이다.
따라서, 글로벌데이터입출력라인들(GIO_DATA)은 서브 메모리 셀 어레이의 노말 메모리 셀들에 데이터를 입출력하기 위한 것이고, 글로벌ECC입출력라인들은 서브 메모리 셀 어레이의 ECC 메모리 셀들에 ECC를 입출력하기 위한 것이다.
도 7에 도시된 바와 같이, ECC를 사용하는 경우에는 로컬ECC입출력라인들을 위한 추가적인 내부 결선이 필요하므로 반도체 메모리 장치의 면적이 증가하게 된다. 또한 ECC를 위한 입출력라인들 및 비트라인들에 의해 엑세스 타임도 증가된다.
도 8은 ECC를 사용하지 않는 경우 도 5의 반도체 메모리 장치에서 컬럼선택라인당 8개의 비트라인이 선택되는 구조를 설명하기 위한 블록도이다. ECC를 사용하지 않는 경우 ECC를 위한 입출력라인들과 비트라인들을 고려할 필요가 없어진다.
따라서 반도체 메모리 장치(800)는 데이터비트라인들(BL_DATA)과 로컬데이터입출력라인들(LIO0 내지 LIO7)을 더 구비한다. 즉, 도 6의 반도체 메모리 장치(600)와 비교할 때, 반도체 메모리 장치(800)는 ECC비트라인들이 필요 없으며(즉, ECC비트라인들은 데이터비트라인들로 이용되며) 또한 로컬ECC입출력라인들(810, 830)은 사용되지 않는다. 또한, 컬럼선택신호(CSL<0>, CSL<1>)에 의해 8개의 데이터비트라인들(BL_DATA)이 선택된다.
도 9는 ECC를 사용하는 경우 컬럼선택라인당 9개의 비트라인이 선택되는 도 5의 반도체 메모리 장치에서 메모리 어레이와 컬럼 디코더의 관계를 설명하기 위한 블록도이다.
반도체 메모리 장치(900)는 컬럼선택신호(CSL)를 발생하는 컬럼디코더(COLDEC)를 더 구비한다. 반도체 메모리 장치(900)는 ECC를 사용하며, 따라서 선택되는 9개의 비트라인 중 1개는 ECC에 대응된다. 또한, 컬럼선택신호(CSL)에 의해서 데이터가 저장되는 노말 메모리 셀들이 선택되므로, 반도체 메모리 장치(900)에서 컬럼선택신호를 발생하는데 필요한 드라이버의 수는 노말 메모리 셀들만을 고려하여 결정하면 된다.
2K 페이지를 갖는 반도체 메모리 장치의 예를 고려하면, 하나의 컬럼선택신호에 의해 8개의 비트라인 쌍이 선택되므로, 컬럼선택신호를 발생하는데 필요한 드라이버의 수는 112개이다(ECC 메모리 셀들에 대해서는 고려할 필요가 없다). 따라서 도 9에 도시된 바와 같이 ECC를 사용하는 경우 노말 메모리 셀들은 대응하는 컬럼선택신호를 발생하는 드라이버에 매핑된다.
도 10은 ECC를 사용하지 않는 경우 컬럼선택라인당 8개의 비트라인이 선택되는 도 5의 반도체 메모리 장치에서 메모리 어레이와 컬럼 디코더의 관계를 설명하기 위한 블록도이다.
반도체 메모리 장치(1000)는 ECC를 사용하지 아니하므로, 컬럼선택신호에 의해서 8비트의 노말 메모리 셀들이 선택된다. 따라서 반도체 메모리 장치(1000)에서 컬럼선택신호를 발생하는데 필요한 드라이버의 수는 모든 메모리 셀들의 수를 고려하여 결정된다.
2K 페이지를 갖는 반도체 메모리 장치의 예를 고려하면, 하나의 컬럼선택신호에 의해 8개의 비트라인 쌍이 선택되므로, 컬럼선택신호를 발생하는데 필요한 드라이버의 수는 128개이다(즉, 메모리 셀 어레이의 모든 메모리 셀들에 대해 고려하여야 한다). 따라서 도 10에 도시된 바와 같이 ECC를 사용하지 않는 경우 메모리 셀 어레이의 모든 메모리 셀들은 대응하는 컬럼선택신호를 발생하는 드라이버에 매핑된다.
도 11은 국부화된(localized) ECC 구조를 이용하는 반도체 메모리 장치의 개략적인 블로도이다. 반도체 메모리 장치(1100)는 메모리 셀 어레이(1110, 1130, 1150), 컬럼 디코더(1170), 그리고 감지증폭 및 드라이빙부(1190)를 구비할 수 있다. 국부화된 ECC 구조이므로, ECC 셀들은 메모리 셀 어레이(1110, 1130, 1150)의 특정 영역(1130)에 국부적으로 위치한다. 따라서 메모리 셀 어레이의 특정 영역(1110)에는 데이터가 저장되고, 다른 특정 영역(1130)에는 ECC가 저장된다. 상술한 ECC 라이트 구조 살펴본 바와 같이, 메모리 셀 어레이에는 미사용 셀들(1150)도 포 함된다.
도 12는 도 11의 반도체 메모리 장치에서 컬럼선택라인당 8개의 비트라인이 선택되는 구조를 설명하기 위한 블록도이다. 도 11에 도시된 바와 같이, 데이터와 ECC가 메모리 셀 어레이의 특정 영역에 저장되므로, 분산된 구조에서처럼 노말 메모리 셀들 사이에 존재하는 ECC 메모리 셀들을 고려할 필요가 없다.
따라서 반도체 메모리 장치(1200)는 복수의 데이터비트라인들(BL_DATA) 및 로컬데이터입출력라인들(LIO_DATA)을 더 구비하며, 노말 데이터 셀들 사이에 존재하는 ECC 메모리 셀들을 위한 별도의 입출력라인 또는 비트라인을 고려할 필요가 없다. 또한, 하나의 컬럼선택신호에 의해 8개의 데이터비트라인들이 선택되는 구조는 ECC 메모리 셀들에 대해서도 그대로 적용되며, 반도체 메모리 장치(1200)에서는 컬럼선택신호(CSL<0>, CSL<1>)에 의해 상기 8비트 메모리 셀들이 선택된다.
도 13은 ECC를 사용하는 경우 컬럼선택라인당 8개의 비트라인이 선택되는 도 11의 반도체 메모리 장치에서 메모리 어레이와 컬럼 디코더의 관계를 설명하기 위한 블록도이이고, 도 14는 ECC를 사용하지 않는 경우 컬럼선택라인당 8개의 비트라인이 선택되는 도 11의 반도체 메모리 장치에서 메모리 어레이와 컬럼 디코더의 관계를 설명하기 위한 블록도이다.
ECC를 사용하는 경우에는 노말 메모리 셀들만 고려하면 되므로, 도 13에 도시된 바와 같이 노말 메모리 셀들은 대응하는 컬럼선택신호를 발생하는 112개의 드라이버에 매핑된다.
그러나, ECC를 사용하지 않는 경우에는 메모리 셀 어레이의 모든 셀들에 대해 고려해야 하므로, 도 14에 도시된 바와 같이 메모리 셀 어레이의 메모리 셀들은 대응하는 컬럼선택신호를 발생하는 128개의 드라이버에 매핑된다.
도 15는 ECC를 사용하는 경우 도 11의 반도체 메모리 장치에서 로컬입출력라인과 글로벌입출력라인의 관계를 설명하기 위한 블록도이다.
반도체 메모리 장치(1500)는 글로벌데이터입출력라인들(GIO_DATA)과 글로벌ECC입출력라인들(GIO_ECC)을 더 구비한다. 이 때, 감지 증폭 및 드라이빙부(I/OS/A)는 글로벌데이터입출력라인들(GIO_DATA)과 글로벌ECC입출력라인들(GIO_ECC)을 드라이빙하거나 글로벌데이터입출력라인들(GIO_DATA)과 글로벌ECC입출력라인들(GIO_ECC)로부터의 데이터를 감지하여 증폭한다.
도 15에 도시된 바와 같이, 감지 증폭 및 드라이빙부(I/OS/A)는 8비트의 글로벌데이터입출력라인(GIO_DATA) 또는 글로벌ECC입출력라인(GIO_ECC)에 대응되는 복수의 서브 감지증폭 및 드라이빙부들을 구비한다. 이 때, 글로벌ECC입출력라인(GIO_ECC)에 대응되는 서브 감지증폭 및 드라이빙부에 의해 입출력되는 ECC는 8비트가 하나의 DQ 패드(DQPAD)로 전송되지 아니하고 2비트씩 나뉘어 4개의 DQ 패드(DQPAD)로 전송된다. 따라서 DQ 패드(DQPAD)에서는 18비트 프리패치가 수행된다.
즉, 하나의 DQ 패드(DQPAD)를 이용하여 18비트의 데이터가 입출력되며, 18 비트 중 16 비트는 노말 메모리 셀들로 입출력되며, 2비트는 ECC 메모리 셀들로 입출력된다.
도 16은 ECC를 사용하지 않는 경우 도 11의 반도체 메모리 장치에서 로컬입출력라인과 글로벌입출력라인의 관계를 설명하기 위한 블록도이다.
도 15의 반도체 메모리 장치와 달리 ECC를 사용하지 아니하므로, 반도체 메모리 장치(1600)는 글로벌ECC입출력라인들을 구비할 필요가 없으며, 감지증폭 및 드라이빙부(I/OS/A) 또한 ECC 메모리 셀들에 매핑될 필요가 없다.
또한, 하나의 DQ 패드(DQPAD)를 이용하여 16비트의 데이터가 노말 메모리 셀들로 입출력되며, 따라서 DQ 패드(DQPAD)에서는 186트 프리패치가 수행된다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 반도체 메모리 장치는 EDS 구조에서 ECC를 사용하지 않는 경우에도 ECC를 저장하는 메모리 셀에 데이터를 저장하거나 CRC 코드를 저장함으로써 메모리 셀을 효율적으로 이용할 수 있는 장점이 있다.

Claims (15)

1/n EDS(extended data storage) 라이트 구조를 이용하며, 데이터를 저장하기 위한 복수의 메모리 셀 어레이를 구비하는 반도체 메모리 장치에 있어서,
상기 각각의 메모리 셀 어레이는,
데이터를 저장하는 노말 메모리 셀들; 및
상기 데이터에 대응하는 ECC(error check/correction code: ECC)를 저장하기 위한 ECC 메모리 셀들을 구비하며,
제 1 모드에서는 상기 ECC가 사용되지 않고 제 2 모드에서는 상기 ECC가 사용되는 것을 특징으로 하는 반도체 메모리 장치.
제 1 항에 있어서, 상기 ECC 메모리 셀들은,
상기 메모리 셀 어레이에 분산되어 있는 것을 특징으로 하는 반도체 메모리 장치.
제 2 항에 있어서, 상기 ECC 메모리 셀은,
대응되는 n비트 노말 메모리 셀들과 인접하여 위치하는 것을 특징으로 하는 반도체 메모리 장치.
제 3 항에 있어서,
상기 메모리 셀 어레이는 복수의 서브 메모리 셀 어레이를 구비하고,
상기 제 2 모드에서 상기 반도체 메모리 장치는,
상기 서브 메모리 셀 어레이 중 노말 메모리 셀을 선택하기 위한 복수의 데이터비트라인들;
상기 서브 메모리 셀 어레이 중 ECC 메모리 셀을 선택하기 위한 복수의 ECC비트라인들;
상기 선택된 노말 메모리 셀에 데이터를 입출력하기 위한 로컬데이터입출력라인들; 및
상기 선택된 ECC 메모리 셀에 ECC를 입출력하기 위한 로컬ECC입출력라인들을 더 구비하며,
소정의 컬럼선택신호에 의해 상기 n비트 노말 메모리 셀들 및 상기 n비트 노말 메모리 셀들과 인접하여 위치하는 ECC 메모리 셀이 선택되는 것을 특징으로 하는 반도체 메모리 장치.
제 4 항에 있어서,
상기 반도체 메모리 장치는,
상기 서브 메모리 셀 어레이의 노말 메모리 셀들에 데이터를 입출력하기 위한 글로벌데이터입출력라인들;
상기 서브 메모리 셀 어레이의 ECC 메모리 셀들에 ECC를 입출력하기 위한 글로벌ECC입출력라인들; 및
상기 글로벌데이터입출력라인들과 상기 글로벌ECC입출력라인들을 드라이빙하고 상기 글로벌데이터입출력라인들과 상기 글로벌ECC입출력라인들로부터의 데이터를 감지하여 증폭하는 감지증폭 및 드라이빙부를 더 구비하는 것을 특징으로 하는 반도체 장치.
제 5 항에 있어서, 상기 반도체 메모리 장치는,
상기 컬럼선택신호를 발생하는 컬럼디코더를 더 구비하며,
상기 컬럼선택신호는 대응되는 상기 노말 셀 어레이의 메모리 셀들에 매핑되는 것을 특징으로 하는 반도체 메모리 장치.
제 3 항에 있어서,
상기 메모리 셀 어레이는 복수의 서브 메모리 셀 어레이를 구비하고,
상기 제 1 모드에서 상기 반도체 메모리 장치는,
상기 서브 메모리 셀 어레이의 메모리 셀을 선택하기 위한 복수의 데이터비트라인들;
상기 선택된 메모리 셀에 데이터를 입출력하기 위한 로컬데이터입출력라인들을 더 구비하며,
소정의 컬럼선택신호에 의해 상기 n비트 메모리 셀들이 선택되는 것을 특징으로 하는 반도체 메모리 장치.
제 7 항에 있어서, 상기 반도체 메모리 장치는,
상기 컬럼선택신호를 발생하는 컬럼디코더를 더 구비하며,
상기 컬럼선택신호는 대응되는 상기 메모리 셀 어레이의 메모리 셀들에 매핑되는 것을 특징으로 하는 반도체 메모리 장치.
제 1 항에 있어서, 상기 ECC 메모리 셀들은,
상기 메모리 셀 어레이의 특정 영역에 국부적으로 위치하는 것을 특징으로 하는 반도체 메모리 장치.
제 9 항에 있어서,
상기 메모리 셀 어레이는 복수의 서브 메모리 셀 어레이를 구비하고,
상기 반도체 메모리 장치는,
상기 서브 메모리 셀 어레이의 메모리 셀을 선택하기 위한 복수의 데이터비트라인들;
상기 선택된 메모리 셀에 데이터를 입출력하기 위한 로컬데이터입출력라인들을 더 구비하며,
소정의 컬럼선택신호에 의해 상기 n비트 메모리 셀들이 선택되는 것을 특징으로 하는 반도체 메모리 장치.
제 10 항에 있어서, 상기 반도체 메모리 장치는,
상기 컬럼선택신호를 발생하는 컬럼디코더를 더 구비하며,
상기 제 1 모드에서 상기 컬럼선택신호는 대응되는 상기 노말 셀 어레이의 메모리 셀들에 매핑되고, 상기 제 2 모드에서 상기 컬럼선택신호는 대응되는 상기 메모리 셀 어레이의 메모리 셀들에 매핑되는 것을 특징으로 하는 반도체 메모리 장치.
제 10 항에 있어서,
상기 제 2 모드에서 상기 반도체 메모리 장치는,
상기 메모리 셀 어레이의 노말 메모리 셀들에 데이터를 입출력하기 위한 글로벌데이터입출력라인들;
상기 메모리 셀 어레이의 ECC 메모리 셀들에 ECC를 입출력하기 위한 글로벌ECC입출력라인들; 및
상기 글로벌데이터입출력라인들과 상기 글로벌ECC입출력라인들을 드라이빙하고 상기 글로벌데이터입출력라인들과 상기 글로벌ECC입출력라인들로부터의 데이터를 감지하여 증폭하는 감지증폭 및 드라이빙부를 더 구비하는 것을 특징으로 하는 반도체 장치.
제 10 항에 있어서,
상기 제 1 모드에서 상기 반도체 메모리 장치는,
상기 메모리 셀 어레이의 노말 메모리 셀들에 데이터를 입출력하기 위한 글로 벌데이터입출력라인들; 및
상기 글로벌데이터입출력라인들을 드라이빙하고 상기 글로벌데이터입출력라인들로부터의 데이터를 감지하여 증폭하는 감지증폭 및 드라이빙부를 더 구비하는 것을 특징으로 하는 반도체 장치.
제 1 항에 있어서,
상기 제 1 모드에서 상기 ECC 메모리 셀들은 상기 반도체 메모리 장치로 입력되는 데이터를 저장하고, 상기 제 2 모드에서 상기 ECC 메모리 셀들은 상기 ECC를 저장하는 것을 특징으로 하는 반도체 메모리 장치.
제 1 항에 있어서,
상기 제 1 모드에서 상기 ECC 메모리 셀들은 상기 반도체 메모리 장치에 의해 발생되는 CRC(cyclic redundancy checking) 코드를 저장하고, 상기 제 2 모드에서 상기 ECC 메모리 셀들은 상기 ECC를 저장하는 것을 특징으로 하는 반도체 메모리 장치.
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