JP2023509417A - 半導体メモリ - Google Patents

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Abstract

複数のメモリアレイと、少なくとも１つの検証モジュールであって、各前記検証モジュールは、複数のメモリアレイに対応し、前記検証モジュールは、対応するメモリアレイのデータ情報にエラーが発生したか否かを検証するように構成され、各前記検証モジュールには１組のグローバルデータバスが接続される、少なくとも１つの検証モジュールと、複数のゲート回路であって、前記ゲート回路は、メモリアレイ及びグローバルデータバスにそれぞれ接続され、前記ゲート回路は、接続されるグローバルデータバスとメモリアレイとの間のデータ伝送経路の導通・遮断を制御するように構成される、複数のゲート回路と、を含む、半導体メモリ。【選択図】図１

Description

（関連出願への相互参照）
本願は２０２０年０９月１４日に提出された、発明の名称が「半導体メモリ」であり、出願番号が２０２０１０９５８６９３．０である中国特許出願の優先権を主張し、当該中国特許出願のすべての内容が参照によって本願に組み込まれる。
本願は半導体メモリに関するものである。
半導体メモリは、半導体回路を使用してアクセスするメモリであり、ここで、ダイナミックランダムアクセスメモリ（ＤＲＡＭ：Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、記憶速度が速く、集積度が高いため、様々な分野に広く使われている。
本願の複数の実施例によれば、本願は半導体メモリを提供する。前記半導体メモリは、
複数のメモリアレイと、
少なくとも１つの検証モジュールであって、各前記検証モジュールは、複数の前記メモリアレイに対応し、前記検証モジュールは、対応する前記メモリアレイのデータ情報にエラーが発生したか否かを検証するように構成され、各前記検証モジュールには１組のグローバルデータバスが接続される、少なくとも１つの検証モジュールと、
複数のゲート回路であって、前記ゲート回路は、前記メモリアレイ及び前記グローバルデータバスにそれぞれ接続され、前記ゲート回路は、接続される前記グローバルデータバスと前記メモリアレイとの間のデータ伝送経路の導通・遮断を制御するように構成される、複数のゲート回路と、を含む。
本願の１つ以上の実施例の詳細は、以下の図面及び説明で提供されている。本願の他の特徴及び利点は明細書、図面及び特許請求の範囲から明らかになる。
１つの実施例に係るハーフメモリブロック構造の半導体メモリの概略構造図である。 別の実施例に係るハーフメモリブロック構造の半導体メモリの概略構造図である。 更に別の実施例に係るハーフメモリブロック構造の半導体メモリの概略構造図である。 １つの実施例に係る完全メモリブロック構造の半導体メモリの概略構造図である。 別の実施例に係る完全メモリブロック構造の半導体メモリの概略構造図である。 更に別の実施例に係る完全メモリブロック構造の半導体メモリの概略構造図である。 １つの実施例に係る、半導体メモリにおける検証モジュールの概略構造図である。
本願の実施例又は従来技術における技術的解決策をより明確に説明するために、以上では、本願実施例又は従来技術の説明に用いられる図面について簡単に説明したが、明らかに、上記の図面は単に本願の実施例の一部に過ぎず、当業者であれば、創造的な労力を要することなく、これらの図面に基づいて他の図面を得ることができる。
より高いデータの読み書き信頼性を得るために、半導体メモリにおいて検証モジュールを設置することで、読み取られるデータが正確であるか否かを検証する必要がある。現在、検証モジュールは半導体メモリ内の多くのスペースを占める必要があるため、メモリの体積を更に小さくすることができない。
本願の実施例を容易に理解するために、以下、関連図面を参照しながら本願の実施例をより全面的に説明する。図面において本願の実施例の好ましい実施例を示す。しかしながら、本願の実施例は多くの異なる形態で実現可能であり、本明細書で説明される実施例に限定されない。これに対して、これらの実施例を提供することは、本願実施例の開示される内容への理解をより十分且つ全面的にすることを目的とする。
別段の定義がない限り、本明細書で使用される全ての技術用語及び科学用語は、本願実施例が属する技術分野の当業者の通常の理解と同じ意味を有する。本明細書において本願実施例で使用される用語は、単に特定の実施例を説明するためのものに過ぎず、本願実施例を限定するものではない。本明細書で使用される「及び／又は」という用語は、１つ又は複数の関連する列挙された項目の任意の全ての組み合わせを含む。
図１は、１つの実施例に係るハーフメモリブロック構造の半導体メモリの概略構造図であり、図１を参照すると、本実施例において、半導体メモリは、複数のメモリアレイ１００、少なくとも１つの検証モジュール２００、及び複数のゲート回路３００を含む。
複数のメモリアレイ１００は、データを記憶し、半導体メモリの記憶機能を実現するように構成される。具体的には、メモリアレイ１００は、ワード線、ビット線及び記憶ユニットを含み、記憶ユニットは更に、ストレージキャパシタ及びトランジスタを更に含み、トランジスタの制御端子はワード線に接続され、トランジスタの第１端子はストレージキャパシタに接続され、トランジスタの第２端子はビット線に接続される。ワード線の制御によりトランジスタが導通された場合、ストレージキャパシタとビット線が互いに導通され、これにより、データ情報の読み書きが実現され、即ち、データ情報の読み取りを行う場合、ストレージキャパシタは、記憶されたデータ情報をビット線に伝送する。データ情報の書き込みを行う場合、ビット線は、書き込み待ちデータ情報をストレージキャパシタに送信する。
各検証モジュール２００は、複数のメモリアレイ１００に対応し、検証モジュール２００は、対応するメモリアレイ１００のデータ情報にエラーが発生したか否かを検証するように構成され、即ち、各検証モジュール２００は、複数のメモリアレイ１００のデータ情報を検証することで、検証モジュール２００の数量の最適化を実現するように構成され、各検証モジュール２００には１組のグローバルデータバス７００が接続され、検証モジュール２００は、グローバルデータバス７００を介してデータ情報の送受信を実現する。
ゲート回路３００は、メモリアレイ１００及びグローバルデータバス７００にそれぞれ接続され、ゲート回路３００は、接続されるグローバルデータバス７００とメモリアレイ１００との間のデータ伝送経路の導通・遮断を制御するように構成される。具体的には、ゲート回路３００は、同一時刻に、複数のメモリアレイ１００のうちの多くとも１つと導通するようにグローバルデータバス７００を制御する。本実施例において、グローバルデータバス７００が検証モジュール２００に接続されるため、グローバルデータバス７００とメモリアレイ１００との間のデータ伝送経路の導通・遮断状態は、即ち検証モジュール２００とメモリアレイ１００との間のデータ伝送経路の導通・遮断状態である。したがって、ゲート回路３００が導通されると、グローバルデータバス７００とメモリアレイ１００との間のデータ伝送経路が導通され、それに応じて、検証モジュール２００とメモリアレイ１００との間のデータ伝送経路が導通される。ゲート回路３００が遮断されると、グローバルデータバス７００とメモリアレイ１００との間のデータ伝送経路が遮断され、それに応じて、検証モジュール２００とメモリアレイ１００との間のデータ伝送経路が遮断される。
本実施例において、半導体メモリは、複数のメモリアレイ１００と、少なくとも１つの検証モジュール２００であって、各前記検証モジュール２００は、複数の前記メモリアレイ１００に対応し、前記検証モジュール２００は、対応する前記メモリアレイ１００のデータ情報にエラーが発生したか否かを検証するように構成され、各前記検証モジュール２００には１組のグローバルデータバス７００が接続される少なくとも１つの検証モジュール２００と、複数のゲート回路３００であって、前記ゲート回路３００は、前記メモリアレイ１００及び前記グローバルデータバス７００にそれぞれ接続され、前記ゲート回路３００は、接続される前記グローバルデータバス７００と前記メモリアレイ１００との間のデータ伝送経路の導通・遮断を制御するように構成される複数のゲート回路３００と、を含む。本実施例では、同じ検証モジュール２００に接続される複数のメモリアレイ１００が時分割でデータ情報を読み取るように、ゲート回路３００を制御することで、グローバルデータバス７００と各メモリアレイ１００との間のデータ伝送経路の導通・遮断を制御することができ、検証モジュール２００は、リアルタイムで読み取られた検証モジュール２００のデータ情報を検証すればよい。したがって、本実施例の半導体メモリは、より少数の検証モジュール２００を採用することで、毎回のデータ情報の読み取りへの効果的な検証を確保することができ、それにより、より少ないスペースを占める検証モジュール２００を備える半導体メモリを提供する。
更に、続けて図１を参照すると、半導体メモリは更に、少なくとも１つのバイトデータポート６００を含み、バイトデータポート６００は、検証モジュール２００と一対一に対応して接続され、バイトデータポート６００は、外部から入力されたデータ情報を受信したり、読み取られたデータ情報を外部に出力したりするように構成される。図１には、２つのバイトデータポート６００及び２つのメモリブロック１０が示されており、２つのバイトデータポート６００は、具体的に、第１バイトデータポート６１０及び第２バイトデータポート６２０を含み、各メモリブロック１０は複数のメモリアレイ１００を含み、バイトデータポート６００と、検証モジュール２００とメモリブロック１０とは一対一で接続され、即ち、各メモリブロック１０内の複数のメモリアレイ１００はいずれも同じ検証モジュール２００に接続され、更に検証モジュール２００を介して同じバイトデータポート６００に接続される。上記バイトデータポート６００及び検証モジュール２００は、説明のためのものに過ぎず、本願実施例はこれに限定されないことに留意されたい。他の実施例では、バイトデータポート６００は検証モジュール２００と一対一に対応しなくてもよく、例えば、複数のバイトデータポート６００は１つの検証モジュール２００に対応してもよく、当業者は、必要に応じて選択することができる。また、本実施例におけるメモリブロック１０は、完全なバンク（ｂａｎｋ）、バンク（ｂａｎｋ）の半分、又は他のものであってもよく、本実施例はこれを限定しない。
各バイトデータポート６００は、８ビットの入力データを伝送するために用いられてもよく、即ち、第１バイトデータポート６１０はＤＱ＜０：７＞を伝送するために用いられ、第１バイトデータポート６１０はＤＱ＜８：１５＞を伝送するために用いられ、半導体メモリは、外部機器のパラメータ性能に応じて、データ情報を記憶するために、ハーフメモリブロック構造を採用してもよい。第１バイトデータポート６１０を例にとると、データ情報を書き込む場合、８ビットの書き込み待ちデータは、外部機器から出され、第１バイトデータポート６１０を介して、第１バイトデータポート６１０に接続された２つのメモリアレイ１００のうちの一方に伝送される。データ情報を読み取る場合、第１バイトデータポート６１０に接続される２つのメモリアレイ１００のうちの一方から８ビットのデータを読み取り、第１バイトデータポート６１０を介して当該８ビットのデータを外部機器に伝送する。第２バイトデータポート６２０のデータ伝送方式は、第１バイトデータポート６１０のデータ伝送方式と同じであり、ここでは説明を省略する。既存のメモリのプリフェッチ（又はバースト）機能の設計により、外部機器がメモリの各バイトデータポートと通信するたびに、８ビットのデータを複数回伝送することができるが、本願実施例はこれに限定されるものではないことに注意されたい。
図２は、別の実施例に係るハーフメモリブロック構造の半導体メモリの概略構造図であり、説明すべきこととして、本実施例において、異なるバイトデータポート６００に対応する検証モジュール２００とメモリアレイ１００との接続方式が同じであるため、図面を簡略化するために、図２には、１つのバイトデータポート６００に接続される検証モジュール２００及びメモリアレイ１００のみが示されており、他のバイトデータポート６００の接続方式は、図２を参照でき、他のハーフメモリブロック構造の実施例の図面でも同様な簡略化が行われており、そのため、他の実施例では詳細な説明を省略する。
図２を参照すると、本実施例において、半導体メモリは、２つのメモリアレイ１００及び１つの検証モジュール２００を含み、メモリアレイ１００はゲート回路３００と一対一に対応し、メモリアレイ１００は、対応するゲート回路３００及びグローバルデータバス７００を介して検証モジュール２００に接続される。２つのメモリアレイ１００は、それぞれ、第１アレイ１１０及び第２アレイ１２０であり、第１アレイ１１０は第１ゲート回路３１０を介してグローバルデータバス７００に接続され、第２アレイ１２０は第２ゲート回路３２０を介してグローバルデータバス７００に接続される。検証モジュール２００は、複数のデータ伝送線を介してバイトデータポート６００に接続される。図２には、３つのデータ伝送線のみが示されているが、データ伝送線の数は３つに限定されず、例えば、データ伝送線の数は、１つ、８つなどであってもよいことを理解されたい。
具体的には、同一時刻に、第１ゲート回路３１０及び第２ゲート回路３２０のうちの多くとも１つが導通される。即ち、図２における検証モジュール２００に対応するバイトデータポート６００がデータ伝送を実行する場合、データ伝送線を介してバイトデータポート６００と検証モジュール２００との間でデータ情報を伝送し、検証モジュール２００がオンになり、第１ゲート回路３１０及び第２ゲート回路３２０のうちの一方が導通され、それにより、第１アレイ１１０又は第２アレイ１２０はデータ情報の読み書きを行う。対応するバイトデータポート６００がデータ伝送を実行しない場合、データ伝送線はデータ情報を伝送するために用いられず、検証モジュール２００がオフになり、第１ゲート回路３１０及び第２ゲート回路３２０は両方とも遮断され、それにより、第１アレイ１１０又は第２アレイ１２０はデータ情報の読み書きを行わず、待機状態になる。
本実施例において、ゲート回路３００によって、検証モジュール２００と２つのメモリアレイ１００のうちの一方とを導通するように選択することにより、異なるメモリアレイ１００のデータ情報の読み書きを実現し、任意のメモリアレイ１００は、データを読み書きする場合、いずれも当該メモリアレイ１００に接続された同じ検証モジュール２００によって検証を行い、それにより、検証モジュール２００の使用率を向上させる方式によって、設置する必要がある検証モジュール２００の数を減らし、半導体メモリにおいて検証モジュール２００が占めるスペースを減らし、それにより、集積度がより高く、体積がより小さい半導体メモリを実現することができる。
続けて図２を参照すると、１つの実施例において、半導体メモリは更に、複数のゲート信号を生成するように構成されるゲート制御モジュール４００を含む。ゲート回路３００は、スイッチトランジスタを含み、スイッチトランジスタの制御端子がゲート制御モジュール４００に接続され、スイッチトランジスタの第１端子がグローバルデータバス７００に接続され、スイッチトランジスタの第２端子がメモリアレイ１００に接続され、スイッチトランジスタは、ゲート信号の制御下で、第１端子と第２端子との間のデータ伝送経路を導通するか遮断するかを選択するように構成される。説明を容易にするために、第１ゲート回路３１０は第１スイッチトランジスタを含み、第２ゲート回路３２０は第２スイッチトランジスタを含むと定義する。
例示的に、第１スイッチトランジスタ及び第２スイッチトランジスタは、同じ導通特性を有し得、例えば、２つのスイッチトランジスタはいずれもハイレベルで導通されるものであり、ゲート制御モジュール４００が第１スイッチトランジスタにハイレベル信号を出力し、第２スイッチトランジスタにローレベル信号を出力する場合、第１アレイ１１０と検証モジュール２００との間のデータ伝送経路が導通され、第２アレイ１２０と検証モジュール２００との間のデータ伝送経路が遮断され、それにより、第１アレイ１１０はデータ情報の読み書きを行い、検証モジュール２００により、第１アレイ１１０によって読み書きされたデータ情報を検証する。この例は、スイッチトランジスタの制御ロジックをより簡単にするためのスイッチトランジスタの設置方式を提供し、そして、メモリブロック１０にメモリアレイ１００を続いて追加する必要がある場合、既存のスイッチトランジスタの設置方式に応じて対応する拡張を行うこともできる。
例示的に、第１スイッチトランジスタ及び第２スイッチトランジスタは、互いに異なる導通特性を有し得、例えば、第１スイッチトランジスタはハイレベルで導通されるものであり、第２スイッチトランジスタはローレベルで導通されるものであり、ゲート制御モジュール４００が第１スイッチトランジスタ及び第２スイッチトランジスタにハイレベル信号を同時に出力する場合、第１アレイ１１０と検証モジュール２００との間のデータ伝送経路が導通され、第２アレイ１２０と検証モジュール２００との間のデータ伝送経路が遮断され、それにより、第１アレイ１１０はデータ情報の読み書きを行い、検証モジュール２００により、第１アレイ１１０によって読み書きされたデータ情報を検証する。この例は、スイッチトランジスタの別の設置方式を提供し、この例の設置方式は、各メモリブロック１０に２つのメモリアレイ１００が含まれる場合に適し、前の例と比較して、この例では、一方のゲート信号を省略でき、そのため、検証モジュール２００とメモリアレイ１００との間の配線を簡略化することができる。
１つの実施例において、スイッチトランジスタは高圧スイッチトランジスタである。具体的には、スイッチトランジスタは、チップ内の比較的高電圧のトランジスタであってもよく、通常、厚いゲート酸化物層及び／又はより高い閾値電圧などを有するが、本願実施例はこれに限定されず、ここでの高圧スイッチトランジスタは、チップ内の他のトランジスタに対する相対的な概念に過ぎない。
メモリアレイ１００は、複数の記憶ユニットを含み、メモリアレイ１００の各々に複数のワード線１４０（図におけるＷＬ）、複数のビット線１５０（図におけるＢＬ）及び複数の列選択線１６０（ｃｏｌｕｍｎ ｓｅｌｅｃｔ、図におけるＣＳ）が接続され、ワード線１４０は、行方向に沿って複数の記憶ユニットに接続され、ビット線１５０は列方向に沿って複数の記憶ユニットに接続され、記憶ユニットに対応するワード線１４０がオンになると、記憶ユニットはデータの読み書きを実現でき、即ち、記憶ユニットは、対応するビット線１５０から書き込み待ちデータを取得したり、記憶されたデータを対応するビット線１５０に送信したりすることができる。説明すべきこととして、図２に示されるワード線１４０、列選択線１６０、ビット線１５０は単なる例示であり、各々の間の接続関係を表すものではなく、三者間の関係については、メモリにおける一般的な設定を参照してもよい。
１つの実施例において、半導体メモリは更に、検証モジュール２００及びグローバルデータバス７００にそれぞれ接続される読み書き制御モジュール５００を含み、読み書き制御モジュール５００は、読み書きイネーブル信号（読み取りイネーブル信号ＲｄＥｎ及び書き込みイネーブル信号ＷｒＥｎ）を受信し、読み書きイネーブル信号の制御下で、検証モジュール２００と、対応するグローバルデータバス７００との間のデータ伝送方向を選択するように構成される。具体的には、読み書き制御モジュール５００は、複数の読み書き制御ユニットを含んでもよく、読み書き制御ユニットの数は、読み書き待ちデータ情報のビット数と一致し、例えば、各検証モジュール２００は、８つの読み書き制御ユニットに対応して接続されてもよい。
更に、読み書き制御ユニットは双方向ドライバであってもよく、検証モジュール２００からグローバルデータバス７００へのデータフロー方向は書き込み方向であり、グローバルデータバス７００から検証モジュール２００へのデータフロー方向は読み取り方向である。書き込み方向の出力伝送経路には１つの書き込み制御ユニットが設置され、読み取り方向の出力伝送経路には１つの読み取り制御ユニットが設置され、書き込み制御ユニット及び読み取り制御ユニットは同時にオンにならない。書き込み制御ユニットは、書き込みイネーブル信号ＷｒＥｎを受信し、書き込みイネーブル信号ＷｒＥｎの制御下で書き込み方向のデータ伝送経路を導通することにより、検証モジュール２００がグローバルデータバス７００に書き込み待ちデータ情報を送信するようにする。読み取り制御ユニットは、読み取りイネーブル信号ＲｄＥｎを受信し、読み取りイネーブル信号ＲｄＥｎの制御下で読み取り方向のデータ伝送経路を導通することにより、検証モジュール２００がグローバルデータバス７００から読み取られたデータ情報を取得するようにする、。
図３は、更に別の実施例に係るハーフメモリブロック構造の半導体メモリの概略構造図であり、図３を参照すると、本実施例において、半導体メモリは、３つのメモリアレイ１００及び１つの検証モジュール２００を含み、メモリアレイ１００はゲート回路３００と一対一に対応し、メモリアレイ１００は、対応するゲート回路３００及びグローバルデータバス７００を介して検証モジュール２００に接続される。ここで、３つのメモリアレイ１００は、それぞれ、第１アレイ１１０、第２アレイ１２０及び第３アレイ１３０であり、３つのゲート回路３００は、それぞれ、第１ゲート回路３１０、第２ゲート回路３２０及び第３ゲート回路３３０である。
具体的には、同一時刻に、第１ゲート回路３１０、第２ゲート回路３２０及び第３ゲート回路３３０のうちの多くとも１つが導通される。即ち、図３における検証モジュール２００に対応するバイトデータポート６００がデータ伝送を実行する場合、データ伝送線を介してバイトデータポート６００と検証モジュール２００との間でデータ情報を伝送し、検証モジュール２００がオンになり、第１ゲート回路３１０、第２ゲート回路３２０及び第３ゲート回路３３０のうちの１つが導通され、それにより、導通されるゲート回路３００に対応するメモリアレイ１００がデータ情報の読み書きを行うようになる。対応するバイトデータポート６００がデータ伝送を実行しない場合、データ伝送線はデータ情報を伝送するために用いられず、検証モジュール２００がオフになり、第１ゲート回路３１０、第２ゲート回路３２０及び第３ゲート回路３３０はいずれも遮断され、それにより、３つのメモリアレイ１００はデータ情報の読み書きを行わず、いずれも待機状態になる。
本実施例において、より最適な記憶性能を得るために、各メモリブロック１０には３つのメモリアレイ１００が設置され、そして、ゲート回路３００を介して、検証モジュール２００と３つのメモリアレイ１００のうちの１つが導通されるように選択することにより、異なるメモリアレイ１００のデータ情報の読み書きを実現し、更に、任意のメモリアレイ１００は、データの読み書きを実行する場合、メモリアレイ１００に接続された同じ検証モジュール２００によって検証され、それにより、検証モジュール２００の使用率を向上させる方式で、設置する必要がある検証モジュール２００の数を減らし、半導体メモリにおいて検証モジュール２００が占めるスペースを減らし、それにより、集積度がより高く、体積がより小さい半導体メモリを実現することができる。
図４は、１つの実施例に係る完全メモリブロック構造の半導体メモリの概略構造図であり、図４には、２つのバイトデータポート６００及び１つのメモリブロック１０が示されており、２つのバイトデータポート６００は、具体的に、第１バイトデータポート６１０及び第２バイトデータポート６２０を含み、各メモリブロック１０は複数のメモリアレイ１００を含み、且つメモリアレイ１００の少なくとも一部は、対応するゲート回路３００を介して２つの検証モジュール２００にそれぞれ接続される。即ち、完全メモリブロック構造の半導体メモリにおいて、各メモリブロック１０は２つのバイトデータポート６００に対応可能であり、例えば、各バイトデータポート６００が８ビットのデータを伝送できる場合、各メモリブロック１０は、１６ビットのデータ情報を同期的に読み書きすることができ、それにより、より良い記憶性能を実現する。
図５は、別の実施例に係る完全メモリブロック構造の半導体メモリの概略構造図であり、図５を参照すると、本実施例において、半導体メモリは、３つのメモリアレイ１００及び２つの検証モジュール２００を含み、３つのメモリアレイ１００は、第１アレイ１１０、第２アレイ１２０及び第３アレイ１３０を含み、第２アレイ１２０には２つの第２ゲート回路３２０が接続され、第２ゲート回路３２０はグローバルデータバス７００と一対一に対応して接続される。
各検証モジュール２００は、１つのグローバルデータバス７００に対応して接続され、第２アレイ１２０は第１ビット線１５１及び第２ビット線１５２を含み、第１ビット線１５１は、２つの第２ゲート回路３２０のうちの一方に接続され、第２ビット線１５２は、２つの第２ゲート回路３２０のうちの他方に接続される。説明すべきこととして、第１ビット線１５１と第２ゲート回路３２０との間の接続は直接接続であってもよく、即ち、第１ビット線１５１と第２ゲート回路３２０は、配線を介して互いに接続されてもよく、又は第１ビット線１５１と第２ゲート回路３２０との間の接続は間接接続であってもよく、例えば、第１ビット線１５１と第２ゲート回路３２０との間に他の制御手段又は処理手段を増設し、前記増設された手段を介して第１ビット線１５１と第２ゲート回路３２０を接続することにより、より多様な制御機能又は信号処理機能を実現することができる。同様に、第２ビット線１５２と第２ゲート回路３２０との間の接続は、直接接続又は間接接続であってもよく、ここでは詳細な説明を省略する。
第２アレイ１２０は更に、列選択線１６０、第１ワード線１４１及び第２ワード線１４２を含む。データを書き込む場合、検証モジュール２００は、対応するグローバルデータバス７００にデータ情報を同期的に伝送する。データを読み取る場合、２つの検証モジュール２００は、対応するグローバルデータバス７００からデータ情報を同期的に取得する。例えば、図５に示される実施例において、第１アレイ１１０のワード線１４０及び列選択線１６０がイネーブルされ、第３アレイ１３０のワード線１４０及び列選択線１６０がイネーブルされ、第２アレイ１２０の第１ワード線１４１、第２ワード線１４２及び列選択線１６０がすべてディセーブルされる（点線で示すとおり）場合、１つの検証モジュール２００と第１アレイ１１０との間のデータ伝送経路が導通され、もう１つの検証モジュール２００と第３アレイ１３０との間のデータ伝送経路が導通され、各メモリアレイ１００は８ビットのデータ情報の読み書きを行うことができ、それにより、各メモリブロック１０は１６ビットのデータ情報の読み書きを同期的に行うことができ、より優れた性能が実現される。
図６は、更に別の実施例に係る完全メモリブロック構造の半導体メモリの概略構造図であり、図６を参照すると、１つの実施例において、第１アレイ１１０には２つの第１ゲート回路３１０が接続され、第１ゲート回路３１０はグローバルデータバス７００と一対一に対応して接続される。第３アレイ１３０には２つの第３ゲート回路３３０が接続され、第３ゲート回路３３０はグローバルデータバス７００と一対一に対応して接続される。ここで、同じグローバルデータバス７００に接続された第１ゲート回路３１０、第２ゲート回路３２０及び第１ゲート回路３１０は時分割で導通される。
具体的には、各メモリアレイ１００は、それぞれ、独自の第１ワード線１４１、第２ワード線１４２、第１ビット線１５１、第２ビット線１５２及び列選択線１６０を備え、第１ビット線１５１は１つのゲート回路３００を介して１つのグローバルデータバス７００に接続され、第２ビット線１５２は別の１つのゲート回路３００を介して別のグローバルデータバス７００に接続される。データの読み書きを実行するたびに、各検証モジュール２００は、３つのメモリアレイ１００のうちの１つとともにデータ情報を伝送することができ、２つの検証モジュール２００は、同じメモリアレイ１００とともにデータ情報伝送を同期的に行ってもよい。例えば、図６に示される実施例において、第１アレイ１１０の第１ワード線１４１、第２ワード線１４２及び列選択線１６０がイネーブルされ、第２アレイ１２０の第１ワード線１４１、第２ワード線１４２及び列選択線１６０がいずれもディセーブルされ（点線で示すとおり）、且つ第３アレイ１３０の第１ワード線１４１、第２ワード線１４２及び列選択線１６０がいずれもディセーブルされる場合、２つの検証モジュール２００と第１アレイ１１０との間のデータ伝送経路は両方とも導通され、それにより、データ情報の伝送が実現される。図面から分かるように、同じセットの列選択信号ＣＳを異なるバイトデータポートに使用でき、異なるバイトデータポートに対応するワード線がすべてオンになる場合、列選択信号ＣＳがオンになると、各ワード線に対応するデータはそれぞれ、異なるバイトデータポートに対応するグローバルデータバスに接続され、それにより、同じセットの列選択信号ＣＳを共用することで、オンになる列選択信号ＣＳの数を節約し、列選択信号ＣＳをオンすることによる消費電力を節約する。
図７は、１つの実施例に係る、半導体メモリにおける検証モジュール２００の概略構造図であり、図７に示すように、１つの実施例において、検証モジュール２００は、符号化ユニット２１０及びエラー検出ユニット２２０を含む。
符号化ユニット２１０は、メモリアレイ１００に接続され、入力されたデータ情報を受信し、データ情報を符号化して書き込み検証情報を生成し、データ情報及び書き込み検証情報をメモリアレイ１００に送信するように構成される。
エラー検出ユニット２２０は、メモリアレイ１００に接続され、メモリアレイ１００からデータ情報及び書き込み検証情報を同期的に読み取り、書き込み検証情報に基づいて、読み取られたデータ情報にエラーが発生したか否かを検証するように構成される。
符号化ユニット２１０は、所定のルールに従ってデータ情報を符号化するため、生成された書き込み検証情報はデータ情報と一対一に対応することが理解可能であり、データを読み取る際に、読み取られたデータ情報が書き込み検証情報と一致しないことを検出した場合、これは、データ情報の読み書き過程でのデータ情報の変化により、データ情報にエラーが発生したことを示す。したがって、本実施例は、符号化ユニット２１０及びエラー検出ユニット２２０によって、読み取られたデータ情報にエラーが発生したか否かを正確に検出することができ、それにより、読み取られたデータ情報の正確性を向上させることができる。
続けて図７を参照すると、エラー検出ユニット２２０は符号化ユニット２１０に更に接続され、符号化ユニット２１０は更に、読み取られたデータ情報を符号化して読み取り検証情報を生成し、読み取り検証情報をエラー検出ユニット２２０に送信するように構成される。エラー検出ユニット２２０は、書き込み検証情報和及び読み取り検証情報を取得し、書き込み検証情報と読み取り検証情報とを照合して、読み取られたデータ情報にエラーが発生したか否かを判断するように構成される。
１つの実施例において、検証モジュール２００は更に、エラー訂正ユニット２３０を含み、エラー訂正ユニット２３０は、エラー検出ユニット２２０に接続され、読み取られたデータ情報及びエラー検出ユニット２２０の照合結果情報を受信し、照合結果情報に基づいてデータ情報を更新するように構成される。
具体的には、照合結果情報は、読み取られたデータ情報と書き込まれたデータ情報とが同じであるか否かを含み、両者が異なる場合、照合結果情報は、具体的なエラーデータビットを更に含み、例えば、書き込まれたデータ情報が１０００００００であり、読み取られたデータ情報が１１００００００である場合、エラーデータビットは第２ビットである。エラー訂正ユニット２３０は、照合結果情報を受信し、照合結果情報に基づいてエラーを直接訂正するように構成される。例えば、読み取られたデータ情報が１１００００００であり、照合結果情報において第２ビットがエラーデータビットとしてマークされた場合、書き込まれたデータ情報は必然的に１０００００００であり、この場合、エラー訂正ユニット２３０は、データ情報を更新してエラー訂正を完了することができる。本実施例は、エラー訂正ユニット２３０を設置することで、読み取られたエラーのあるデータ情報を訂正して、正しい読み取られたデータ情報を出力することができる。
以上の実施例の各技術的特徴は任意に組み合わせてもよく、説明を簡潔にするために、上記の実施例における各技術的特徴の全ての可能な組み合わせについて説明していないが、これらの技術的特徴の組み合わせに矛盾がない限り、これらの技術的特徴の組み合わせは全て本明細書の範囲に含まれると見なされるべきである。
以上の実施例は、本願実施例のいくつかの実施形態を表すものに過ぎず、その説明は具体的且つ詳細であるが、本願の範囲を限定するものとして理解されるべきではない。留意されたいこととして、当業者であれば、本願の実施例の構想から逸脱することなく、様々な変形及び改善を行ってもよく、それらの変形及び改善はすべて本願実施例の保護範囲に含まれる。したがって、本願実施例の保護範囲は、添付された特許請求の範囲に準ずるものとする。
１０：メモリブロック
１００：メモリアレイ
１１０：第１アレイ
１２０：第２アレイ
１３０：第３アレイ
１４０：ワード線
１４１：第１ワード線
１４２：第２ワード線
１５０：ビット線
１５１：第１ビット線
１５２：第２ビット線
１６０：列選択線
２００：検証モジュール
２１０：符号化ユニット
２２０：エラー検出ユニット
２３０：エラー訂正ユニット
３００：ゲート回路
３１０：第１ゲート回路
３２０：第２ゲート回路
３３０：第３ゲート回路
４００：ゲート制御モジュール
５００：読み書き制御モジュール
６００：バイトデータポート
６１０：第１バイトデータポート
６２０：第２バイトデータポート
７００：グローバルデータバス
本実施例において、半導体メモリは、複数のメモリアレイ１００と、少なくとも１つの検証モジュール２００であって、各前記検証モジュール２００は、複数の前記メモリアレイ１００に対応し、前記検証モジュール２００は、対応する前記メモリアレイ１００のデータ情報にエラーが発生したか否かを検証するように構成され、各前記検証モジュール２００には１組のグローバルデータバス７００が接続される少なくとも１つの検証モジュール２００と、複数のゲート回路３００であって、前記ゲート回路３００は、前記メモリアレイ１００及び前記グローバルデータバス７００にそれぞれ接続され、前記ゲート回路３００は、接続される前記グローバルデータバス７００と前記メモリアレイ１００との間のデータ伝送経路の導通・遮断を制御するように構成される複数のゲート回路３００と、を含む。本実施例では、同じ検証モジュール２００に接続される複数のメモリアレイ１００が時分割でデータ情報を読み取るように、ゲート回路３００を制御することで、グローバルデータバス７００と各メモリアレイ１００との間のデータ伝送経路の導通・遮断を制御することができ、検証モジュール２００は、リアルタイムで読み取られたメモリアレイ１００のデータ情報を検証すればよい。したがって、本実施例の半導体メモリは、より少数の検証モジュール２００を採用することで、毎回のデータ情報の読み取りへの効果的な検証を確保することができ、それにより、より少ないスペースを占める検証モジュール２００を備える半導体メモリを提供する。
例示的に、第１スイッチトランジスタ及び第２スイッチトランジスタは、同じ導通特性を有し得、例えば、２つのスイッチトランジスタの制御端子がハイレベル信号を受信すると、当該２つのスイッチトランジスタが導通され、ゲート制御モジュール４００が第１スイッチトランジスタにハイレベル信号を出力し、第２スイッチトランジスタにローレベル信号を出力する場合、第１アレイ１１０と検証モジュール２００との間のデータ伝送経路が導通され、第２アレイ１２０と検証モジュール２００との間のデータ伝送経路が遮断され、それにより、第１アレイ１１０はデータ情報の読み書きを行い、検証モジュール２００により、第１アレイ１１０によって読み書きされたデータ情報を検証する。この例は、スイッチトランジスタの制御ロジックをより簡単にするためのスイッチトランジスタの設置方式を提供し、そして、メモリブロック１０にメモリアレイ１００を続いて追加する必要がある場合、既存のスイッチトランジスタの設置方式に応じて対応する拡張を行うこともできる。
例示的に、第１スイッチトランジスタ及び第２スイッチトランジスタは、互いに異なる導通特性を有し得、例えば、第１スイッチトランジスタの制御端子がハイレベル信号を受信すると、当該第１スイッチトランジスタが導通され、第２スイッチトランジスタの制御端子がローレベル信号を受信すると、当該第２スイッチトランジスタが導通され、ゲート制御モジュール４００が第１スイッチトランジスタ及び第２スイッチトランジスタにハイレベル信号を同時に出力する場合、第１アレイ１１０と検証モジュール２００との間のデータ伝送経路が導通され、第２アレイ１２０と検証モジュール２００との間のデータ伝送経路が遮断され、それにより、第１アレイ１１０はデータ情報の読み書きを行い、検証モジュール２００により、第１アレイ１１０によって読み書きされたデータ情報を検証する。この例は、スイッチトランジスタの別の設置方式を提供し、この例の設置方式は、各メモリブロック１０に２つのメモリアレイ１００が含まれる場合に適し、前の例と比較して、この例では、一方のゲート信号を省略でき、そのため、検証モジュール２００とメモリアレイ１００との間の配線を簡略化することができる。
図６は、更に別の実施例に係る完全メモリブロック構造の半導体メモリの概略構造図であり、図６を参照すると、１つの実施例において、第１アレイ１１０には２つの第１ゲート回路３１０が接続され、第１ゲート回路３１０はグローバルデータバス７００と一対一に対応して接続される。第３アレイ１３０には２つの第３ゲート回路３３０が接続され、第３ゲート回路３３０はグローバルデータバス７００と一対一に対応して接続される。ここで、同じグローバルデータバス７００に接続された第１ゲート回路３１０、第２ゲート回路３２０及び第３ゲート回路３３０は時分割で導通される。

Claims (14)

  1. 半導体メモリであって、
    複数のメモリアレイと、
    少なくとも１つの検証モジュールであって、各前記検証モジュールは、複数の前記メモリアレイに対応し、前記検証モジュールは、対応する前記メモリアレイのデータ情報にエラーが発生したか否かを検証するように構成され、各前記検証モジュールには１組のグローバルデータバスが接続される、少なくとも１つの検証モジュールと、
    複数のゲート回路であって、前記ゲート回路は、前記メモリアレイ及び前記グローバルデータバスにそれぞれ接続され、前記ゲート回路は、接続される前記グローバルデータバスと前記メモリアレイとの間のデータ伝送経路の導通・遮断を制御するように構成される、複数のゲート回路と、を含む、半導体メモリ。
  2. 前記半導体メモリは、２つの前記メモリアレイ及び１つの前記検証モジュールを含み、前記メモリアレイは、前記ゲート回路と一対一に対応し、対応する前記ゲート回路及び前記グローバルデータバスを介して前記検証モジュールに接続される
    請求項１に記載の半導体メモリ。
  3. 前記半導体メモリは、３つの前記メモリアレイ及び１つの前記検証モジュールを含み、前記メモリアレイは、前記ゲート回路と一対一に対応し、対応する前記ゲート回路及び前記グローバルデータバスを介して前記検証モジュールに接続される
    請求項１に記載の半導体メモリ。
  4. 前記半導体メモリは、３つの前記メモリアレイ及び２つの前記検証モジュールを含み、３つの前記メモリアレイは第１アレイ、第２アレイ及び第３アレイを含み、前記第２アレイには２つの第２ゲート回路が接続され、前記第２ゲート回路は前記グローバルデータバスと一対一に対応して接続される
    請求項１に記載の半導体メモリ。
  5. 前記第２アレイは第１ビット線及び第２ビット線を含み、前記第１ビット線は２つの前記第２ゲート回路のうちの一方に接続され、前記第２ビット線は２つの前記第２ゲート回路のうちの他方に接続される
    請求項４に記載の半導体メモリ。
  6. 前記第１アレイには２つの第１ゲート回路が接続され、前記第１ゲート回路は前記グローバルデータバスと一対一に対応して接続され、
    前記第３アレイには２つの第３ゲート回路が接続され、前記第３ゲート回路は前記グローバルデータバスと一対一に対応して接続され、
    同一の前記グローバルデータバスに接続された前記第１ゲート回路、前記第２ゲート回路及び前記第１ゲート回路は時分割で導通される
    請求項４に記載の半導体メモリ。
  7. 前記検証モジュールは、
    前記メモリアレイに接続される符号化ユニットであって、入力されたデータ情報を受信し、前記データ情報を符号化して書き込み検証情報を生成し、前記データ情報及び前記書き込み検証情報を前記メモリアレイに送信するように構成される符号化ユニットと、
    前記メモリアレイに接続されるエラー検出ユニットであって、前記メモリアレイから前記データ情報及び前記書き込み検証情報を同期的に読み取り、前記書き込み検証情報に基づいて、読み取られた前記データ情報にエラーが発生したか否かを検証するように構成されるエラー検出ユニットと、を含む
    請求項１に記載の半導体メモリ。
  8. 前記エラー検出ユニットは前記符号化ユニットに更に接続され、前記符号化ユニットは更に、読み取られた前記データ情報を符号化して読み取り検証情報を生成し、前記読み取り検証情報を前記エラー検出ユニットに送信するように構成され、
    前記エラー検出ユニットは、前記書き込み検証情報及び前記読み取り検証情報を取得し、前記書き込み検証情報と前記読み取り検証情報とを照合して、読み取られた前記データ情報にエラーが発生したか否かを判断するように構成される
    請求項７に記載の半導体メモリ。
  9. 前記検証モジュールは更に、前記エラー検出ユニットに接続されるエラー訂正ユニットであって、読み取られた前記データ情報及び前記エラー検出ユニットの照合結果情報を受信し、前記照合結果情報に基づいて前記データ情報を更新するように構成されるエラー訂正ユニットを含む
    請求項８に記載の半導体メモリ。
  10. 前記半導体メモリは更に、複数のゲート信号を生成するように構成されるゲート制御モジュールを含み、
    前記ゲート回路はスイッチトランジスタを含み、前記スイッチトランジスタの制御端子が前記ゲート制御モジュールに接続され、前記スイッチトランジスタの第１端子が前記グローバルデータバスに接続され、前記スイッチトランジスタの第２端子が前記メモリアレイに接続され、前記スイッチトランジスタは、前記ゲート信号の制御下で、前記第１端子と前記第２端子との間のデータ伝送経路を導通するか遮断するかを選択するように構成される
    請求項１に記載の半導体メモリ。
  11. 前記スイッチトランジスタは高圧スイッチトランジスタである
    請求項１０に記載の半導体メモリ。
  12. 前記スイッチトランジスタはハイレベルで導通される
    請求項１０に記載の半導体メモリ。
  13. 前記半導体メモリは更に、前記検証モジュールと一対一に対応して接続される少なくとも１つのバイトデータポートを含み、前記バイトデータポートは、外部から入力された前記データ情報を受信したり、読み取られた前記データ情報を外部に出力したりするように構成される
    請求項１に記載の半導体メモリ。
  14. 前記半導体メモリは更に、前記検証モジュール及び前記グローバルデータバスにそれぞれ接続される読み書き制御モジュールを含み、前記読み書き制御モジュールは、読み書きイネーブル信号を受信し、前記読み書きイネーブル信号の制御下で、前記検証モジュールと対応する前記グローバルデータバスとの間のデータ伝送方向を選択するように構成される
    請求項１に記載の半導体メモリ。
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