KR20220107037A - 반도체 메모리 - Google Patents

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KR20220107037A
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캉링 지
훙원 리
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창신 메모리 테크놀로지즈 아이엔씨
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Abstract

반도체 메모리로서, 복수 개의 저장 어레이; 적어도 하나의 체크 모듈 - 각 체크 모듈은 모두 복수 개의 저장 어레이에 대응되고, 체크 모듈은 대응되는 저장 어레이의 데이터 정보에 오류가 발생하였는지 여부를 체크하기 위한 것이며, 각 체크 모듈은 모두 한 그룹의 전역 데이터 버스에 연결됨 - ; 및 복수 개의 게이팅 회로 - 게이팅 회로는 각각 저장 어레이 및 전역 데이터 버스에 연결되고, 게이팅 회로는 연결된 전역 데이터 버스와 저장 어레이 사이의 데이터 전송 경로의 도통 또는 차단을 제어하기 위한 것임 - ;를 포함한다.

Description

반도체 메모리
관련 출원의 상호 참조
본 발명은 2020년 9월 14일 제출된, 발명의 명칭이 “반도체 메모리”이고, 출원번호가 202010958693.0인 중국출원의 우선권을 주장하는 바, 그 공개 내용은 전부를 인용하여 본 발명에 결합된다.
본 발명은 반도체 메모리에 관한 것이다.
반도체 메모리는 반도체 회로를 이용하여 저장 및 판독하는 메모리로서, 여기서, D 램(Dynamic Random Access Memory, DRAM)은 신속한 저장 속도와 높은 집적도로 인해 여러 분야에서 광범위하게 응용된다.
복수 개의 실시예에 따라, 본 발명은 반도체 메모리를 제공하며, 상기 반도체 메모리는,
복수 개의 저장 어레이 ;
적어도 하나의 체크 모듈 - 각 상기 체크 모듈은 모두 복수 개의 상기 저장 어레이에 대응되고, 상기 체크 모듈은 대응되는 상기 저장 어레이의 데이터 정보에 오류가 발생하였는지 여부를 체크하기 위한 것이며, 각 상기 체크 모듈은 모두 한 그룹의 전역 데이터 버스에 연결됨 - ; 및
복수 개의 게이팅 회로 - 상기 게이팅 회로는 각각 상기 저장 어레이 및 상기 전역 데이터 버스에 연결되고, 상기 게이팅 회로는 연결된 상기 전역 데이터 버스와 상기 저장 어레이 사이의 데이터 전송 경로의 도통 또는 차단을 제어하기 위한 것임 - ;를 포함한다.
본 발명의 하나 이상의 실시예는 하기의 도면 및 설명에서 제기된다. 본 발명의 다른 특징과 장점은 명세서, 도면 및 청구범위에서 더욱 뚜렷해진다.
본 발명의 실시예의 기술적 해결수단을 보다 명확하게 설명하기 위하여 이하 본 발명의 실시예에서 사용되는 첨부 도면을 간단히 설명한다. 아래에서 설명되는 도면은 본 발명의 일부 실시예일 뿐 본 기술분야의 통상의 기술자들은 진보성 창출에 힘 쓸 필요없이 이러한 도면으로부터 다른 도면을 얻을 수 있을 것이다.
도 1은 일 실시예의 반 메모리 블록 구조의 반도체 메모리의 구조 모식도이다.
도 2는 다른 실시예의 반 메모리 블록 구조의 반도체 메모리의 구조 모식도이다.
도 3은 또 다른 실시예의 반 메모리 블록 구조의 반도체 메모리의 구조 모식도이다.
도 4는 일 실시예의 완전한 메모리 블록 구조의 반도체 메모리의 구조 모식도이다.
도 5는 다른 실시예의 완전한 메모리 블록 구조의 반도체 메모리의 구조 모식도이다.
도 6은 또 다른 실시예의 완전한 메모리 블록 구조의 반도체 메모리의 구조 모식도이다.
도 7은 일 실시예의 반도체 메모리 중 체크 모듈의 구조 모식도이다.
더 높은 데이터 판독 및 기록의 신뢰성을 획득하기 위해, 반도체 메모리에 체크 모듈을 설치하여, 판독한 데이터가 정확한지 여부를 체크해야 한다. 현재, 체크 모듈은 반도체 메모리 중의 대량의 공간을 차지해야 하므로 메모리의 부피가 축소될 수 없는 것을 초래한다.
본 발명의 실시예에 대한 이해의 편의를 위해, 아래 관련 도면을 참조하여 본 발명의 실시예를 더 전면적으로 서술한다. 도면에 시사된 본 발명의 실시예는 가장 바람직한 실시예이다. 그러나, 본 발명의 실시예는 수많은 상이한 형식으로 구현될 수 있으며, 본문에 서술된 실시예에 한정되지 않는다. 반대로, 이러한 실시예를 제공하는 목적은 본 발명의 실시예의 공개 내용을 더 투철하고 전면적으로 이해하기 위한 것이다.
별도로 정의되지 않는 한, 본문에서 사용되는 모든 기술 및 과학적인 용어는 본 발명의 실시예가 속하는 기술분야의 통상의 기술자가 통상적으로 이해하는 의미와 동일하다. 본문에서 본 발명의 실시예의 명세서에 사용되는 용어는 단지 구체적인 실시예를 서술하기 위한 목적으로, 본 발명의 실시예를 한정하기 위한 것이 아니다. 본문에서 사용되는 용어 “및/또는”은 하나 이상의 관련된 항목의 임의의 및 모든 조합을 포함한다.
도 1은 일 실시예의 반 메모리 블록 구조의 반도체 메모리의 구조 모식도로서, 도 1을 참조하면, 본 실시예에서, 반도체 메모리는 복수 개의 저장 어레이(100), 적어도 하나의 체크 모듈(200) 및 복수 개의 게이팅 회로(300)를 포함한다.
복수 개의 저장 어레이(100)는 데이터를 저장하기 위한 것으로, 반도체 메모리의 저장 기능을 구현한다. 구체적으로, 저장 어레이(100)는 워드 라인, 비트 라인 및 저장 유닛를 포함하고, 저장 유닛은 저장 커패시터 및 트랜지스터를 더 포함하며, 트랜지스터의 제어단은 워드 라인에 연결되고, 트랜지스터의 제1 단은 저장 커패시터에 연결되며, 트랜지스터의 제2 단은 비트 라인에 연결된다. 워드 라인이 트랜지스터가 도통되도록 제어할 경우, 저장 커패시터와 비트 라인 사이는 도통됨으로써, 데이터 정보의 판독 및 기록을 구현하는 바, 즉, 데이터 정보의 판독을 수행할 경우, 저장 커패시터는 저장된 데이터 정보를 비트 라인에 전송하고; 데이터 정보의 기록을 수행할 경우, 비트 라인은 기록할 데이터 정보를 저장 커패시터에 송신한다.
각 체크 모듈(200)은 모두 복수 개의 저장 어레이(100)에 대응되고, 체크 모듈(200)은 대응되는 저장 어레이(100)의 데이터 정보에 오류가 발생하였는지 여부를 체크하기 위한 것이며, 즉 각 체크 모듈(200)은 복수 개의 저장 어레이(100)의 데이터 정보를 체크하여, 체크 모듈(200)의 개수의 최적화를 구현하며, 각 체크 모듈(200)에는 모두 한 그룹의 전역 데이터 버스(700)가 연결되어 있고, 체크 모듈(200)은 전역 데이터 버스(700)를 통해 데이터 정보의 송신 및 수신을 구현한다.
게이팅 회로(300)는 각각 저장 어레이(100) 및 전역 데이터 버스(700)에 연결되고, 게이팅 회로(300)는 연결된 전역 데이터 버스(700)와 저장 어레이(100) 사이의 데이터 전송 경로의 도통 또는 차단을 제어한다. 구체적으로, 동일한 시각에, 게이팅 회로(300)는 전역 데이터 버스(700)와 복수 개의 저장 어레이(100) 중의 많아서 하나의 도통을 제어한다. 본 실시예에서, 전역 데이터 버스(700)가 체크 모듈(200)에 연결되므로, 전역 데이터 버스(700)와 저장 어레이(100) 사이의 데이터 전송 경로의 온-오프의 상황은, 즉 체크 모듈(200)과 저장 어레이(100) 사이의 데이터 전송 경로의 온-오프 상황이다. 따라서, 게이팅 회로(300)가 도통할 경우, 전역 데이터 버스(700)와 저장 어레이(100) 사이의 데이터 전송 경로는 도통하고, 상응하게는, 체크 모듈(200)과 저장 어레이(100) 사이의 데이터 전송 경로는 도통하며; 게이팅 회로(300)가 차단될 경우, 전역 데이터 버스(700)와 저장 어레이(100) 사이의 데이터 전송 경로는 차단되고, 상응하게는, 체크 모듈(200)과 저장 어레이(100) 사이의 데이터 전송 경로는 차단된다.
본 실시예에서, 반도체 메모리는, 복수 개의 저장 어레이(100); 적어도 하나의 체크 모듈(200); 및 복수 개의 게이팅 회로(300)를 포함하되, 각 상기 체크 모듈(200)은 모두 복수 개의 상기 저장 어레이(100)에 대응되고, 상기 체크 모듈(200)은 대응되는 상기 저장 어레이(100)의 데이터 정보에 오류가 발생하였는지 여부를 체크하기 위한 것이며, 각 상기 체크 모듈(200)에는 모두 한 그룹의 전역 데이터 버스(700)가 연결되어 있고; 상기 게이팅 회로(300)는 각각 상기 저장 어레이(100) 및 상기 전역 데이터 버스(700)에 연결되고, 상기 게이팅 회로(300)는 연결된 상기 전역 데이터 버스(700)와 상기 저장 어레이(100) 사이의 데이터 전송 경로의 도통 또는 차단을 제어하기 위한 것이다. 본 실시예는 게이팅 회로(300)를 제어하는 것을 통해, 전역 데이터 버스(700)와 각 저장 어레이(100) 사이의 데이터 전송 경로의 도통 또는 차단을 제어하여, 동일한 체크 모듈(200)에 연결되는 복수 개의 저장 어레이(100)가 시분할되어 데이터 정보의 판독을 수행하도록 하고, 체크 모듈(200)은 실시간으로 판독하는 체크 모듈(200)의 데이터 정보를 체크하기만 하면 된다. 따라서, 본 실시예의 반도체 메모리는 비교적 적은 수의 체크 모듈(200)을 사용하는 상황하에, 매번 데이터 정보의 판독은 모두 유효적인 체크를 수행하였음을 확보하여, 체크 모듈(200)이 비교적 적은 공간을 차지하는 반도체 메모리를 제공하였다.
부가적으로, 계속하여 도 1을 참조하면, 반도체 메모리는 체크 모듈(200)에 일대일로 대응되게 연결되며, 외부에서 입력된 데이터 정보를 수신하거나 판독한 데이터 정보를 외부로 출력하기 위한 적어도 하나의 바이트 데이터 포트(600)를 더 포함한다. 도 1에서는 두 개의 바이트 데이터 포트(600) 및 두 개의 메모리 블록(10)를 도시하였고, 두 개의 바이트 데이터 포트(600)는 구체적으로 제1 바이트 데이터 포트(610) 및 제2 바이트 데이터 포트(620)를 포함하며, 각 메모리 블록(10)은 복수 개의 저장 어레이(100)를 포함하고, 바이트 데이터 포트(600), 체크 모듈(200)은 메모리 블록(10)에 일대일로 대응되게 연결되며, 즉 각 메모리 블록(10) 중의 복수 개의 저장 어레이(100)는 모두 동일한 체크 모듈(200)에 연결되고, 다시 체크 모듈(200)을 거쳐 동일한 바이트 데이터 포트(600)에 연결된다. 주의해야 할 것은, 상기 바이트 데이터 포트(600)와 체크 모듈(200)은 설명을 위한 것으로, 본 발명의 실시예 역시 이에 한하지 않는다. 다른 실시예에서, 바이트 데이터 포트(600)는 체크 모듈(200)에 일대일로 대응되지 않을 수도 있는 바, 예를 들어 복수 개의 바이트 데이터 포트(600)는 하나의 체크 모듈(200)에 대응되고, 당업자는 수요에 따라 자체로 선택할 수 있으며, 이 밖에 본 실시예 중의 메모리 블록(10)은 하나의 완전한 뱅크(bank)일 수 있고, 뱅크(bank)의 절반일 수도 있으며, 기타일 수도 있고, 본 실시예는 이에 대해 한정하지 않는다.
각 바이트 데이터 포트(600)는 8 비트 입력 데이터를 전송할 수 있으며, 즉, 제1 바이트 데이터 포트(610)는 DQ<0:7>을 전송하고, 제1 바이트 데이터 포트(610)는 DQ<8:15>을 전송하며, 반도체 메모리는 외부 기기의 파라미터 성능에 따라, 반 메모리 블록 구조를 선택 및 사용하여 데이터 정보의 저장을 수행한다. 제1 바이트 데이터 포트(610)를 예로 들면, 데이터 정보의 기록을 수행할 경우, 외부 기기는 8 비트의 기록할 데이터를 송출하고, 제1 바이트 데이터 포트(610)를 거쳐 이와 연결된 두 개의 저장 어레이(100) 중 하나에 전송되며; 데이터 정보를 판독할 경우, 제1 바이트 데이터 포트(610)에 연결된 두 개의 저장 어레이(100) 중 하나에서 8 비트의 데이터를 판독하고, 제1 바이트 데이터 포트(610)를 거쳐 외부 기기에 전송된다. 제2 바이트 데이터 포트(620)의 데이터 전송 방식은 제1 바이트 데이터 포트(610)와 동일하기에, 여기서 더 서술하지 않는다. 주의해야 할 것은, 기존의 메모리의 선취(또는 버스트) 기능의 설계로 인해, 외부 기기와 메모리의 각 바이트 데이터 포트가 매번 통신할 시, 8 비트 데이터를 수차례 전송할 수 있으며, 본 발명의 실시예는 이에 한하지 않는다.
도 2는 다른 실시예의 반 메모리 블록 구조의 반도체 메모리의 구조 모식도이며, 설명해야 할 것은, 본 실시예 중 상이한 바이트 데이터 포트(600)에 대응되는 체크 모듈(200)과 저장 어레이(100)의 연결 방식이 동일하므로, 도면을 간략화하기 위해, 도 2는 단지 하나의 바이트 데이터 포트(600)에 연결되는 체크 모듈(200) 및 저장 어레이(100)를 시사 및 설명하였으며, 다른 바이트 데이터 포트(600)의 연결 방식은 도 2를 참조 가능하며, 다른 반 메모리 블록 구조의 실시예의 도면에서 동일한 간략화를 수행하였으며, 다른 실시예에서는 다시 서술하지 않는다.
도 2를 참조하면, 본 실시예에서, 반도체 메모리는 두 개의 저장 어레이(100) 및 하나의 체크 모듈(200)을 포함하고, 저장 어레이(100)는 게이팅 회로(300)에 일대일로 대응되며, 저장 어레이(100)는 대응되는 게이팅 회로(300) 및 전역 데이터 버스(700)를 통해 체크 모듈(200)에 연결된다. 두 개의 저장 어레이(100)는 각각 제1 어레이(110) 및 제2 어레이(120)이고, 제1 어레이(110)는 제1 게이팅 회로(310)를 통해 전역 데이터 버스(700)에 연결되며, 제2 어레이(120)는 제2 게이팅 회로(320)를 통해 전역 데이터 버스(700)에 연결된다. 체크 모듈(200)은 복수의 데이터 전송 라인을 통해 바이트 데이터 포트(600)에 연결되고, 도 2에서는 단지 3개의 데이터 전송 라인을 도시하였으나, 데이터 전송 라인의 개수는 3개에 한정되지 않음을 이해할 수 있는 바, 예를 들어 1개일수 있고, 8개 등 일수도 있다.
구체적으로, 동일한 시각에, 제1 게이팅 회로(310) 및 제2 게이팅 회로(320) 중 많아서 하나만 도통된다. 즉, 도 2의 체크 모듈(200)에 대응되는 바이트 데이터 포트(600)에 대해 데이터 전송을 수행할 경우, 데이터 전송 라인을 거쳐 바이트 데이터 포트(600)와 체크 모듈(200) 사이에서 데이터 정보를 전송하고, 체크 모듈(200)이 작동되면, 제1 게이팅 회로(310) 및 제2 게이팅 회로(320) 중 하나는 도통되어, 제1 어레이(110) 또는 제2 어레이(120)가 데이터 정보의 판독 및 기록을 수행하도록 하고; 대응되는 바이트 데이터 포트(600)가 데이터 전송을 수행하지 않을 경우, 데이터 전송 라인은 데이터 정보를 전송하지 않고, 체크 모듈(200)을 오프하며, 제1 게이팅 회로(310) 및 제2 게이팅 회로(320)는 모두 차단되어, 제1 어레이(110) 또는 제2 어레이(120)가 대기 상태로 되도록 하며, 데이터 정보의 판독 및 기록을 수행하지 않는다.
본 실시예에서, 게이팅 회로(300)를 통해 체크 모듈(200) 및 두 개의 저장 어레이(100) 중 하나를 선택하여 도통하여, 상이한 저장 어레이(100)의 데이터 정보에 대한 판독 및 기록을 구현하고, 임의의 저장 어레이(100)가 데이터를 판독 및 기록할 경우, 모두 서로 연결된 동일한 체크 모듈(200)을 통해 체크하여, 체크 모듈(200)의 사용률을 향상하는 방식을 사용하여, 설치해야 할 체크 모듈(200)의 개수를 감소하고, 체크 모듈(200)이 반도체 메모리에서 점용하는 공간을 축소하며, 나아가 집적도가 더 높고, 부피가 더 작은 반도체 메모리를 구현할 수 있다.
계속하여 도 2를 참조하면, 그 중의 하나의 실시예에서, 반도체 메모리는 게이팅 제어 모듈(400)을 더 포함하고, 게이팅 제어 모듈(400)은 복수 개의 게이팅 신호를 생성하며; 게이팅 회로(300)는 스위칭 튜브를 포함하고, 스위칭 튜브의 제어단은 게이팅 제어 모듈(400)에 연결되며, 스위칭 튜브의 제1 단은 전역 데이터 버스(700)에 연결되고, 스위칭 튜브의 제2 단은 저장 어레이(100)에 연결되며, 스위칭 튜브는 게이팅 신호의 제어하에 제1 단과 제2 단 사이의 데이터 전송 경로를 도통하거나 차단할 것을 선택한다. 설명의 편의를 위해, 제1 게이팅 회로(310)는 제1 스위칭 튜브를 포함하고, 제2 게이팅 회로(320)는 제2 스위칭 튜브를 포함하는 것으로 정의한다.
예시적으로, 제1 스위칭 튜브 및 제2 스위칭 튜브가 동일한 도통 특징을 갖도록 할 수 있는 바, 예를 들면, 두 개의 스위칭 튜브는 모두 하이 레벨로 도통하고, 게이팅 제어 모듈(400)이 하이 레벨 신호를 제1 스위칭 튜브에 출력하며, 로우 레벨 신호를 제2 스위칭 튜브에 출력하면, 제1 어레이(110)와 체크 모듈(200) 사이의 데이터 전송 경로가 도통되고, 제2 어레이(120)와 체크 모듈(200) 사이의 데이터 전송 경로가 차단되어, 제1 어레이(110)가 데이터 정보의 판독 및 기록를 수행하도록 하고, 체크 모듈(200)을 통해 제1 어레이(110)가 판독 및 기록한 데이터 정보를 체크한다. 본 구현예는 스위칭 튜브의 설치 방식을 제공하여, 스위칭 튜브의 제어 논리가 비교적 간단하도록 하며, 메모리 블록(10)에서 지속적으로 저장 어레이(100)를 증가해야 할 경우, 기존의 스위칭 튜브의 설치 방식에 따라 상응하게 확장할 수도 있다.
예시적으로, 제1 스위칭 튜브 및 제2 스위칭 튜브가 상이한 도통 특성을 갖도록 할 수도 있는 바, 예를 들면, 제1 스위칭 튜브는 하이 레벨로 도통하고, 제2 스위칭 튜브가 로우 레벨로 도통하며, 게이팅 제어 모듈(400)이 동시에 하이 레벨 신호를 제1 스위칭 튜브 및 제2 스위칭 튜브에 출력하면, 제1 어레이(110)와 체크 모듈(200) 사이의 데이터 전송 경로는 도통하고, 제2 어레이(120)와 체크 모듈(200) 사이의 데이터 전송 경로가 차단됨으로써, 제1 어레이(110)가 데이터 정보의 판독 및 기록을 수행하도록 하고, 체크 모듈(200)을 통해 제1 어레이(110)가 판독 및 기록한 데이터 정보를 체크한다. 본 구현예에서는 다른 스위칭 튜브의 설치 방식을 제공하였으며, 본 구현예의 설치 방식은 각 메모리 블록(10)이 두 개의 저장 어레이(100)를 포함하는 상황에 적용되고, 이전 구현예에 비하면, 본 구현예는 하나의 게이팅 신호를 생략함으로써, 체크 모듈(200)과 저장 어레이(100) 사이의 배선을 간략화할 수 있다.
그 중의 일 실시예에서, 스위칭 튜브는 고전압 스위칭 튜브이다. 구체적으로, 칩에서 상대적으로 더 높은 전압의 트랜지스터일 수 있고, 비교적 두꺼운 게이트 산화층 및/또는 더 높은 임계 값 전압 등을 구비하지만, 본 발명의 실시예 역시 이에 한하지 않으며, 여기서 언급되는 고전압 스위칭 튜브는 단지 칩에서 다른 트랜지스터에 대응되는 개념이다.
저장 어레이(100)에서, 복수 개의 저장 유닛이 포함되고, 각 저장 어레이(100)에는 모두 복수의 워드 라인(140)(도면 중 WL), 복수의 비트 라인(150)(도면 중 BL) 및 복수의 큐 선택 라인(160)(column select, 도면 중 CS)이 연결되어 있으며, 워드 라인(140)은 행 방향에서 복수 개의 저장 유닛에 연결되고, 비트 라인(150)는 큐 방향에서 복수 개의 저장 유닛에 연결되며, 저장 유닛에 대응되는 워드 라인(140)이 열릴 경우, 저장 유닛은 데이터의 판독 및 기록을 구현할 수 있는 바, 즉, 저장 유닛은 대응되는 비트 라인(150)에서 기록할 데이터를 획득하거나 저장된 데이터를 대응되는 비트 라인(150)에 송신할 수 있다. 설명해야 할 것은, 도 2에 도시된 워드 라인(140), 큐 선택 라인(160), 비트 라인(150)은 단지 간단한 시사로서, 이들 간의 연결 관계를 나타내지 않으며 삼자 지간의 관계는 메모리 중의 통상적인 설치를 참조 가능하다.
그 중의 일 실시예에서, 반도체 메모리는, 각각 체크 모듈(200) 및 전역 데이터 버스(700)에 연결되며, 판독 및 기록 인에이블 신호(판독 인에이블 신호(RdEn) 및 기록 인에이블 신호(WrEn))를 수신하고, 판독 및 기록 인에이블 신호의 제어하에 체크 모듈(200)과 대응되는 전역 데이터 버스(700) 사이의 데이터 전송 방향을 선택하기 위한 판독 및 기록 제어 모듈(500)을 더 포함한다. 구체적으로, 판독 및 기록 제어 모듈(500)은 복수 개의 판독 및 기록 제어 유닛을 포함할 수 있고, 판독 및 기록 제어 유닛의 개수는 판독 및 기록할 데이터 정보의 비트 수에 매칭되는 바, 예를 들면, 각 체크 모듈(200)은 8개의 판독 및 기록 제어 유닛에 대응 연결될 수 있다.
부가적으로, 판독 및 기록 제어 유닛은 쌍방향 드라이버일 수 있고, 체크 모듈(200)이 전역 데이터 버스(700)를 향한 데이터 흐름 방향은 기록 방향이며, 전역 데이터 버스(700)가 체크 모듈(200)에 향한 데이터 흐름 방향은 판독 방향이다. 기록 방향의 출력 전송 경로에 하나의 기록 제어 유닛을 설치하고, 판독 방향의 출력 전송 경로에 하나의 판독 제어 유닛을 설치하며, 기록 제어 유닛 및 판독 제어 유닛은 동시에 온할 수 없다. 기록 제어 유닛은 기록 인에이블 신호(WrEn)를 수신하고, 기록 인에이블 신호(WrEn)의 제어하에 기록 방향의 데이터 전송 경로를 도통하여, 체크 모듈(200)이 기록할 데이터 정보를 전역 데이터 버스(700)에 송신하도록 하고; 판독 제어 유닛은 판독 인에이블 신호(RdEn)를 수신하며, 판독 인에이블 신호(RdEn)의 제어하에 판독 방향의 데이터 전송 경로를 도통하여, 체크 모듈(200)이 전역 데이터 버스(700)에서 판독한 데이터 정보를 수신하도록 한다.
도 3은 또 다른 실시예의 반 메모리 블록 구조의 반도체 메모리의 구조 모식도로서, 도 3을 참조하면, 본 실시예에서, 반도체 메모리는 3개의 저장 어레이(100) 및 하나의 체크 모듈(200)을 포함하고, 저장 어레이(100)는 게이팅 회로(300)에 일대일로 대응되며, 저장 어레이(100)는 대응되는 게이팅 회로(300) 및 전역 데이터 버스(700)를 통해 체크 모듈(200)에 연결된다. 여기서, 3개의 저장 어레이(100)는 각각 제1 어레이(110), 제2 어레이(120) 및 제3 어레이(130)이고, 3개의 게이팅 회로(300)는 각각 제1 게이팅 회로(310), 제2 게이팅 회로(320) 및 제3 게이팅 회로(330)이다.
구체적으로, 동일한 시각에, 제1 게이팅 회로(310), 제2 게이팅 회로(320) 및 제3 게이팅 회로(330) 중 많아서 하나만 도통된다. 즉, 도 3의 체크 모듈(200)에 대응되는 바이트 데이터 포트(600)에 대해 데이터 전송을 수행할 경우, 데이터 전송 라인을 거쳐 바이트 데이터 포트(600)와 체크 모듈(200) 사이에서 데이터 정보를 전송하고, 체크 모듈(200)을 작동하며, 제1 게이팅 회로(310), 제2 게이팅 회로(320) 및 제3 게이팅 회로(330) 중 하나는 도통함으로써, 도통된 게이팅 회로(300)에 대응되는 저장 어레이(100)에 대해 데이터 정보의 판독 및 기록을 수행하고; 대응되는 바이트 데이터 포트(600)가 데이터 전송을 수행하지 않을 경우, 데이터 전송 라인은 데이터 정보를 전송하지 않고, 체크 모듈(200)이 오프되면, 제1 게이팅 회로(310), 제2 게이팅 회로(320) 및 제3 게이팅 회로(330)는 모두 차단됨으로써, 3개의 저장 어레이(100)가 모두 대기 상태가 되도록 하며, 데이터 정보의 판독 및 기록을 수행하지 않는다.
본 실시예에서, 각 메모리 블록(10)에 3개의 저장 어레이(100)를 설치하여, 더욱 최적화된 저장 성능을 획득하고, 게이팅 회로(300)를 통해 체크 모듈(200)과 3개의 저장 어레이(100) 중 하나를 도통하도록 선택하여, 상이한 저장 어레이(100)의 데이터 정보에 대한 판독 및 기록을 구현하고, 임의의 저장 어레이(100)가 데이터를 판독 및 기록할 경우, 모두 서로 연결된 동일한 체크 모듈(200)을 통해 체크함으로써, 체크 모듈(200)의 사용률을 향상하는 방식을 통해, 설치해야 할 체크 모듈(200)의 개수를 감소하였으며, 체크 모듈(200)이 반도체 메모리에서 차지하는 공간을 축소하였고, 집적도가 더 높고 부피가 더 작은 반도체 메모리를 구현할 수 있다.
도 4는 일 실시예의 완전한 메모리 블록 구조의 반도체 메모리의 구조 모식도이고, 도 4에서는 두 개의 바이트 데이터 포트(600) 및 하나의 메모리 블록(10)을 도시하였으며, 두 개의 바이트 데이터 포트(600)는 구체적으로 제1 바이트 데이터 포트(610) 및 제2 바이트 데이터 포트(620)를 포함하고, 각 메모리 블록(10)은 복수 개의 저장 어레이(100)를 포함하며, 적어도 일부 저장 어레이(100)는 대응되는 게이팅 회로(300)를 통해 각각 두 개의 체크 모듈(200)에 연결된다. 즉, 완전한 메모리 블록 구조의 반도체 메모리에서, 각 메모리 블록(10)은 두 개의 바이트 데이터 포트(600)에 대응될 수 있는 바, 예를 들면, 각 바이트 데이터 포트(600)가 8 비트 데이터를 전송할 수 있다면, 각 메모리 블록(10)은 16 비트의 데이터 정보를 동기화하여 판독 및 기록함으로써, 더욱 바람직한 저장 성능을 구현할 수 있다.
도 5는 다른 실시예의 완전한 메모리 블록 구조의 반도체 메모리의 구조 모식도이고, 도 5를 참조하면, 본 실시예에서, 반도체 메모리는 3개의 저장 어레이(100) 및 두 개의 체크 모듈(200)을 포함하며, 3개의 저장 어레이(100)는 제1 어레이(110), 제2 어레이(120) 및 제3 어레이(130)를 포함하고, 제2 어레이(120)에는 두 개의 제2 게이팅 회로(320)가 연결되어 있으며, 제2 게이팅 회로(320)는 전역 데이터 버스(700)에 일대일로 대응되게 연결된다.
각 체크 모듈(200)에는 하나의 전역 데이터 버스(700)가 대응되게 연결되어 있고, 제2 어레이(120)는 제1 비트 라인(151) 및 제2 비트 라인(152)을 포함하며, 제1 비트 라인(151)은 두 개의 제2 게이팅 회로(320) 중 하나에 연결되고, 제2 비트 라인(152)은 두 개의 제2 게이팅 회로(320) 중 다른 하나에 연결된다. 설명해야 할 것은, 제1 비트 라인(151)과 제2 게이팅 회로(320) 사이의 연결은 직접적인 연결일 수 있고, 즉 제1 비트 라인(151)과 제2 게이팅 회로(320)은 배선을 거쳐 연결되며, 간접 연결일 수도 있는 바, 예를 들어 제1 비트 라인(151)과 제2 게이팅 회로(320) 사이에 다른 제어 소자 또는 처리 소자를 부가 설치할 수 있으며, 제1 비트 라인(151)과 제2 게이팅 회로(320)가 전술한 증가 설치된 소자를 거쳐 연결되도록 함으로써, 더욱 풍부한 제어 기능 또는 신호 처리 기능을 구현한다. 유사하게, 제2 비트 라인(152)과 제2 게이팅 회로(320) 사이의 연결은 직접적인 연결일 수 있고, 간접적인 연결일 수도 있으며, 여기서 더 서술하지 않는다.
제2 어레이(120)는 큐 선택 라인(160), 제1 워드 라인(141) 및 제2 워드 라인(142)을 더 포함한다. 데이터 기록할 경우, 체크 모듈(200)은 데이터 정보를 대응되는 전역 데이터 버스(700)에 동기화적으로 전송하고; 데이터 판독할 경우, 두 개의 체크 모듈(200)은 대응되는 전역 데이터 버스(700)에서 데이터 정보를 획득한다. 예를 들면, 도 5에 도시된 실시예에서, 제1 어레이(110)의 워드 라인(140) 및 큐 선택 라인(160)이 인에이블되고, 제3 어레이(130)의 워드 라인(140) 및 큐 선택 라인(160)이 인에이블되며, 제2 어레이(120)의 제1 워드 라인(141), 제2 워드 라인(142) 및 큐 선택 라인(160)이 모두 디세이블되면(점선으로 도시됨), 하나의 체크 모듈(200)과 제1 어레이(110) 사이의 데이터 전송 경로는 도통하고, 다른 하나의 체크 모듈(200)과 제3 어레이(130) 사이의 데이터 전송 경로는 도통하며, 각 저장 어레이(100)는 8 비트 데이터 정보의 판독 및 기록을 수행하여, 각 메모리 블록(10)이 16 비트 데이터 정보의 판독 및 기록을 동기화적으로 수행할 수 있도록 하여, 더 바람직한 성능을 구현하였다.
도 6은 또 다른 실시예의 완전한 메모리 블록 구조의 반도체 메모리의 구조 모식도이고, 도 6을 참조하면, 본 실시예에서, 그 중의 일 실시예에서, 제1 어레이(110)에는 두 개의 제1 게이팅 회로(310)가 연결되어 있고, 제1 게이팅 회로(310)는 전역 데이터 버스(700)에 일대일로 대응되게 연결되며; 제3 어레이(130)에는 두 개의 제3 게이팅 회로(330)가 연결되어 있고, 제3 게이팅 회로(330)는 전역 데이터 버스(700)에 일대일로 대응되게 연결되며; 여기서, 동일한 전역 데이터 버스(700)에 연결된 제1 게이팅 회로(310), 제2 게이팅 회로(320) 및 제1 게이팅 회로(310)는 시분할적으로 도통된다.
구체적으로, 각 저장 어레이(100)는 각각 각자의 제1 워드 라인(141), 제2 워드 라인(142), 제1 비트 라인(151), 제2 비트 라인(152) 및 큐 선택 라인(160)을 구비하고, 제1 비트 라인(151)은 하나의 게이팅 회로(300)를 통해 한 갈래의 전역 데이터 버스(700)에 연결되며, 제2 비트 라인(152)은 다른 한 게이팅 회로(300)를 통해 다른 한 갈래의 전역 데이터 버스(700)에 연결된다. 매번 데이터 판독 및 기록의 과정에서, 각 체크 모듈(200)은 3개의 저장 어레이(100) 중 하나와 데이터 정보의 전송을 수행할 수 있고, 두 개의 체크 모듈(200)은 동일한 저장 어레이(100)와 데이터 정보의 전송을 수행할 수 있다. 예를 들면, 도 6에 도시된 실시예에서, 제1 어레이(110)의 제1 워드 라인(141), 제2 워드 라인(142) 및 큐 선택 라인(160)이 인에이블되고, 제2 어레이(120)의 제1 워드 라인(141), 제2 워드 라인(142) 및 큐 선택 라인(160)이 모두 디세이블되며(점선으로 도시됨), 제3 어레이(130)의 제1 워드 라인(141), 제2 워드 라인(142) 및 큐 선택 라인(160)이 모두 디세이블되면, 두 개의 체크 모듈(200)은 모두 제1 어레이(110) 사이의 데이터 전송 경로와 도통함으로써, 데이터 정보의 전송을 구현한다. 도면에서 볼 수 있다시피, 상이한 바이트 데이터 포트에 대응되게, 동일한 세트의 큐 선택 신호(CS)를 사용할 수 있으며, 상이한 바이트 데이터 포트에 대응되는 워드 라인이 전부 열리면, 큐 선택 신호(CS)가 열릴 경우, 각 워드 라인에 대응되는 데이터는 각각 상이한 바이트 데이터 포트에 대응되는 전역 데이터 버스에 연결되어, 동일한 세트의 큐 선택 신호(CS)를 공유하므로 열리는 큐 선택 신호(CS)의 개수를 절약하여, 큐 선택 신호(CS)를 여는 데 생성되는 전력 소비를 절약할 수 있다.
도 7은 일 실시예의 반도체 메모리 중 체크 모듈(200)의 구조 모식도로서, 도 7에 도시된 바와 같이, 그 중의 일 실시예에서, 체크 모듈(200)은 코딩 유닛(210) 및 오류 검출 유닛(220)을 포함한다.
코딩 유닛(210)은 저장 어레이(100)에 연결되고, 입력된 데이터 정보를 수신하기 위한 것이며, 데이터 정보를 코딩하여 기록 체크 정보를 생성하고, 데이터 정보 및 기록 체크 정보를 저장 어레이(100)에 송신한다.
오류 검출 유닛(220)은 저장 어레이(100)에 연결되고, 저장 어레이(100)에서 데이터 정보 및 기록 체크 정보를 동기적으로 판독하며, 기록 체크 정보에 따라 판독한 데이터 정보에 오류가 발생하였는지 여부를 체크한다.
이해할 수 있는 것은, 코딩 유닛(210)은 기설정 룰에 따라 데이터 정보를 코딩하므로, 생성된 기록 체크 정보는 데이터 정보에 일대일로 대응되며, 데이터 판독을 수행할 경우, 판독한 데이터 정보와 기록 체크 정보가 매칭되지 않는 것을 발견하면, 데이터 정보의 판독 및 기록 과정에서 데이터 정보의 변화가 발생하였기에, 데이터 정보 오류를 초래한다. 따라서, 본 실시예는 코딩 유닛(210) 및 오류 검출 유닛(220)을 거쳐 판독한 데이터 정보에 오류가 발생하였는지 여부를 정확하게 발견하여, 판독한 데이터 정보의 정확도를 향상할 수 있다.
계속하여 도 7을 참조하면, 오류 검출 유닛(220)은 코딩 유닛(210)에 더 연결되고, 코딩 유닛(210)은 또한 판독한 데이터 정보를 코딩하여 판독 체크 정보를 생성하며, 판독 체크 정보를 오류 검출 유닛(220)에 송신하고; 오류 검출 유닛(220)은 기록 체크 정보 및 판독 체크 정보를 획득하며, 기록 체크 정보와 판독 체크 정보를 비교하여 판독한 데이터 정보에 오류가 발생하였는지 여부를 판정한다.
그 중의 일 실시예에서, 체크 모듈(200)은, 오류 검출 유닛(220)에 연결되며, 판독한 데이터 정보 및 오류 검출 유닛(220)의 비교 결과 정보를 수신하고, 비교 결과 정보에 따라 데이터 정보를 업데이트하기 위한 오류 정정 유닛(230)을 더 포함한다.
구체적으로, 비교 결과 정보는 판독한 데이터 정보와 기록한 데이터 정보가 동일한지 여부를 포함하며, 양자가 상이할 경우, 비교 결과 정보는 구체적인 오류 데이터 비트를 더 포함하고, 예를 들면, 기록한 데이터 정보가 10000000이고, 판독한 데이터 정보가 11000000이면, 오류 데이터 비트는 제2 비트이다. 오류 정정 유닛(230)은 비교 결과 정보를 수신하고, 비교 결과 정보에 따라 직접 오류 정정을 수행한다. 예를 들면, 판독한 데이터 정보가 11000000이고, 비교 결과 정보에서 제2 비트가 오류 데이터 비트로 표시되면, 기록된 데이터 정보는 반드시 10000000이고, 오류 정정 유닛(230)은 즉각 데이터 정보를 업데이트하여 오류 정정을 완료할 수 있다. 본 실시는 오류 정정 유닛(230)을 설치하는 것을 통해, 판독한 오류 데이터 정보를 정정함으로써, 정확한 판독 데이터 정보를 출력한다.
상기 실시예의 각 기술특징은 임의로 조합할 수 있으며, 서술의 간결함을 위해, 상기 실시예 중의 각 기술특징이 소유한 가능한 조합에 대해 모두 서술하지 않았으나, 이러한 기술특징의 조합은 서로 모순되지 않는 한, 모두 본 명세서에 기재된 범위로 간주해야 한다.
상기 실시예는 단지 본 발명의 실시예의 몇 가지 실시형태를 표현하였으며, 그 서술은 비교적 구체적이고 상세하지만, 이를 청구범위에 대한 한정으로 이해하여서는 아니된다. 반드시 지적해야 할 것은, 당업자에게 있어서, 본 발명의 실시예의 구상을 벗어나지 않는 전제하에서, 소정의 변형 및 개선을 수행할 수 있으며, 이는 모두 본 발명의 실시예의 보호범위에 속한다. 따라서, 본 발명의 실시예의 특허의 보호범위는 첨부된 청구항을 기준으로 해야 한다.
10: 메모리 블록
100: 저장 어레이
110: 제1 어레이
120: 제2 어레이
130: 제3 어레이
140: 워드 라인
141: 제1 워드 라인
142: 제2 워드 라인
150: 비트 라인
151: 제1 비트 라인
152: 제2 비트 라인
160: 큐 선택 라인
200: 체크 모듈
210: 코딩 유닛
220: 오류 검출 유닛
230: 오류 정정 유닛
300: 게이팅 회로
310: 제1 게이팅 회로
320: 제2 게이팅 회로
330: 제3 게이팅 회로
400: 게이팅 제어 모듈
500: 판독 및 기록 제어 모듈
600: 바이트 데이터 포트
610: 제1 바이트 데이터 포트
620: 제2 바이트 데이터 포트
700: 전역 데이터 버스

Claims (14)

  1. 반도체 메모리로서,
    복수 개의 저장 어레이;
    적어도 하나의 체크 모듈 - 각 상기 체크 모듈은 모두 복수 개의 상기 저장 어레이에 대응되고, 상기 체크 모듈은 대응되는 상기 저장 어레이의 데이터 정보에 오류가 발생하였는지 여부를 체크하기 위한 것이며, 각 상기 체크 모듈에는 모두 한 그룹의 전역 데이터 버스가 연결되어 있음 - ; 및
    복수 개의 게이팅 회로 - 상기 게이팅 회로는 각각 상기 저장 어레이 및 상기 전역 데이터 버스에 연결되고, 상기 게이팅 회로는 연결된 상기 전역 데이터 버스와 상기 저장 어레이 사이의 데이터 전송 경로의 도통 또는 차단을 제어하기 위한 것임 - ;를 포함하는 반도체 메모리.
  2. 제1항에 있어서,
    상기 반도체 메모리는 두 개의 상기 저장 어레이 및 하나의 상기 체크 모듈을 포함하고, 상기 저장 어레이는 상기 게이팅 회로에 일대일로 대응되며, 상기 저장 어레이는 대응되는 상기 게이팅 회로 및 상기 전역 데이터 버스를 통해 상기 체크 모듈에 연결되는 반도체 메모리.
  3. 제1항에 있어서,
    상기 반도체 메모리는 3개의 상기 저장 어레이 및 하나의 상기 체크 모듈을 포함하고, 상기 저장 어레이는 상기 게이팅 회로에 일대일로 대응되며, 상기 저장 어레이는 대응되는 상기 게이팅 회로 및 상기 전역 데이터 버스를 통해 상기 체크 모듈에 연결되는 반도체 메모리.
  4. 제1항에 있어서,
    상기 반도체 메모리는 3개의 상기 저장 어레이 및 두 개의 상기 체크 모듈을 포함하고, 3개의 상기 저장 어레이는 제1 어레이, 제2 어레이 및 제3 어레이를 포함하며, 상기 제2 어레이에는 두 개의 제2 게이팅 회로가 연결되어 있고, 상기 제2 게이팅 회로는 상기 전역 데이터 버스에 일대일로 대응되게 연결되는 반도체 메모리.
  5. 제4항에 있어서,
    상기 제2 어레이는 제1 비트 라인 및 제2 비트 라인을 포함하고, 상기 제1 비트 라인은 두 개의 상기 제2 게이팅 회로 중 하나에 연결되며, 상기 제2 비트 라인은 두 개의 상기 제2 게이팅 회로 중 다른 하나에 연결되는 반도체 메모리.
  6. 제4항에 있어서,
    상기 제1 어레이에는 두 개의 제1 게이팅 회로가 연결되어 있고, 상기 제1 게이팅 회로는 상기 전역 데이터 버스에 일대일로 대응되게 연결되며;
    상기 제3 어레이에는 두 개의 제3 게이팅 회로가 연결되어 있고, 상기 제3 게이팅 회로는 상기 전역 데이터 버스에 일대일로 대응되게 연결되며;
    동일한 상기 전역 데이터 버스에 연결된 상기 제1 게이팅 회로, 상기 제2 게이팅 회로 및 상기 제1 게이팅 회로는 시분할적으로 도통되는 반도체 메모리.
  7. 제1항에 있어서,
    상기 체크 모듈은,
    상기 저장 어레이에 연결되고, 입력된 데이터 정보를 수신하기 위한 것이며, 상기 데이터 정보를 코딩하여 기록 체크 정보를 생성하고, 상기 데이터 정보 및 상기 기록 체크 정보를 상기 저장 어레이에 송신하는 코딩 유닛; 및
    상기 저장 어레이에 연결되고, 상기 저장 어레이에서 상기 데이터 정보 및 상기 기록 체크 정보를 동기적으로 판독하여, 상기 기록 체크 정보에 따라 판독한 상기 데이터 정보에 오류가 발생하였는지 여부를 체크하기 위한 오류 검출 유닛을 포함하는 반도체 메모리.
  8. 제7항에 있어서,
    상기 오류 검출 유닛은 또한 상기 코딩 유닛에 연결되고, 상기 코딩 유닛은 또한 판독한 상기 데이터 정보를 코딩하여 판독 체크 정보를 생성하며, 상기 판독 체크 정보를 상기 오류 검출 유닛에 송신하기 위한 것이고;
    상기 오류 검출 유닛은 상기 기록 체크 정보 및 상기 판독 체크 정보를 획득하고, 상기 기록 체크 정보와 상기 판독 체크 정보를 비교하여 판독한 상기 데이터 정보에 오류가 발생하였는지 여부를 판정하기 위한 것인 반도체 메모리.
  9. 제8항에 있어서,
    상기 체크 모듈은, 상기 오류 검출 유닛에 연결되며, 판독한 상기 데이터 정보 및 상기 오류 검출 유닛의 비교 결과 정보를 수신하며, 상기 비교 결과 정보에 따라 상기 데이터 정보를 업데이트하기 위한 오류 정정 유닛을 더 포함하는 반도체 메모리.
  10. 제1항에 있어서,
    상기 반도체 메모리는 게이팅 제어 모듈을 더 포함하고, 상기 게이팅 제어 모듈은 복수 개의 게이팅 신호를 생성하기 위한 것이며;
    상기 게이팅 회로는 스위칭 튜브를 포함하고, 상기 스위칭 튜브의 제어단은 상기 게이팅 제어 모듈에 연결되며, 상기 스위칭 튜브의 제1 단은 상기 전역 데이터 버스에 연결되고, 상기 스위칭 튜브의 제2 단은 상기 저장 어레이에 연결되고, 상기 스위칭 튜브는 상기 게이팅 신호의 제어하에 상기 제1 단과 상기 제2 단 사이의 데이터 전송 경로의 도통 또는 차단을 선택하기 위한 것인 반도체 메모리.
  11. 제10항에 있어서,
    상기 스위칭 튜브는 고전압 스위칭 튜브인 반도체 메모리.
  12. 제10항에 있어서,
    상기 스위칭 튜브는 하이 레벨로 도통하는 반도체 메모리.
  13. 제1항에 있어서,
    상기 반도체 메모리는, 상기 체크 모듈에 일대일로 대응되게 연결되며, 외부에서 입력된 상기 데이터 정보를 수신하거나 또는 판독한 상기 데이터 정보를 외부에 출력하기 위한 적어도 하나의 바이트 데이터 포트를 더 포함하는 반도체 메모리.
  14. 제1항에 있어서,
    상기 반도체 메모리는, 각각 상기 체크 모듈 및 상기 전역 데이터 버스에 연결되며, 판독 및 기록 인에이블 신호를 수신하고, 상기 판독 및 기록 인에이블 신호의 제어하에 상기 체크 모듈과 상기 체크 모듈에 대응되는 상기 전역 데이터 버스 사이의 데이터 전송 방향을 선택하기 위한 판독 및 기록 제어 모듈을 더 포함하는 반도체 메모리.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116092564B (zh) * 2023-03-14 2023-06-23 长鑫存储技术有限公司 一种存储器以及测试方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000268596A (ja) * 1999-03-12 2000-09-29 Mitsubishi Electric Corp 半導体記憶装置
JP4217242B2 (ja) * 2003-08-18 2009-01-28 富士通マイクロエレクトロニクス株式会社 不揮発性半導体メモリ
KR100666170B1 (ko) 2005-01-17 2007-01-09 삼성전자주식회사 결함 페이지 버퍼로부터의 데이터 전송이 차단되는와이어드 오어 구조의 불휘발성 반도체 메모리 장치
US7694193B2 (en) * 2007-03-13 2010-04-06 Hewlett-Packard Development Company, L.P. Systems and methods for implementing a stride value for accessing memory
JP5194302B2 (ja) * 2008-02-20 2013-05-08 ルネサスエレクトロニクス株式会社 半導体信号処理装置
JP2010040144A (ja) * 2008-08-07 2010-02-18 Toshiba Corp 不揮発性半導体記憶システム
CN101964205B (zh) 2010-09-17 2013-08-07 记忆科技(深圳)有限公司 基于固态硬盘的ecc模块动态复用系统及方法
CN102332295B (zh) 2011-07-15 2013-06-26 北京兆易创新科技股份有限公司 存储器电路及应用所述存储器电路读取数据的方法
US8667368B2 (en) * 2012-05-04 2014-03-04 Winbond Electronics Corporation Method and apparatus for reading NAND flash memory
US8885425B2 (en) * 2012-05-28 2014-11-11 Kabushiki Kaisha Toshiba Semiconductor memory and method of controlling the same
US9250995B2 (en) * 2013-05-29 2016-02-02 Seagate Technology Llc Protection of data in memory
CN105474325B (zh) * 2013-08-22 2019-08-02 瑞萨电子株式会社 将双单元的存储数据屏蔽而进行输出的半导体器件
US9946607B2 (en) * 2015-03-04 2018-04-17 Sandisk Technologies Llc Systems and methods for storage error management
KR20170035103A (ko) 2015-09-22 2017-03-30 삼성전자주식회사 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
KR20170121798A (ko) 2016-04-26 2017-11-03 삼성전자주식회사 반도체 메모리 장치 및 이의 동작 방법
JP6178909B1 (ja) * 2016-09-15 2017-08-09 ウィンボンド エレクトロニクス コーポレーション 不揮発性半導体記憶装置
US10484174B1 (en) * 2017-11-01 2019-11-19 Pure Storage, Inc. Protecting an encryption key for data stored in a storage system that includes a plurality of storage devices
KR102432551B1 (ko) 2018-02-13 2022-08-16 삼성전자주식회사 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 반도체 메모리 장치의 동작 방법
US10764371B2 (en) * 2018-07-13 2020-09-01 EMC IP Holding Company LLC Host device with multi-path layer configured to provide cluster identification information to storage system
US11113409B2 (en) * 2018-10-26 2021-09-07 Pure Storage, Inc. Efficient rekey in a transparent decrypting storage array
CN112634955A (zh) 2019-09-24 2021-04-09 长鑫存储技术有限公司 Dram存储器
CN213183603U (zh) 2020-09-14 2021-05-11 长鑫存储技术有限公司 半导体存储器

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