JPH01223541A - インタリーブメモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［目次］ 概要 産業上の利用分野 従来の技術 発明が解決しようとする問題点 問題点を解決するための手段 作用 実施例 発明の効果 ［概要コ 本発明は、 データの読み出しと書き込みとが共通の端子を介して行
なわれるメモリで各バンクが形成されたインタリーブメ
モリ装置に間するものであり、競合によるバンクアクセ
スの待ち時間を解消できる装置の提供を目的とし、 このため、データの読み出しと書き込みとが共通の端子
を介して行なわれるメモリで各バンクが形成され、ＥＣ
Ｃ回路と部分書込回路とが各バンクに設けられた、こと
を特徴としている。

［産業上の利用分野］ 本発明は、データの読み出しと書き込みとが共通の端子
を介して行なわれるメモリで各バンクが形成されたイン
タリーブメモリ装置に間するものである。

情報処理装置に使用されるメモリ装置ではメモリユニッ
トを複数のバンクに分割してインタリーブ動作が行なわ
れることにより、メモリのアクセス効率が高められる。

そしてＦＣＣ回路（データの誤り検出、訂正回路）が設
けられることにより、装置の信碩性が高められる。

さらに部分書込回路が設けられることにより、データ幅
の異なるデータの書き込みが可能となる。

［従来の技術］ バンクのメモリとしては、第６図（Ａ）のように書込デ
ータＷＤが入力される端子と読み出しデータＲＤが出力
される端子とが別々に設けられたものを使用できるが、
例えば同図（Ｃ）のようにデータ幅が３２ビツトで７ビ
ツトＥＣＣの場合にはＩＭＸＩ＝ＩＭｂｉｔのメモリが
使用されてバンク容量が４Ｍｂ　ｉ　ｔとされると、そ
のメモリ増設単位は４Ｍｂｉｔとなり、１回のアクセス
で動作する素子数は３９となる。

これに対して同図（Ｂ）に示されるこの種の装置におい
ては、バンクメモリにデータの読み出しと書き込みとが
共通の端子を介して行なわれるものが使用される。

そしてデータ幅が３２ビツトで７ビツトＥＣＣの場合に
おいて、２５６ＫＸ４＝２５６Ｋｂ　ｉ　ｔのメモリが
使用されてバンク容量が４Ｍｂｉｔとされると、同図（
Ｃ）のように増設単位がＩＭｂｉｔとなり、１回のアク
セスで動作する素子数が１０となる。

従ってこの種の装置はユーザの要求する単位でバンクメ
モリを増設でき、また消費電力を低減できる。

第７図には従来におけるこの種のインタリーブメモリ装
置２０の概略構成が示されており、システムアドレスバ
ス２２　（ＳＡＢ）へ不図示の各プロセッサから送出さ
れたアドレスデータはアドレスラッチ２４を介して第１
バンクメモリ２６−１（白Ｏ）、第２バンクメモリ２８
−２　（Ｂｌ）。

第３バンクメモリ２６−３　（Ｂ２）、第４バンクメモ
リ２６−４　（Ｂ３）に与えられる。

そしてバンクメモリ２Ｇ−１，２６−２，２６−３，２
６−４の読出データはメモリデータバス２８　（ＭＤＢ
）及びシステムデータバス３０（ＳＤＢ）を介して各プ
ロセッサへ送出され、書込データは逆の経路でバンクメ
モリ２６−１．２６−２．２６−３．２６−４に与えら
れる。

さらに読出データの誤り検出及び訂正は上記の経路中に
設けられた書込読出回路３２により行なわれており、ま
たデータの部分書込も書込読出回＃ｉ３２により行なわ
れている。

第８図では従来例のデータ読み出し作用が説明されてお
り、第１スロツト（スロット：ｌバスサイクル）でシス
テムアドレスバス２２ヘアドレスデータが送出されると
、そのデータは第２スロツト〜第４スロツトに亘すラッ
チされる。

そして第２スロツトでシステムアドレスバス２２が開放
され、他バンク用のアドレスデータ送出が可能となる。

第２スロツトでアドレスデータがラッチされると、該当
のバンクメモリ２６−１が動作を開始し、第３スロツト
でバンクメモリ２６−１の読出データがメモリデータバ
ス２日へ送出される。

その読出データは書込読出回路３２にセットされ、第４
スロツトでは書込読出回路３２から読出データがシステ
ムデータバス３０へ送出される。

また第９図ではデータの全書込作用が説明されておりこ
の場合には第２スロツトで書込データが書込読出回路３
２にセ・ントされ１．第３スロツトでメモリデータバス
２８へ送出される。

第１θ図では部分書込（リード・モディファイ・ライト
）の作用が説明されており、第１スロツトで第１バンク
メモリ２６−１の書込アドレスを示すデータがシステム
アドレスバス２２へ送出され、第２スロツトでそのアド
レスデータがラッチされる。

そして第３スロツトで該当アドレスの全ビットデータが
第１バンクメモリ２６−１から読み出され、メモリデー
タバス２８へ送出される。

さらに第４スロツトでは書込読出回路３２にセットされ
た続出データがシステムデータバス３０上の部分書込デ
ータと組み合わされて書込データが生成される。

このときにエラーが検出された場合には、その訂正が書
込読出回路３２で行なわれる。

最後の第５スロツトでは書込読出回路３２から書込デー
タがメモリデータバス２８へ送出され、第１バンクメモ
リ２６−１の同一アドレスへ書き込まれる。

このように、メモリデータバス２８が各バンクメモリ２
６−１．２６−２．２６−３．２６−４ミこ共通とされ
ているので、部分書込時にはメモリデータバス２８が第
３スロツトと第５スロツトとで使用される。

そして第１１図においては、バンクメモリ２６−１に対
する部分書込用のアドレスデータがシステムアドレスバ
ス２２へ第１スロツトで送出され、バンクメモリ２６−
２に対する続出用のアドレスデータが１スロット分の期
間を経過してから送出される。

その際には第１０図の説明からも理解されるように、バ
ンクメモリ２６−１の第５スロツトが第３スロツトとと
もに部分書込で使用されるので、第５スロツトはバンク
メモリ２６−２のデータ読み込みに使用できず、次のス
ロットで読出データがバンクメモリ２６−２からメモリ
データバス２８上へ読み出される。

また第１２図においては、バンクメモリ２６−１．２６
−２．２６−３．２６−４に対する部分書込用のアドレ
スデータと書込データとがシステムアドレスバス２２と
システムデータバス３０とへ順次連続して送出される。

そして各バンクメモリ２Ｂ−１，２６−２，２６−３，
２６−４のアクセスにメモリデータバス２８が共通して
使用されるので、同図のようにバンクメモリ２６−１．
２６−２．２６−３．２６−４のデータ書き込みと読み
出しとが交互に順次行なわれろ。

［発明が解決しようとする問題点コ 以上のように従来においては、書込読出回路３２がバン
クメモリ２６−１．２６−２．２６−３゜２６−４のア
クセスに共通して使用されていたので、アクセスデータ
が各バンクに共通のメモリデータバス２８へ送出され、
このため第１１図及び第１２図のようにバンクアクセス
の競合時にはメモリデータバス２８の使用権を調整する
ことが必要となる。

したがってメモリデータバス使用権の調整制御が複雑と
なり、またバンクアクセス待ちが生じてメモリアクセス
の速度が低下するという問題が生じていた。

本発明は上記従来の課題に鑑みてなされたものであり、
その目的は、複雑な制御を要するバンクアクセス待ちを
回避して容易かつ高速なメモリアクセスが可能となるイ
ンタリーブメモリ装置を提供することにある。

［問題点を解決するための手段］ 上記目的を達成するために、本発明に係る装置は第１図
のように構成されている。

同図において、装置の各バンク１１−１．１１−２・・
・１１−ｎはデータの読み出しと書き込みとが共通の端
子を介して行なわれるメモリ１０−１．１０−２−　・
・１０−ｎで形成されている。

そしてそれらバンク１１−１．１１−２・・・１１−ｎ
にはＥＣＣ回路１２−１．１２−２．−・・１２−ｎと
部分書込回路１３−１．１３−２・・９番１３−ｎとが
各々設けられている。

［作用コ 本発明では、各バンク１１−１．１１−２φ争・１１−
ｎにＥＣＣ回路１２−１．１２−２．−・・１２−ｎと
部分書込回路１３−１．１３−２・・φ１３−ｎが設け
られたので、それらバンク１１−１．　１１−２φ・命
１１−ｎに対するアクセスを独立して別々に行なうこと
が可能となる。

〔実施例］ 以下、図面に基づいて本発明に係る装置の好適な実施例
を説明する。

第２図には実施例の全体構成が示されており、バンクメ
モリ２６−１．２６−２．２６−３．２６−４毎に書込
読出回路３２−１．３２−２．３２−３．３２−４設け
られている。

このためバンクメモリ２６−１．２６−２．２６−３．
２６−４と書込読出回路３２−１．３２−２．３２−３
．３２−４との間ではアクセスデータがメモリデータバ
ス２８−１．２８−２．２８−３．２８−４へ各々送出
されている。

第３図には各書込読出回路３２−１．３２−２゜３２−
３．３２−４の構成が示されており、システムデータバ
ス３０へ送出された書込データはアライナ−３４を介し
てチエツクビットジェネレータ３６へ与えられる。

チエツクビットジェネレータ３６ではその書込データか
らチエツクビットが生成され、ＭＰＸ３８を介して書込
データとともにライトデータレジスタ４０にセットされ
る。

その書込データはアライナ−３４からデータコレクタ４
２を介してライトデータレジスタ４０に与えられており
、その結果、ライトデータレジスタ４０にはチエツクピ
ットが付加された書込データがセットされる。

さらにライトデータレジスタ４０にセットされたデータ
はメモリデータバス２８−１．２８−２゜２８−３また
は２８−４へ送出されており、バンクメモリ２６−１．
２６−２．２６−３または２６−４へ書き込まれる。

またバンクメモリ２６−１．２６−２．２６−３または
２６−４から読み出されたデータはメモリデータバス２
８−１．２８−２．２８−３または２８−４を介してフ
ェッチデータレジスタ４３にセットされ、シンドローム
ジェネレータ４４に与えられる。

その生成データはデコーダ４６を介してデータコレクタ
４２に与えられ、データコレクタ４２では誤り発生時に
読出データの訂正が行なわれる。

その読出データはＭＰＸ４８に与えられ、システムデー
タバス３０へ送出される。

そして部分書込時には読出データがフェッチデータレジ
スタ４３からアライナ−３４へ与えられ、アライナ−３
４ではそのデータとシステムデータバス３０から与えら
れた部分書込データとが組み合わされて合成される。

これにより得られた書込データはデータコレクタ４２を
介してライトデータレジスタ４０にセットされ、メモリ
データバス２Ｂ−１，２８−２゜２８−３または２８−
４を介してバンクメモリ２６−１．２６−２．２６−３
または２６−４に書き込まれる。

なお、第３図においてはエラージェネレーションレジス
タ５０が設けられており、その試験用データはＭＰ　Ｘ
　３　Ｂを介してライトデータレジスタ４０に与えられ
ている。

またデータコレクタ４２で得られたデータはり−ドデー
タバッファ５２に与えられており、そのリードデータバ
ッファ５２及びＭＰＸ４８を介してシステムデータバス
３０へ送出されている。

第４図では本実施例の部分書込作用が説明されており、
同図においてはバンクメモリ２６−１に対する部分書込
用のアドレスデータがシステムアドレスバス２２へ送出
され、１スコツト分の期間を経過したときにバンクメモ
リ２６−２に対する読出用のアドレスデータがシステム
アドレスバス２２へ送出される。

それらのアドレスデータは各々次のスロットでラッチさ
れ、バンクメモリ２６−１の第３スロツトではアドレス
データで示されるアドレスの全ビットデータがフェッチ
データレジスタ４３にセットされる。

さらに第４スロツトではフェッチデータレジスタ４３に
セットされた続出データがプロセッサからシステムデー
タバス３０へ送出された部分書込データと７ライナー３
４で組み合わされて合成され、これにより読出データの
一部が部分書込データで書き替えられる。

その際に誤りが検出された場合には、データコレクタ４
２で誤りの訂正が行なわれる。

次の第５スロツトではデータコレクタ出力の書込データ
にチエツクビットジェネレータ３６のチエツクピットを
付加したデータがライトデータレジスタ４０にセットさ
れ、再びメモリデータバス２８−１を介してバンクメモ
リ２６−１の同一アドレスに書き込まれる。

ここで、その部分書込中にはバンクメモリ２６−２につ
いて設けられた書込読出回路３２−２が書込読出回路３
２−１と独立して動作でき、メモリデータバス２８−２
が空きの状態となっているので、先の部分書込と次のデ
ータ読み出しとの間でバンクアクセスに競合が生ずるこ
とはない。

このためアクセス待ちを行なうことなくバンクメモリ２
６−２のデータ読み出しが第８図の場合と同様に部分書
込と並行して行なわれる。

このように部分書込に続くデータの呼出がアクセス待ち
を生ずることなく異なるバンクに対して行なえる。

このことは書き込みが行なわれる場合にも同様であり、
また部分書込が異なるバンクに対して連続的に行なわれ
る場合にも同様である。

第５図ではバンクメモリ２６−１．２６−２゜２６−３
．２６−４に対して部分書込が順次連続して行なわれる
場合の作用が説明されており、それらのアドレスデータ
と部分書込データとがシステムアドレスバス２２とシス
テムデータバス３０から逐次入力される。

そしてメモリデータバス２８−１．２８−２゜２８−３
．２８−４のいずれかが部分書込に使用されているとき
には他の全てがこれとは別に独立して部分書込に使用で
きるので、メモリアクセスに競合が生ずることはない。

したがってアクセス待ちを生ずることなく、連続して部
分書込を各バンクに第５図のように順次連続して行なう
ことが可能となる。

このため本実施例によれば、複雑な制御を要することな
くインタリーブメモリ装置２０を高速にアクセスするこ
とができる。

その結果、ユーザの要望に応じたメモリ増設が可能であ
り、しかも消費電力が少なく、そして複雑なアクセス制
御を要せず、そのうえ高速なアクセスを行なえる最適な
インタリーブメモリ装置２０を構成することが可能とな
る。

［発明の効果］ 以上説明したように本発明によれば、データの読み出し
と書き込みとが共通の端子を介して行なわれるメモリで
形成された各バンクにＦＣＣ回路と部分書込回路とが設
けられたので、ユーザの要望に応じたメモリ増設が可能
であって消費電力が少なく、しかもアクセスＩＦＩＩＩ
が容易であり、そのうえ高速アクセスを行なえる高性能
なインタリーブメモリ装置を構成することが可能となる
。

【図面の簡単な説明】

第１図は発明の原理説明図、 第２図は実施例の全体構成説明図、 第３図は実施例における書込読出回路の構成説明図、 第４図は実施例の部分書込作用説明図、第６図は実施例
の連続部分書込作用説明図、第６図はバンクメモリのタ
イプ比較説明図、第７図は従来例の全体構成説明図、 第８１！Ｉは従来例のデータ続出作用説明図、第９図は
従来例のデータ全書込作用説明図、第１０図は従来例の
部分書込作用説明図、第１１図は従来例のアクセス競合
作用説明図、第１２図は従来例の連続部分書込作用説明
図である。 ２０・・・インタリーブメモリ装置、 ２２◆・Φシステムアドレスバス、 ２４・・・アドレスラッチ、 ２６−１．２６−２．２６−３．２６−４・争φバンク
メモ電ノ、 ２８−１．２８−２．２８−３．２８−４・・・メモリ
データバス、 ３０−−・システムデータバス、 ３２−１．３２−２．３２−３．３２−４・・・書込読
出回路、 ３４・・・アライナ−１ ３６・・・チエツクピットジェネレータ、４０・・・ラ
イトデータレジスタ、 ４２・・・データコレクタ、 ４４・・・シンドロームジェネレータ、４６◆命・デコ
ーダ。 発明の原理説明図 第　　ｌ　　図 従来例のデータ続出作用説明図 第８図 従来例のデータ全書込作用説明図 第９図

Claims (1)

1. 【特許請求の範囲】 データの読み出しと書き込みとが共通の端子を介して行
   なわれるメモリ（１０−１、１０−２、…１０−ｎ）で
   各バンク（１１−１、１１−２…１１−ｎ）が形成され
   、 ＥＣＣ回路（１２−１、１２−２、…１２ −ｎ）と部分書込回路（１３−１、１３−２…１３−ｎ
   ）とが各バンク（１１−１、１１−２…１１−ｎ）に設
   けられた、 ことを特徴とするインタリーブメモリ装置。