JPH02235154A - メモリ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 玖丘盈ヱ 本発明はメモリ制御装置に関し、特に主記憶装置に接続
され部分書込を処理するメモリ制御装置に関する． 良困亘韮 従来、主記憶装置と接続されたメモリ制御装置では、主
記憶の信頼性、可用性および保守性を向上させるためエ
ラー訂正コード（ＥＣＣ）が用いられている．このＥＣ
Ｃを用いた部分書込処理では、主記憶装置から読出され
たデータおよびＥＣＣに対してＥＣＣ訂正処理が行なわ
れ、その所望の部分のデータと訂正されたデータとがマ
ージされ、マージされたデータに基づいてＥＣＣが生成
され、生成されたＥＣＣとマージされたデータとが併合
されて主記憶装置に対し書込まれる．この部分書込動作
において、読出後書込終了までは、アクセス中のアドレ
スに対し他のアクセスがあるとデータ保証されない．こ
のため、アクセスされたバンクに対するとジー信号の発
生信号を通常の続出、書込時間よりも長い時間設定して
他のアクセスリクエスト信号を抑止するか、またはアク
セス中のアドレスと新たにアクセスされたアドレスとの
比較により、同一アドレスへのアクセスを抑止する必要
がある． さらに、部分書込処理は主記憶に対する読出し処理と書
込み処理の２つのフェーズを必要とするため、２回目の
全書込み時にも主記憶に対して書込みリクエストを送出
する必要がある．一般的に部分書込みサイクルタイムは
、リードまたは全書込みサイクルタイムと比較してマー
ジ動作が加わるなめに長時間必要とし、マージ後の全書
込み時にはリクエストが新に送出されなければならない
． このような条件で、回路を簡単化するため、最優先で他
の全リクエストを抑止する方法が採用されている．この
ため、部分書込みリクエストの頻度が多くなるとメモリ
アクセスの待ち時間が増加し、競合性能が低下するとい
う欠点がある．１豆Ω旦且 本発明の目的は、メモアクセスの競合性能を向上するよ
うにしたメモリ制御装置を提供することである． 及曹眩リ１底 本発明によれば、メモリアクセス要求元からの複数のリ
クエストのうちリクエスト先のバンクのビジーチェック
を行い１つのリクエストを選択するリクエスト選択手段
と、前記メモリアクセス要求元からのリクエストが部分
書込みリクエストのとき、リクエストアドレス，コード
及び書込みデータを格納する格納手段と、前記メモリア
クセス要求元からのリクエストが部分書込みリクエスト
のとき読出しアドレスで指定されるそのバンクに対する
メモリカードからの読出しデータを選択し前記格納手段
に格納された書込みデータとマージして出力する出力手
段と、前記選択手段でのビジ一チェック対象の複数リク
エストのアクセス先であるメモリカードが前記出力手段
で出力されるマージデータを書込むメモリカードと同一
であるか否かを判定する判定手段と、この判定手段によ
り同一であると判定された前記リクエストを抑止するリ
クエスト抑止手段とを含むことを特徴とするメモリ制御
装置が得られる． Ｋ監１ 次に、本発明の一実施例について図面を参照しながら詳
細に説明する． 第１図を参照すると、本発明の一実施例は第１の演算プ
ロセッサ（図示せず、以下ＥＰＵＩ）からのリクエスト
アドレス、書込および続出等の動作指示を示すリクエス
トコードおよびストアデータ（以下単にリクエスト）を
受付けるＥＰＵＩリクエスト受付バッファ１０，第２の
演算プロセッサ（図示せず、以下ＥＰｔＪ２）からのリ
クエストを受付けるＥＰＵ２リクエスト受付バッファ１
１，入出力プロセッサ（図示せず、ＩＯＰ）からのリク
エストを受付けるＩＯＰリクエスト受付バツファ１２，
こららバッファ１０〜１２を介して各要求元から与えら
れるリクエストに対して主記憶装置のバンクビジーチェ
ックを行ない、ビジーチェックにパスした時に装置間の
優先度がとられて１つのリクエストを選択するビジーチ
ェック回路１３，このビジーチェック回路１３の出力に
より選択された受付バッファ１０〜１２のうちの１つか
らのデー．夕を選択し格納するストアデータレジスタ２
０，前記とジーチェック回路１３の出力により選択され
た受付バッファ１０〜１２のうちの１つからのリクエス
トアドレスを選択し格納するリクエストアドレスレジス
タ２１，前記ビジーチェック回路１３の出力により選択
された受付バッファ１０〜１２のうちの１つからのリク
エストコードを格納するリクエストコードレジスタ２２
，ストアデータレジスタ２０からのストアデータに基づ
いてＥＣＣを生成するＢＣＣ生成回路８６，部分書込時
、要求元からストアデータレジスタ２ｏを介して与えら
れるストアデータを、主記憶装置からのりプライデー夕
が返ってくるまで保持する部分書込データバッファ８２
．各バンク０〜３のそれぞれからの読出データを格納す
るりプライデータレジスタ７０〜７３．これらデータレ
ジスタ７０〜７３のデータを訂正するＥＣＣ訂正回路７
４および７５，これ等ＥＣＣ訂正回路からの訂正結果を
格納するＥＣＣ訂正結果レジスタ７６および７７，続出
データがこれらレジスタ７６および７７にセットされる
タイミングで前記部分書込データバッファ８２からデー
タを格納する部分書込データレジスタ８３．部分書込時
、レジスタ６７および７７から与えられる訂正データの
うち１６バイトのうち８バイトの訂正データを選択する
２ウェイセレクタ７８，このセレクタ７８で選択された
８バイトのデータの内、要求元の示すバイトのみ要求元
からの書込データと差替えるマージ回路８４，このマー
ジ回路８４で生成された新たなデータに基づきＥＣＣを
生成するＥＣＣ生成回路８５，部分書込時においては回
路８５からのデータを格納し、全書込時においては回路
８６からのデータを格納する主記憶装置のバンク０，１
．２および３に対するストアデータレジスタ８７．８８
，８９および９０．およびレジスタ７６および７７から
の訂正データをＥＰＵＩ．ＥＰＵ２およびＩＯＰに対す
るリプライデー夕とするリブライ送出レジスタ７９．８
０および８１を含む一本発明の一実施例の特徴部分を以
下説明する．第２図を参照すると、主記憶バンク書込信
号生成回路３１は、リクエストコードレジスタ２２から
のブロック・リードリクエストを格納するブロック・リ
ードリクエストレジスタ３１０，リクエストコードレジ
スタ２２からの全てのリクエストコードを格納するリク
エストレジスタ３１１，このリクエストレジスタ３１１
からの信号に応答してレジスタ２２からのバンク情報を
解読しバンク０，１．２および３のいずれかを特定する
信号を出力するデコーダ３１２．ブロックリードリクエ
ストレジスタ３１０からのブロック・リードリクエスト
に応答してデコーダ３１２からの信号を修飾しバンク０
アドレスレジスタ４０，バンク１アドレスレジスタ４１
，バンク２アドレスレジスタ４２，およびバンク３アド
レスレジスタ４３に対するセット指示信号を生成するバ
ンク修飾回路３１３．リクエストコードレジスタ２２か
らの全書込リクエストを格納する全書込リクエストレジ
スタ３１４，およびこのレジスタ３１４からのリクエス
トに応答してレジスタ２２からのバンク情報を解読し、
バンクＯ書込レジスタ５０，バンク１書込レジスタ５１
，バンク２＠込レジスタ５２およびバンク３書込レジス
タ５３に供給するとともにこれらのレジスタ５０〜５３
およびストアデータレジスタ８７〜９０へのセット指示
信号を発生するデコーダ３１５を含む．なお、同一バン
クには連続でアクセスできないなめ主記憶装置への各種
出力レジスタは２マシンサイクルＴ間自動的に内容が閑
証される．第３図を参照すると、あるバンクに対する部
分書込リクエストが主記憶装置に有効信号を送るため、
該バンクに対するリクエストを抑止しなければならず、
このためタイミング制御用シフトレジスタ３４は、各レ
ジスタに対するタイミング制御を行う．このシフトレジ
スタ３４は部分書込（ＰＷ》ビジーチェックパスを介し
て与えられる部分書込（ＰＷ）リクエストボートアベイ
ル信号を入力し、バンクビジー有効信号Ａ．ＢおよびＣ
を部分書込リクエストコードバッファ３２に供給すると
ともに各バンクに対するアドレスレジスタ４０〜４３，
書込レジスタ５０〜５３，ストアデータ８７〜９０およ
び部分書込データレジスタ８３にセット指示信号を出力
する． 第４図を参照すると、部分書込リクエストコードバッフ
ァ３２は部分書込リクエストがビジーチェック回路１３
でのチェックを通過し、リクエストコードレジスタ２２
に格納された動作指示とバンクナンバーとを入力する．
部分書込リクエストは読出動作とマージ後の書込動作と
の２フエーズに分解されて実行されるため、部分書込リ
クエストコードバッファ３２は書込時まで入力した指示
とナンバーを保持する． 部分書込リクエストは主記憶装置からのデータと要求元
からのストアデータのマージ動作が終了するまで固定さ
れたマシンサイクルタイムＴ数、部分書込リクエストコ
ードバッファ３２で保持された後、そのバンクに対する
書込レジスタ５０，５１．５２および５３に″１”を出
力する．部分書込リクエストコードバッファ３２は、要
求元からのリクエストコードおよびバンクナンバーを入
力し、７マシンサイクル、すなわち７Ｔ間持ち回るパイ
プライン３２０〜３２６である．マシンサイクルＴ７，
８および９のタイミングでは、格納内容を持ち回るバン
クがいずれのバンクかをデコーダ３２７〜３２９が解読
する．また、持ち回りコードから与えられる部分書込み
リクエスト３３０〜３３２とタイミング制御用シフトレ
ジスタ３４から与えられるバンクビジー有効信号Ａ，Ｂ
，Ｃをアンドゲート３３３〜３３５が論理積をとり、論
理積結果はデコーダ３２７〜３２９のイネーブル信号と
なる．デコーダ３２７〜３２９からの信号は各バンク対
応にオアゲート３３６〜３３９で論理和がとられる．こ
のオアゲートの出力はバンク０〜３に対応するバンクビ
ジー信号となる，このバンクビジー信号はビジーチェッ
ク回路１３に供給され、その間ボートからそのバンクに
対して与えられるべきリクエストが抑止される． デコーダ３２９からの出力は、このバンクビジー信号を
生成すると共に、バンク０〜３に対する書込みレジスタ
５０〜５３に部分書込みリクエストを供給すると共に、
これらレジスタ５０〜５３、ストアデータレジスタ８７
〜９０及びアドレスレジスタ４０〜４３に対し、部分書
込み側の入力を選択してセットするよう指示信号となる
．この実施例では、部分書込みリクエストの書込み動作
を最優先で行うために、そのタイミングでの同一バンク
でのリクエストはボート、すなわち受付けバッファ１０
〜１２で待たされる．但し、異なるバンクの場合は、部
分書込みリクエストと読出し及び全書込みリクエストと
は同一クロックで処理される． 第１図を参照すると、バンク０，１．２および３に対す
る書込レジスタ５０，５１．５２および５３は、全書込
時には主記憶バンク書込生成回路３１からの内容をセヴ
トし、部分書込時には部分書込リクエストコードバッフ
ァ３２の内容をセットする．すなわち、そのバンクに対
する書込レジスタが“１ｎをセットする． アドレス変換回路３０は、リクエストアドレスレジスタ
２１からの論理アドレスを物理アドレスに変換する． 第１図および第５図を参照すると、部分書込リクエスト
アドレスバッファ３３は、アドレスを格納するレジスタ
群３４０〜３４５を含み、部分書込リクエストが受付バ
ッファ１０〜１２のとジーチェックにパスした時、アド
レス変換回路３０で論理アドレスから物理アドレスへ変
換後格納される．出力タイミングは、部分書込リクエス
トコードバッファ３２と同時タイミングである．このバ
ッファ３３はアドレスを６マシンサイクル６Ｔ間持ち回
る． 第６図を参照すると、第１図の部分書込データバッファ
８２も、第５図で示された部分書込リクエストアドレス
バッファ３３の梢或，ラッチタイミングおよび持回機能
と同じである． 第１図を参照すると、バンク０．１．２および３に対す
るアドレスレジスタ４０．４１．４２および４３は主記
憶装置のバンク０，１．２および３に対するアクセス時
、通常はアドレス変換回路３０からの変換結果を入力し
、部分書込時の全書込時に部分書込リクエストアドレス
バツファ３３の出力を入力する． この実施例では、各バンクのサイクルタイムはＩＴ（１
クロック》であり、メモリアクセス制御装置と主記憶装
置との間の転送時間は２Ｔである．アドレスレジスタ４
０〜４３は、転送のため２Ｔ（２クロック）間アドレス
を保持する．次に本発明の一実施例のアクセス対象とな
る主記憶装置の概要を説明する． 第１図を参照すると、主記憶装置は４バンクから構成さ
れ、それぞれバンク番号０．１．２および３を有する．
主記憶装置はランダムアクセスメモリとアドレスレジス
タから構成され、制御はすべて本発明の一実施例である
メモリアクセス制御装置により行なわれる． ライトレジスタ１００〜１０３はメモリバンク０．１．
２および３に対応し、書込レジスタ５０〜５３の書込信
号を入力する．アドレスレジスタ１１０〜１１３はメモ
リバンク０，１．２および３に対応し、各バンクはこの
レジスタ１１０〜１１３からのアドレスにより読出また
は書込動作を行なう．ストアデータレジスタ１２０〜１
２３はストアデータレジスタ８７〜９０からのストアデ
ータを受け、対応するメモリバンクＯ〜３にストアデー
タをストアする．この他、主記憶装置はメモリバンク０
，１，２および３のメモリ本体１３０，　１３１，１３
２および１３３およびこのメモリ本体１３０〜１３３か
らのデータを受ける続出レジスタ１４０〜１４３を有し
ている．この続出レジスタ１４０〜１４３の出力はメモ
リアクセス制御装置のりプライデータレジスタ７０〜７
３に与えられる． 次に本発明の一実施例の動作のうち部分書込リクエスト
処理の動作を図面を参照して詳細に説明する． 第１図、第３図および第７図を参照して、バンク０に対
する部分書込リクエストがＥＰＵＩから与えられた場合
を想定する．リクエストがタイミングＴ１でＥＰＵＩリ
クエスト受付バッファ１０に格納される．タイミングＴ
１でメモリのとジーチェックにバスしたリクエストは、
次のタイミングＴ２でストアデータレジスタ２０，リク
エストアドレスレジスタ２１およびリクエストコードレ
ジスタ２２に格納される．この実施例では、主記憶装置
の同一バンクへの転送サイクルは２マシンサイクル２Ｔ
であるため、次の１マシンサイクルＩＴ間、すなわちタ
イミングＴ２ではバンク０がとジーにされる．あるバン
クへアクセスすると必ず次の１マシンサイクルＩＴ間は
とジーにされる．これは、バンクビジーフリップフロヅ
ブが各バンク０〜３に対応して４つ存在することを意味
する．また、主記憶装置に対する書込単位は８バイトで
ある．部分書込時データに関しては、メモリからの続出
データとマージを行なう必要があるため、要求元からの
ストアデータはその間バッファ８２で持ち回られる．持
回りマシンサイクルタイムＴ数は、メモリのアクセスタ
イムなどにより決定されるが、この実施例ではメモリか
ら続出データを読みマージ動作にとりかがるまで６マシ
ンサイクルタイム６Ｔ要するなめ、バッファ内で６マシ
ンサイクルＴ間持ち回られる． アドレスに関しては、まずメモリからの続出を必要とす
るため、物理アドレスへの変換権、バンク０アドレスレ
ジスタ４ｏにタイミングＴ３でセットされる．またこの
実施例ではメモリアクセス制御装置と主記憶装置との転
送は２マシンサイクルタイム２Ｔで行なわれるため、タ
イミングＴ３およびＴ４の２マシーンサイクルタイム２
Ｔ間アドレスが保持され、主記憶装置に出方される．こ
の出力はメモリバンク０アドレスレジスタ１１０にセッ
トされ、さらに１マシンサイクルタイムＴ後リードデー
タが続出レジスタ１４ｏ．にタイミングＴ６でセットさ
れる．すなわち、このとき１マシンサイクルＴがアクセ
スタイムとなる． 次にリクエストコードレジスタ２２にタイミングＴ２で
セットされた続出、全書込、部分書込動作を示すコード
、およびバンク情報は部分書込リクエストコードバッフ
ァ３２に次のタイミングＴ３で格納される．格納内容は
、７マシンサイクルタイムＴ間、すなわちタイミングＴ
９まで持回られる． 前記読出レジスタ１４０に読出されたデータは２マシン
サイクルタイムＴ後、すなわちタイミングＴ８でバンク
Ｏリプライレジスタ７０に確定される．前記データはＥ
ＣＣ訂正回路７４でエラー訂゜正が行なわれたあと、タ
イミングＴ９でＥＣＣ訂正結果レジスタ７６にセットさ
れる． 要求元からのストアデータは部分書込データバッファ８
２内から部分書込データレジスタ８３にタイミングＴ９
でセットされる．タイミングＴ９でマージ回路８４はＥ
ＣＣ訂正結果レジスタ７６の内容と部分書込データレジ
スタ８３の内容とのマージ動作を実行し、この結果はＥ
ＣＣ生成回路８５を介してタイミングＴＩＯでバンク０
ストアレジスタ８７に確定され、２マシンサイクルＴ間
保持され、タイミングＴ１２でメモリバンク０ストアデ
ータレジスタ１２０に確定される．次に、部分書込リク
エストコードバッファ３２に持回られたリクエストコー
ド、バンク情報は、タイミングＴ９でバンク番号が判定
される．この例では、バンク０に対して部分書込リクエ
ストが与えられることを想定しているなめ、判定結果は
バンク番号０となる．このため、タイミングＴ１０でバ
ンク０書込レジスタ１００にセットされる．次にタイミ
ングＴ３で部分書込アドレスバッファ３３に格納された
アドレスは７マシンサイクルタイムＴ間持回られ、タイ
ミング］゛１０でバンク０アドレスレジスタ４０にセッ
トされる．２マシンサイクルタイムＴ経過後、タイミン
グＴ１２でアドレスは主記憶装置のメモリバンク０アド
レスレジスタ１１０にセットされる．これにより、タイ
ミングＴ１２でアドレス、書込信号およびマージデータ
が主記憶装置に確定され書込動作が終了する． 上述のようにタイミングＴＩＯおよび１１の２マシンサ
イクルタイム間、部分書込リクエストが主記憶装置に有
効信号を送るため、タイミングＴ７，８および９の３マ
シンサイクルタイム間は、バンクＯに対するリクエスト
を抑止する必要がある．さらに、各レジスタに対するタ
イミング制御を行なうため、この実施例ではタイミング
制御用シフトレジスタ３４を設けている． 部分書込リクエストがビジーチェックにバスするとシフ
ト動作が開始され、タイミングＴ８で部分書込データバ
ッファ８２の出力が部分書込データレジスタ８３ヘセッ
トされる信号が出力される．さらにタイミングＴ９では
、バンク０アドレスレジスタ４０，バンク０書込レジス
タ５０　バンク０ストアデータレジスタ８７に対するセ
ット指示信号を発生する． さらにタイミングＴ９では、バンク０アドレスレジスタ
４０，バンク０書込レジスタ５０，バンク０ストアデー
タレジスタ８７に対するセット指示信号が発行される．
この際前記レジスタ入力の還択信号が部分書込側を指示
する． これらの制御は主記憶バンク書込信号生成回路３１およ
び部分ｔｒ込リクエストコードバッファ３２を中心に行
なわれる． タイミングＴ７．８および９の３マシンサイクルタイム
Ｔ間、バンクビジー信号が発行される．ｉ匪立左逮 本発明では、部分書込時のマージ後のストア、リクエス
ト受付けボートからの全書込みリクエスト及び読出しリ
クエストのアクセス対象カードが異なれば、同一マシン
サイクルで同時に処理できるので、メモリアクセスの競
合性能が上がるという効果がある．

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示す図、第２図は第
１図の主記憶バンク書込信号生成回路３１の詳細な構成
とリクエストコードレジスタ２２との関係を示す図、第
３図は第１図の制御タイミング用シフトレジスタ３４の
構成を示す図、第４図は第１図の部分書込リクエストコ
ードバッファ３２の詳細な構成を示す図、第５図は第１
図の部分書込リクエストアドレスバッファ３３の詳細な
構成を示す図、第６図は第１図の部分書込データバッフ
ァ８２の詳細な構成を示す図、第７図は本発明の一実施
例の動作のうち部分書込処理動作を示す図である． 主要部分の符号の説明 １０・・・・・・ＥＰＵ１リクエスト受付バッファ１１
・・・・・・ＥＰＵ２リクエスト受付バッファ１２・・
・・・・ＩＯＰリクエスト受付バッファ１３・・・・・
・ビジーチェック回路 ２０・・・・・・ストアデータレジスタ２１・・・・・
・リクエストアドレスレジスタ２２・・・・・・リクエ
ストコードレジスタ３０・・・・・・アドレス変換回路 ３１・・・・・・主記憶バンク書込信号生成回路３２・
・・・・・部分書込リクエストコードバッファ ３３・・・・・・部分書込リクエストアドレスバッファ ３４・・・・・・制御タイミング用シフトレジスタ４０
〜４３・・・・・・アドレスレジスタ５０〜５３・・・
・・・書込レジスタ ７０〜７３・・・・・・リプライデータレジスタ７４．
７５・・・・・・ＥＣＣ訂正レジスタ７６．７７・・・
・・・ＥＣＣ訂正結果レジスタ７８・・・・・・セレク
タ ７９〜８１・・・・・・リプライ送出レジスタ８２・・
・・・・部分書込データバッファ８３・・・・・・部分
書込データレジスタ８４・・・・・・マージ回路

Claims (1)

【特許請求の範囲】
1. （１）メモリアクセス要求元からの複数のリクエストの
   うちリクエスト先のバンクのビジーチェックを行い１つ
   のリクエストを選択するリクエスト選択手段と、前記メ
   モリアクセス要求元からのリクエストが部分書込みリク
   エストのとき、リクエストアドレス、コード及び書込み
   データを格納する格納手段と、前記メモリアクセス要求
   元からのリクエストが部分書込みリクエストのとき読出
   しアドレスで指定されるそのバンクに対するメモリカー
   ドからの読出しデータを選択し前記格納手段に格納され
   た書込みデータとマージして出力する出力手段と、前記
   選択手段でのビジーチェック対象の複数リクエストのア
   クセス先であるメモリカードが前記出力手段で出力され
   るマージデータを書込むメモリカードと同一であるか否
   かを判定する判定手段と、この判定手段により同一であ
   ると判定された前記リクエストを抑止するリクエスト抑
   止手段とを含むことを特徴とするメモリ制御装置。