JPH0258141A - メモリビジーチェック方式 - Google Patents
メモリビジーチェック方式Info
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- JPH0258141A JPH0258141A JP20814188A JP20814188A JPH0258141A JP H0258141 A JPH0258141 A JP H0258141A JP 20814188 A JP20814188 A JP 20814188A JP 20814188 A JP20814188 A JP 20814188A JP H0258141 A JPH0258141 A JP H0258141A
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- Japan
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- access
- bank
- access request
- memory
- busy
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- Pending
Links
- 238000000034 method Methods 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 4
- 230000004044 response Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 2
- 101100510617 Caenorhabditis elegans sel-8 gene Proteins 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
、概 要」
多重バンク構成を取る記憶部へのアクセス要求に対して
、該アクセス要求に関係するメモリのバンクの使用状験
の判別を行うメモリビジーチエツク方式に関し、 メモリを構成するバンクの数が多い程、メモリへのアク
セス要求に対するバンクビジーチエツクを行うための回
路のハード量の増加と、アクセスタイムの増加を生ずる
問題点の解決を目的とし、 アクセス選択部に、アクセス発生部からのアクセス要求
がアクセスしようとするバンクを含むｎ個のバンクに対
応したバンク使用状態情報を設定する手段を設け、アク
セス要求は上記使」 用状態情報と照合され、アクセス可能な場合には記憶部
へ送出されるよう構成する。
、該アクセス要求に関係するメモリのバンクの使用状験
の判別を行うメモリビジーチエツク方式に関し、 メモリを構成するバンクの数が多い程、メモリへのアク
セス要求に対するバンクビジーチエツクを行うための回
路のハード量の増加と、アクセスタイムの増加を生ずる
問題点の解決を目的とし、 アクセス選択部に、アクセス発生部からのアクセス要求
がアクセスしようとするバンクを含むｎ個のバンクに対
応したバンク使用状態情報を設定する手段を設け、アク
セス要求は上記使」 用状態情報と照合され、アクセス可能な場合には記憶部
へ送出されるよう構成する。
［産業上の利用分野コ
本発明は多重バンク構成を取る記憶部（本明細書ではメ
モリともいう）へのアクセス要求に対して、該アクセス
要求が関係するメモリバンクの使用状態の判別を行うメ
モリビジーチエツク方式に関する。
モリともいう）へのアクセス要求に対して、該アクセス
要求が関係するメモリバンクの使用状態の判別を行うメ
モリビジーチエツク方式に関する。
［従来の技術］
近年の計算機システムにおいては処理データの増大等に
より、増々処理能力の向上が要求されている。しかしデ
ータの蓄積場所であるメモリ装置においては、データの
読出し、書込みの為に必要な時間は中央処理装置の処理
速度に比較して決して速くはない。
より、増々処理能力の向上が要求されている。しかしデ
ータの蓄積場所であるメモリ装置においては、データの
読出し、書込みの為に必要な時間は中央処理装置の処理
速度に比較して決して速くはない。
この問題の解決の為に、メモリを複数のバンクに分割し
、各バンクを独立して動作できるように構成し、実質的
な処理速度の高速化を行なっている。
、各バンクを独立して動作できるように構成し、実質的
な処理速度の高速化を行なっている。
上記高速化の方式はメモリのインクリーピング（ｉｎｔ
ｅｒｌｅａｖｉｎｇ）として周知のものであり特に説明
はしないが、 このバンク数を増せば増す程、使用中のバンクに対して
新たなアクセスがぶつかる確率が低くなり、実質的に主
記憶の処理速度が向上する。
ｅｒｌｅａｖｉｎｇ）として周知のものであり特に説明
はしないが、 このバンク数を増せば増す程、使用中のバンクに対して
新たなアクセスがぶつかる確率が低くなり、実質的に主
記憶の処理速度が向上する。
［発明が解決しようとする課題］
メモリインタリーピングにおいてはメモリを構成するバ
ンクの数が多い程、等価的に主記憶の処理速度の向上を
図ることができるが、反面、バンク数が多くなると、メ
モリへのアクセス要求に対するバンクビジーチエツクを
行う回路の規模が増大し、またビジーチエツクのための
マシンサイクル及びアクセスタイムが増加する原因とな
る。
ンクの数が多い程、等価的に主記憶の処理速度の向上を
図ることができるが、反面、バンク数が多くなると、メ
モリへのアクセス要求に対するバンクビジーチエツクを
行う回路の規模が増大し、またビジーチエツクのための
マシンサイクル及びアクセスタイムが増加する原因とな
る。
本発明は、上記問題点に汲みなされたものであり、マシ
ンサイクル及びアクセスタイムを増加させることなしに
、バンク数の多いメモリへのアクセスを行い得るメモリ
ビジーチエツク方式を提供することを目的とする。
ンサイクル及びアクセスタイムを増加させることなしに
、バンク数の多いメモリへのアクセスを行い得るメモリ
ビジーチエツク方式を提供することを目的とする。
［課題を解決するための手段］
本発明によれば、上述の目的は前記特許請求の範囲に記
載した手段により達成される。すなわち、本発明は、独
立に動作可能なＮ個のバンクから構成される記憶部と、
最大ｎ個（ｎ＜Ｎ）のバンクを使用するアクセス要求を
発行する少く共１個のアクセス発生部と、該アクセス発
生部からのアクセス要求がアクセスするバンクの使用状
態を判別し、アクセス可能な場合には該アクセス要求を
記憶部へ送出するアクセス選択部とを有するメモリへの
アクセスシステムにおいて、アクセス選択部には、アク
セス発生部からのアクセス要求がアクセスしようとする
バンクを含むｎ個のバンクに対応したバンク使用状態情
報を設定する手段を設け、各アクセス要求がアクセス選
択部に設定される際には、該アクセス要求は上記バンク
使用状態情報によりバンクの使用状態が判別され、アク
セス可能な場合には記憶部へ該アクセス要求が送出され
るメモリビジーチエツク方式である。
載した手段により達成される。すなわち、本発明は、独
立に動作可能なＮ個のバンクから構成される記憶部と、
最大ｎ個（ｎ＜Ｎ）のバンクを使用するアクセス要求を
発行する少く共１個のアクセス発生部と、該アクセス発
生部からのアクセス要求がアクセスするバンクの使用状
態を判別し、アクセス可能な場合には該アクセス要求を
記憶部へ送出するアクセス選択部とを有するメモリへの
アクセスシステムにおいて、アクセス選択部には、アク
セス発生部からのアクセス要求がアクセスしようとする
バンクを含むｎ個のバンクに対応したバンク使用状態情
報を設定する手段を設け、各アクセス要求がアクセス選
択部に設定される際には、該アクセス要求は上記バンク
使用状態情報によりバンクの使用状態が判別され、アク
セス可能な場合には記憶部へ該アクセス要求が送出され
るメモリビジーチエツク方式である。
［作 用］
Ｎ個のバンクで構成されるメモリに対して、最大ｎ個（
ｎ ＜ Ｎ ）のバンクを使用するアクセス要求がアク
セス発生部からなされた場合には、該アクセス要求に関
係するｎ個分のバンクの使用状態の情報を、全バンクの
ビジー信号を保持する回路から選択抽出し、例えばレジ
スタ等に設定しておき、上記アクセス要求のビジーチエ
ツクは該レジスタとの間でのみ行″ハ、アクセス可能と
確認された場合に記憶部に該アクセス要求が送出される
。
ｎ ＜ Ｎ ）のバンクを使用するアクセス要求がアク
セス発生部からなされた場合には、該アクセス要求に関
係するｎ個分のバンクの使用状態の情報を、全バンクの
ビジー信号を保持する回路から選択抽出し、例えばレジ
スタ等に設定しておき、上記アクセス要求のビジーチエ
ツクは該レジスタとの間でのみ行″ハ、アクセス可能と
確認された場合に記憶部に該アクセス要求が送出される
。
［実施例コ
第１図は本発明のメモリビジーチエツク方式の一実施例
を示す図であり、記号、α邪は１６個の多重バンクでな
り、各バンクは８バイト単位で構成され、またアクセス
発生部からのアクセス要求は最大４個までのバンクをア
クセスする場合の例である。
を示す図であり、記号、α邪は１６個の多重バンクでな
り、各バンクは８バイト単位で構成され、またアクセス
発生部からのアクセス要求は最大４個までのバンクをア
クセスする場合の例である。
第２図は、アクセス発生部からのアクセス要求のアドレ
ス情報の一例を示す図であり、図中のピッ）ａ。、ａｌ
ｑ ｌ］Ｉ、ｂ２はバンクを指定するアドレスビット、
ＣＩ、Ｃ２、Ｃ３は個別のバイトのアドレスを指定する
ビットを表わしている。
ス情報の一例を示す図であり、図中のピッ）ａ。、ａｌ
ｑ ｌ］Ｉ、ｂ２はバンクを指定するアドレスビット、
ＣＩ、Ｃ２、Ｃ３は個別のバイトのアドレスを指定する
ビットを表わしている。
第１図において、■は１６個の各バンクのビジー状態を
保持するオリジナルバンクビジー回路（ＯＲＩＧＩＮＡ
Ｌ−ＢＡＮＫ−Ｂ［ｌ５Ｙ） 、２はセレクタゲートＡ
（ＳＥＬ−Ａ）、３はセレクタゲートＢ （ＳＥＬ−
８）、４は複数のポート中の“０”番目のメモリアクセ
スポート（ＰＯＲＴ−０） 、５は各メモリアクセスポ
ート毎に設けられたバンクコピー回路（ＢＡＮＫＣＯＰ
Ｙ）、６はメモリアクセスポートに設定されたアクセス
要求とバンクコピー回路に設定されたバンク使用状態情
報との照合を行うビジーチエツク部（ＢＵＳＹ−ＣＨＢ
ＣＫ） 、７はアクセス要求の優先順位を判定する優先
権回路（ＰＲＩＯ） 、 ” ’す優先権回路（ＰＲ
ＩＯ）により選択されるメモリアクセスポートのアクセ
ス要求を取り出すセレクタゲー） （ＳＥＬ−Ｃ）、９
はビジー信号をリセットする信号を発生するためのタイ
ミング回路（ＲＥＳＥＴ−ＰＩＰＥ） 、１０は主記憶
部（ＭＳＵ）へのアクセス要求を保持するバッファレジ
スタを表わしている。
保持するオリジナルバンクビジー回路（ＯＲＩＧＩＮＡ
Ｌ−ＢＡＮＫ−Ｂ［ｌ５Ｙ） 、２はセレクタゲートＡ
（ＳＥＬ−Ａ）、３はセレクタゲートＢ （ＳＥＬ−
８）、４は複数のポート中の“０”番目のメモリアクセ
スポート（ＰＯＲＴ−０） 、５は各メモリアクセスポ
ート毎に設けられたバンクコピー回路（ＢＡＮＫＣＯＰ
Ｙ）、６はメモリアクセスポートに設定されたアクセス
要求とバンクコピー回路に設定されたバンク使用状態情
報との照合を行うビジーチエツク部（ＢＵＳＹ−ＣＨＢ
ＣＫ） 、７はアクセス要求の優先順位を判定する優先
権回路（ＰＲＩＯ） 、 ” ’す優先権回路（ＰＲ
ＩＯ）により選択されるメモリアクセスポートのアクセ
ス要求を取り出すセレクタゲー） （ＳＥＬ−Ｃ）、９
はビジー信号をリセットする信号を発生するためのタイ
ミング回路（ＲＥＳＥＴ−ＰＩＰＥ） 、１０は主記憶
部（ＭＳＵ）へのアクセス要求を保持するバッファレジ
スタを表わしている。
以下図に従い本発明の一実施例の動作を説明する。
（１） まず、“０”番目のアクセス発生部からのア
クセス要求（図でＵｎｉｔＯで示す信号）は複数のメモ
リアクセスポート中の′０″番目のメモリアクセスポー
ト（ＰＯＲＴ−０） ４にセレクタゲートＡ（ＳＥＬ
＾）２を介して設定される。
クセス要求（図でＵｎｉｔＯで示す信号）は複数のメモ
リアクセスポート中の′０″番目のメモリアクセスポー
ト（ＰＯＲＴ−０） ４にセレクタゲートＡ（ＳＥＬ
＾）２を介して設定される。
また、この時、アクセス要求のアドレス情報中のバンク
を示すアドレスの上位ビット（第２図のａ。ｓ ａｌで
示すビット）が使用され、オリジナルバンクビジー回路
（ＯＲＩＧＩＮＡＬ−ＢＡＮＫ−ＢＬＩＳＹ） １か
らと、優先権回路（ＰＲＩＯ） ７で選択されたアク
セス要求の情報から、メモリアクセスポート（ＰＯＲＴ
−０）に設定されたアクセス要求で使用される可能性の
あるバンクのビジー情報がセレクタゲート（ＳＩＥＬ−
８） ３を介してバンクコピー回路（ＢＡＮＫ−ＣＯＰ
Ｙ） ５に設定される。
を示すアドレスの上位ビット（第２図のａ。ｓ ａｌで
示すビット）が使用され、オリジナルバンクビジー回路
（ＯＲＩＧＩＮＡＬ−ＢＡＮＫ−ＢＬＩＳＹ） １か
らと、優先権回路（ＰＲＩＯ） ７で選択されたアク
セス要求の情報から、メモリアクセスポート（ＰＯＲＴ
−０）に設定されたアクセス要求で使用される可能性の
あるバンクのビジー情報がセレクタゲート（ＳＩＥＬ−
８） ３を介してバンクコピー回路（ＢＡＮＫ−ＣＯＰ
Ｙ） ５に設定される。
（２〕 メモリアクセスポート（ＰＯＲＴ−０）
４に設定されたアクセス要求は、ビジーチエツク部（Ｂ
ＩＩＳＹ−ＣＨＥＣＫ） ６にて、該アクセス要求の
バンクを示すアドレスの下位ビット （第２図のｂｏ、
ｂｌで示すビット）の内容に従いバンクコピー （Ｂ
ＡＮＫ−ＣＯＰＹ） ５の内容をチエツクすることによ
りビジーチエツクを行う。
４に設定されたアクセス要求は、ビジーチエツク部（Ｂ
ＩＩＳＹ−ＣＨＥＣＫ） ６にて、該アクセス要求の
バンクを示すアドレスの下位ビット （第２図のｂｏ、
ｂｌで示すビット）の内容に従いバンクコピー （Ｂ
ＡＮＫ−ＣＯＰＹ） ５の内容をチエツクすることによ
りビジーチエツクを行う。
（３） 該ビジーチエツクの検果は優先権回路（ＰＲ
ＩＯ）７に入力され、各ポート間で優先順位が判定され
、記憶部（ＭＳＵ）へ送出されるアクセス要求が決定さ
れる。
ＩＯ）７に入力され、各ポート間で優先順位が判定され
、記憶部（ＭＳＵ）へ送出されるアクセス要求が決定さ
れる。
（４）選択されたアクセス要求は、記憶部（ＭＳＩＪ）
へ送出されアクセスが実行されると共に、オリジナルバ
ンクビジー回路（ＯＲＩＧＩＮＡＬ−ＢＡＮＫＢＵＳＹ
） １中の対象となるバンクの情報を１”に設定する
（図中のアクセス要求より派生する ＳＥＴ信号による
）。
へ送出されアクセスが実行されると共に、オリジナルバ
ンクビジー回路（ＯＲＩＧＩＮＡＬ−ＢＡＮＫＢＵＳＹ
） １中の対象となるバンクの情報を１”に設定する
（図中のアクセス要求より派生する ＳＥＴ信号による
）。
同時に、このアクセス要求はビジー信号のリセット用の
タイミング回路（ＲＥＳＢＴ−ＰＩＰＥ）９の人力信号
ともなり、該タイミング回路（ＲＢＳＥＴ−ＰＩＰＥ）
９はメモリに固有のアクセスタイムに従う所定のタ
イミングをもって、オリジナルバンクビジー回路（ＯＲ
ＩＧＩＮＡＬ−ＢＡＮＫＢＩＩＳＹ） １のバンクビ
ジー信号をリセットするためのリセット信号を発生する
（図中のＲＥＳＥＴ信号）。
タイミング回路（ＲＥＳＢＴ−ＰＩＰＥ）９の人力信号
ともなり、該タイミング回路（ＲＢＳＥＴ−ＰＩＰＥ）
９はメモリに固有のアクセスタイムに従う所定のタ
イミングをもって、オリジナルバンクビジー回路（ＯＲ
ＩＧＩＮＡＬ−ＢＡＮＫＢＩＩＳＹ） １のバンクビ
ジー信号をリセットするためのリセット信号を発生する
（図中のＲＥＳＥＴ信号）。
また、バンクコピー回路（ＢＡＮＫ−ＣＯＰＹ） ５中
に対象となるバンクが含まれている場合には上記と同様
の手順にて、ＳＥＴ 、 ＲＥｉＳＥＴを行う。
に対象となるバンクが含まれている場合には上記と同様
の手順にて、ＳＥＴ 、 ＲＥｉＳＥＴを行う。
以上説明したごとく、本発明によれば、メモリアクセス
ポート（ＰＯＲＴ）に設定されたアクセス要求はバンク
コピー（ＢＡＮＫ−ＣＯＰＹ）の内容のみを見ることに
よりビジーチエツクを完了し得るものである。
ポート（ＰＯＲＴ）に設定されたアクセス要求はバンク
コピー（ＢＡＮＫ−ＣＯＰＹ）の内容のみを見ることに
よりビジーチエツクを完了し得るものである。
尚図中、記号ａで示す＋８の数字は、１つのアクセスが
完了した場合に次のアクセスに備えてアドレスを＋８バ
イト分加算してポートにセットする機能を表すものであ
る。
完了した場合に次のアクセスに備えてアドレスを＋８バ
イト分加算してポートにセットする機能を表すものであ
る。
また、本発明には複数のメモリアクセスポー） （Ｐ
ＯＲＴ）に対してバンクコピー（ＢＡＮＫ−ＣＯＰＹ）
をもつものも含まれる。
ＯＲＴ）に対してバンクコピー（ＢＡＮＫ−ＣＯＰＹ）
をもつものも含まれる。
［発明の効果］
以上説明したごとく、メモリアクセスポート（ＰＯＲＴ
）単位にバンクコピー（ＢＡＮＫ−ＣＯＰＹ）をもつこ
とで、各バンクのビジー状態を保持するオリジナルハン
クヒジー回路（ＯＲＩＧＩＮＡＬ−ＢＡＮＫ−Ｂ［ｌ５
Ｙ）からの出力は少なくて済み、バンクアドレスのデコ
ードもビット数が少なくなり高速にビジーチエツク結果
が得られる。
）単位にバンクコピー（ＢＡＮＫ−ＣＯＰＹ）をもつこ
とで、各バンクのビジー状態を保持するオリジナルハン
クヒジー回路（ＯＲＩＧＩＮＡＬ−ＢＡＮＫ−Ｂ［ｌ５
Ｙ）からの出力は少なくて済み、バンクアドレスのデコ
ードもビット数が少なくなり高速にビジーチエツク結果
が得られる。
第１図は本発明のメモリビジーチエツク方式の一実施例
、を示す図、第２図はアクセス発生部からのアクセス要
求のアドレス情報の一例を示す図である。 １・・・・・・各バンク毎のビジー状態を保持するオリ
ジー）−ルハ：／ クヒシ−回路（ＯＲＩＧＩＮＡＬ−
ＢＡＮＫ−ｅｌｆＳＹ） 、２・・・・・・セレクタゲ
ートＡ （ＳＯＬ−Ａ）、３・・・・・・セレクタゲー
トＢ （ＳＩＥＬ−８）、４・・・・・・複数のポート
中の“０”番目のメモリアクセスポート（ＰＯＲＴ−０
） 、５・・・・・・各メモリアクセスポート毎に設け
られたバンクコピー回路（ＢＡＮＫ−ＣＯＰＹ）、６・
・・・・・メモリアクセスポートに設定されたアクセス
要求とバンクコピー回路に設定されたバンク使用状態情
報との照合を行うビジーチエツクＦＡ（ＢＵＳＹ−ＣＨ
ＥＣＫ） 、？−−−−・−’７クセス要求の優先順位
を判定する優先権回路（ＰＲＩＯ） 、８・・・・・・
優先権回路（ＰＲＩＯ）により選択されるメモリアクセ
スポートのアクセス要求を取り出すセレクタゲー） Ｃ
（Ｓ［！Ｌ−Ｃ）、９・・・・・・ビジー信号をリセッ
トする信号を発生するためのタイミング回路（ＲＢＳＢ
Ｔ−ＰＩＰＢ） 、１０・・・・・・主記憶部（ＭＳＩ
Ｉ）へのアクセス要求を保持するバッファレジスタ。
、を示す図、第２図はアクセス発生部からのアクセス要
求のアドレス情報の一例を示す図である。 １・・・・・・各バンク毎のビジー状態を保持するオリ
ジー）−ルハ：／ クヒシ−回路（ＯＲＩＧＩＮＡＬ−
ＢＡＮＫ−ｅｌｆＳＹ） 、２・・・・・・セレクタゲ
ートＡ （ＳＯＬ−Ａ）、３・・・・・・セレクタゲー
トＢ （ＳＩＥＬ−８）、４・・・・・・複数のポート
中の“０”番目のメモリアクセスポート（ＰＯＲＴ−０
） 、５・・・・・・各メモリアクセスポート毎に設け
られたバンクコピー回路（ＢＡＮＫ−ＣＯＰＹ）、６・
・・・・・メモリアクセスポートに設定されたアクセス
要求とバンクコピー回路に設定されたバンク使用状態情
報との照合を行うビジーチエツクＦＡ（ＢＵＳＹ−ＣＨ
ＥＣＫ） 、？−−−−・−’７クセス要求の優先順位
を判定する優先権回路（ＰＲＩＯ） 、８・・・・・・
優先権回路（ＰＲＩＯ）により選択されるメモリアクセ
スポートのアクセス要求を取り出すセレクタゲー） Ｃ
（Ｓ［！Ｌ−Ｃ）、９・・・・・・ビジー信号をリセッ
トする信号を発生するためのタイミング回路（ＲＢＳＢ
Ｔ−ＰＩＰＢ） 、１０・・・・・・主記憶部（ＭＳＩ
Ｉ）へのアクセス要求を保持するバッファレジスタ。
Claims (1)
- 【特許請求の範囲】 独立に動作可能なＮ個のバンクから構成される記憶部と
、最大ｎ個（ｎ＜Ｎ）のバンクを使用するアクセス要求
を発行する少く共１個のアクセス発生部と、該アクセス
発生部からのアクセス要求がアクセスするバンクの使用
状態を判別し、アクセス可能な場合には該アクセス要求
を記憶部へ送出するアクセス選択部とを有するメモリへ
のアクセスシステムにおいて、 アクセス選択部には、アクセス発生部からのアクセス要
求がアクセスしようとするバンクを含むｎ個のバンクに
対応したバンク使用状態情報を設定する手段を設け、 各アクセス要求がアクセス選択部に設定される際には、
該アクセス要求は上記バンク使用状態情報により、バン
クの使用状態が確認され、アクセス可能な場合には記憶
部へ該アクセス要求が送出されることを特徴とするメモ
リビジーチェック方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20814188A JPH0258141A (ja) | 1988-08-24 | 1988-08-24 | メモリビジーチェック方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20814188A JPH0258141A (ja) | 1988-08-24 | 1988-08-24 | メモリビジーチェック方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0258141A true JPH0258141A (ja) | 1990-02-27 |
Family
ID=16551316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20814188A Pending JPH0258141A (ja) | 1988-08-24 | 1988-08-24 | メモリビジーチェック方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0258141A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5731066A (en) * | 1980-07-31 | 1982-02-19 | Fujitsu Ltd | Memory access controlling system |
| JPS57157365A (en) * | 1981-03-24 | 1982-09-28 | Fujitsu Ltd | Busy control system of memory controller |
| JPS6057455A (ja) * | 1983-09-08 | 1985-04-03 | Nec Corp | メモリアクセス制御装置 |
| JPS62205453A (ja) * | 1986-03-06 | 1987-09-10 | Nec Corp | メモリアクセス制御方式 |
-
1988
- 1988-08-24 JP JP20814188A patent/JPH0258141A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5731066A (en) * | 1980-07-31 | 1982-02-19 | Fujitsu Ltd | Memory access controlling system |
| JPS57157365A (en) * | 1981-03-24 | 1982-09-28 | Fujitsu Ltd | Busy control system of memory controller |
| JPS6057455A (ja) * | 1983-09-08 | 1985-04-03 | Nec Corp | メモリアクセス制御装置 |
| JPS62205453A (ja) * | 1986-03-06 | 1987-09-10 | Nec Corp | メモリアクセス制御方式 |
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