JPH0628329A - 計算機システムへの入力データ検査システム - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、マルチプロッセサシステムを構成
する計算機システムへの入力データ検査システムに関
し、入出力装置から読み込んだデータの正常性の検査に
加えて、ＣＰＵ又はチャネルによる隣接メモリへの不当
な干渉も同時に検査できる計算機システムへの入力デー
タ検査システムを提供することを目的としている。 【構成】 メモリ内に、出力データを格納する出力デー
タ領域と、前記入出力装置からのデータを格納する入力
データ領域と、前記出力データ格納領域からのデータを
格納する期待データ領域と、前記入力データ領域の前後
の隣接領域のデータを格納する隣接域とを設け、入力デ
ータをテストする場合において、入力データと期待デー
タを比較するデータ同志の比較に加えて、データの隣接
領域も比較するように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マルチプロッセサシス
テムを構成する計算機システムへの入力データ検査シス
テムに関する。

【０００２】

【従来の技術】複数のプロッセサがメモリを共有するマ
ルチプロッセサシステムが従来より知られている。図４
は、従来システムの構成概念図である。図において、１
は複数の（ここでは＃０〜＃７までの８個）ＣＰＵであ
る。２はこれらＣＰＵ１からアクセスされる複数の（こ
こでは＃０〜＃２までの３個）ＭＣＵ（メモリ・コント
ロール・ユニット）である。

【０００３】３はこれらＭＣＵ２により共通にアクセス
されるメモリである。４は前記ＭＣＵ２対応に設けられ
たチャネル（ＣＨ）である。５はこれらチャネル４と接
続される入出力装置（ＩＯ）である。

【０００４】このように構成されたシステムにおいて、
ＭＣＵ２はチャネル４を介してメモリ３と入出力装置５
とのデータのやりとりを制御する。つまり、メモリ３の
内容を読出してチャネル４を介して入出力装置５に書き
込み、逆に入出力装置５からのデータをチャネル４を介
して内部に読み込み、メモリ３に書込む。

【０００５】このようなシステムのデータの正常性を検
査するため、テストが行われる。このテストを行う場
合、メモリ３内にテストプログラム３ａを設けておき、
このテストプログラム３ａを走らせることにより行う。
テストの詳細は、以下の通りである。

【０００６】メモリ３内に、入出力装置５からの読み込
みデータを格納する入力データ領域３ｂと、入出力装置
５に書き込んだデータを格納しておく期待データ領域３
ｃを設けておく。

【０００７】データの正常性試験の場合、先ず入出力装
置５にメモリ３のデータを書込む。ここで、書き込んだ
データは期待データ領域３ｃに保持しておく。次に、入
出力装置５から先に書き込んだのと同じデータを読み込
み、入力データ領域３ｂに書込む。この状態で、期待デ
ータ領域３ｃには元のデータが、入力データ領域３ｂに
は入出力装置５を介して戻ってきたデータがそれぞれ格
納されていることになる。

【０００８】若し、データの正常性が維持されていれ
ば、これら両者のデータは完全に一致する筈である。若
し、データの正常性が維持されていない場合には、これ
ら両者のデータは一致しなくなる。このようにして、デ
ータの正常性をテストすることができる。

【０００９】

【発明が解決しようとする課題】しかしながら、ＣＰＵ
１とチャネル４のメモリアクセスが競合する場合や、複
数のチャネル４のメモリアクセスが競合する場合には、
これらのアクセスの競合制御を行うＭＣＵ２には高負荷
がかかる。このような場合、メモリ３に正しくアクセス
できないタイミングが発生し、ＭＣＵ２の誤動作が誘発
され、入力データ領域３ｂの前後のデータが誤って破壊
されてしまうおそれもある。

【００１０】従来のデータの正常性試験システムでは、
データの比較対象が読み込み領域のみを対象としていた
ため、このような誤動作による入力データ領域の隣接域
のメモリ破壊を検出することができない。

【００１１】本発明はこのような課題に鑑みてなされた
ものであって、入出力装置から読み込んだデータの正常
性の検査に加えて、ＣＰＵ又はチャネルによる隣接メモ
リへの不当な干渉も同時に検査できる計算機システムへ
の入力データ検査システムを提供することを目的として
いる。

【００１２】

【課題を解決するための手段】図１は本発明の原理ブロ
ック図である。図４と同一のものは、同一の符号を付し
て示す。図に示すシステムは、複数のＣＰＵ１が複数の
ＭＣＵ２を介して共通のメモリ３をアクセスするように
なっており、しかも各ＭＣＵ２はチャネル４を介して入
出力装置５と接続された計算機システムを構成してい
る。図ではＣＰＵ１とＭＣＵ２が１個しか示されていな
いが、実際には複数のＣＰＵ１とＭＣＵ２が接続されて
いる。

【００１３】図において、１０は出力データを格納する
出力データ領域、１１は前記入出力装置５からのデータ
を格納する入力データ領域、１２は前記出力データ格納
領域１０からのデータを格納する期待データ領域、１３
ａ，１３ｂは前記入力データ領域１１の前後の隣接領域
のデータを格納する隣接域である。これら出力データ領
域１０，入力データ領域１１，期待データ領域１２，隣
接域１３ａ，１３ｂはメモリ３内に設けられている。１
４ａ，１４ｂはそれぞれ入力データ領域１２の前後に設
けられた隣接域である。

【００１４】

【作用】入力データをテストする場合において、入力デ
ータと期待データを比較するデータ同志の比較に加え
て、データの隣接領域も比較するようにする。つまり、
入力データ領域１１のデータと期待データ領域のデータ
を比較すれば、データの正常性を確認することができ
る。

【００１５】また、入出力装置５からデータを入力デー
タ領域１１に読み込む場合に、その隣接域１４ａ，１４
ｂを破壊するおそれがあるので、隣接域１４ａ，１４ｂ
のデータを期待データ領域１２の前後の隣接域１３ａ，
１３ｂに退避しておく。そして、データ読み込み後に、
隣接域１４ａと１３ａの内容の比較及び隣接域１４ｂと
１３ｂの内容の比較を行うことにより、隣接域が破壊さ
れているかどうかも検出することができる。

【００１６】このようにして、入出力装置５から読み込
んだデータの正常性の検査に加えて、ＣＰＵ２又はチャ
ネル４による隣接メモリへの不当な干渉も同時に検査す
ることができる。

【００１７】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。

【００１８】図２は本発明の作用説明図である。図１と
同一のものは、同一の符号を付して示す。なお、以下の
シーケンスはメモリ３に内蔵のテストプログラム（図示
せず）が行う。先ず、メモリ３内の出力データ領域１０
に格納されている試験データをＭＣＵ２，チャネル４を
介して入出力装置５に転送して書き込む（）。次に、
出力データ領域１０のデータを期待データ領域１２に格
納する（）。同時に、入力データ領域１１の前後の隣
接域１４ａ，１４ｂの内容も期待データ領域１２の前後
の隣接域１３ａ，１３ｂに退避しておく（）。

【００１９】隣接域１４ａ，１４ｂのデータを１３ａ，
１３ｂに退避した後、入出力装置５からのデータをチャ
ネル４，ＭＣＵ２を介して読み込み、入力データ領域１
１に格納する（）。このようにして、入力データ領域
１１と期待データ領域１２にはそれぞれのデータが保持
された状態になる。

【００２０】この状態で、隣接域１４ａ，１４ｂと１３
ａ，１３ｂの内容とを比較する（）。ＣＰＵ２又はチ
ャネル４による隣接メモリへの不当な干渉が発生した
ら、入出力装置５からデータを入力データ領域１１に格
納する時に、その隣接域１４ａ，１４ｂが破壊されるお
それがある。若し、これら隣接域１４ａ，１４ｂが破壊
されていたら、隣接域１４ａ，１４ｂと１３ａ，１３ｂ
の内容とを比較することにより、データの不一致が発生
する。これにより、隣接域のデータ破壊を検出すること
ができる。次に、入力データ領域１１の内容と期待デー
タ領域１２の内容を比較する（）。若し、両者のデー
タが一致すれば、データの正常性は確保されていること
になる。

【００２１】図３は本発明の動作を示すフローチャート
である。図に示すフローはメモリ３に内蔵のテストプロ
グラムを実行することにより行われるものである。先
ず、オペレータが付属のキーボード６（図２参照）から
入出力装置５へ出力する試験データを出力データ領域１
０に作成する（Ｓ１）。キーボード６から入力される試
験データはＣＰＵ１からＭＣＵ２を介してメモリ３内の
出力データ領域１０に順次格納されていく。又は、試験
データはテストプログラム中に用意される。

【００２２】次に、出力ノデータ領域１０のデータを入
出力命令を用いて入出力装置５に出力する（Ｓ２）。次
に、出力データ領域１０の内容を期待データ領域１２に
作成する（Ｓ３）。ここで、期待データは装置に依存す
るものであり、例えば磁気テープ装置やＤＡＳＤ等で
は、期待データは出力データと同じであるが、端末等で
は期待データと出力データとは異なる。

【００２３】次に、隣接域への不当なメモリ干渉をチェ
ックするため、入力データ領域１１の隣接域１４ａ，１
４ｂのデータを期待データ領域１２の隣接域１３ａ，１
３ｂにコピー（退避）する（Ｓ４）。次に、入出力命令
を用いて、入出力装置５からデータを入力データ領域１
１に読み込む（Ｓ５）。

【００２４】この状態で、入力データの検査を行うこと
になる（Ｓ６）。検査の内容は、以下のとおりである。
先ず、隣接域のデータ比較を行い、両者が一致している
かどうかチェックする（Ｓ７）。具体的には、隣接域１
４ａと１３ａの内容の比較と、隣接域１４ｂと１３ｂの
内容の比較を行う。これら２組のデータの内容の少なく
とも１組に不一致があったら、不当なメモリ干渉が発生
していることになる。

【００２５】これら２組のデータの内容が完全に一致し
ていたら、今度は入力域のデータ比較を行い、両者が一
致しているかどうかを比較する（Ｓ８）。ここで、両者
のデータが不一致の場合には、入出力装置５に障害が発
生していることになる。その理由は、ステップＳ７で隣
接域のデータ比較がＯＫであった場合には、チャネル４
及びＭＣＵ２のいずれの動作もＯＫであったことになる
からである。チャネル４及びＭＣＵ２のいずれの動作も
ＯＫの状態で、入力データの不一致が発生した場合に
は、入出力装置５以外の異常は考えられない。

【００２６】両者のデータが一致した場合には、システ
ムは全て正常動作をしていることが分かる。

【００２７】

【発明の効果】以上、詳細に説明したしように、本発明
によればデータの正常性を試験するに際し、入出力装置
から読み込んだデータを書き込むデータ領域の前後の隣
接域の内容を別の領域に退避しておき、データを読み込
んだら、読み込んだデータと元のデータ（期待データ）
の比較と、入力データ領域の前後の隣接域の内容の比較
を行うことにより、入出力装置から読み込んだデータの
正常性の検査に加えて、ＣＰＵ又はチャネルによる隣接
メモリへの不当な干渉も同時に検査できる計算機システ
ムへの入力データ検査システムを提供することができ
る。

【図面の簡単な説明】

【図１】本発明の原理ブロック図である。

【図２】本発明の作用説明図である。

【図３】本発明の動作を示すフローチャートである。

【図４】従来システムの構成概念図である。

【符号の説明】

１ ＣＰＵ ２ ＭＣＵ ３ メモリ ４ チャネル ５ 入出力装置 １０ 出力データ領域 １１ 入力データ領域 １２ 期待データ領域 １３ａ，１３ｂ 隣接域 １４ａ，１４ｂ 隣接域

Claims (1)

【特許請求の範囲】
1. 【請求項１】 複数のＣＰＵ（１）が複数のＭＣＵ
   （２）を介して共通のメモリ（３）をアクセスするよう
   になっており、しかも各ＭＣＵ（２）はチャネル（４）
   を介して入出力装置（５）と接続された計算機システム
   において、 前記メモリ（３）内に、 入出力装置（５）に出力するデータを格納する出力デー
   タ領域（１０）と、 前記入出力装置（５）からのデータを格納する入力デー
   タ領域（１１）と、 前記出力データ領域（１０）からのデータを格納する期
   待データ領域（１２）と、 前記入力データ領域（１１）の前後の隣接領域のデータ
   を格納する隣接域（１３ａ），（１３ｂ）とを設け、 入力データをテストする場合において、入力データと期
   待データを比較するデータ同志の比較に加えて、データ
   の隣接領域も比較するように構成したことを特徴とする
   計算機システムへの入力データ検査システム。