JPS63318640A - Ｃｐｕ動作試験方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （概要〕 この発明は、複数のｃｐｕの動作試験を行うＣＰＵ動作
試験方式において、同一クロックで同一テストプログラ
ムを実行させストップさせた後、正常動作する計算機の
内部状態と、被試験計算機の内部状態とが不一致となる
クロック数を割り出す際に、リフレッシュを必要とする
ＤＲＡＭを用いて構成した主記憶装置を使用し得ない問
題を解決するため、１台の主記憶装置に対して複数のＣ
ＰＵを接続し、正常動作するＣＰＵおよび他の被試験Ｃ
ＰＵからの信号あるいは内部状態が両者の間で不一致す
るクロック数を見つけ出す際に、正常動作するＣＰＵか
らの信号のみを受け付けて主記憶′Ｊｔ置に書き込むな
どすると共に、この主記憶装置から読み出した信号など
を全てのＣＰＵに返、すことにより、ＤＲＡＭを用いた
主記憶装置を具備する１台の計算機システムを用いて複
数のＣＰＵの比較試験を行うようにしている。

〔産業上の利用分野〕

本発明は、１台の主記憶装置に対して複数のＣＰＵを接
続し、正常動作するＣＰＵおよび他の被試験ＣＰＵから
の信号あるいは内部状態が両者の間で不一致するクロッ
ク数を見つけ出す際に、正常動作するＣＰＵからの信号
のみを主記憶装置に書き込むなどすると共に主記憶装置
から読み出した信号などを全てのＣＰＵに返すように構
成したＣＰＵ動作試験方式に関するものである。

〔従来の技術と発明が解決しようとする問題点〕従来、
計算機（ＣＰＵ、ＭＣＵｌおよびＭＳＵを含む）の試験
を行う場合、テストプログラムを実行し、発生したエラ
ー解析を行うことによって実行していた。このエラー解
析は、多（の時間と、経験とを必要とし、しかも益々複
雑化する計算機に伴い多大な時間を要するものとなって
いる。

また、何台もの計算機を試験していると、素子不良のた
めに正常に動作しない計算機が発生する。

素子が大容量化、高速化するに伴い、素子の不良数も多
くなり、素子の単体テストでエラー検出されないケース
も増えている。

このような状態のもとで、最近、正常に動作する計算機
と不良計算機とで同時に同じプログラムを実行し、ある
クロック数実行した後、２台のＣＰＵの内容をスキャン
アウトなどして比較し、一致したならば、また所定クロ
ック進めるという操作を繰り返し、内容が不一致するま
で行ってエラー発生状況のしぼり込みを行う試験がある
。この試験方式は、主記憶装置のメモリとしてリフレッ
シュが必要なりＲＡＭ　（ダイナミックＲＡＭ）を使用
するような場合、リフレッシュによってタイミングがず
れるために採用できないという問題点があった。

このため、従来は、第３図に示すような構成を採用し、
ＭＳＵ　（主記憶装置）０．ＭＳＵＩとしてリフレッシ
ュ不要なＳＲＡＭを用い、２台の同一の計算機（ＭＳＵ
、ＭＣｔＪ、ＣＰＵ、ＳＶＰから構成される計算機）を
準備する。同一のテストプログラムをこれらの２台の計
算機に同一クロックで数クロック実行させた後に止める
ことを−繰り返し、その都度ＣＰＵの内部状態をスキャ
ンアウトした結果を５ｖｐｏとＳＶＰ　１との間で通信
して相互を夫々比較して不一致が検出されるクロック数
を割り出す、この不一致の検出は、例えば第４図に示す
ようにして割り出していた。

第４図において、第１回目にクロックをａ個だけ同一プ
ログラムを実行させた後ストップさせ、ＣＰＵ０とＣＰ
Ｕ１との内部状態をスキャンアウトして得た結果を比較
する。この場合に不一致が検出されなかったので、第２
回目にクロックを更にａ個だけ実行させた後ストップさ
せる。この第２回目で不一致が検出されたので、今度は
、再度不一致が検出されなかったクロック３個以上であ
って、かつ不一致が検出されたクロツク２ａ個以下の例
えば図示ｂＳｃの位置に相当するクロック個数だけ順次
実行させてはストップさせ、不一致が検出されるクロッ
ク数を割り出すようにしていた。

〔問題点を解決するための手段〕

本発明は、前記問題点を解決するため、１台の主記憶装
置に対して複数のＣＰＵを接続し、正常動作するＣＰＵ
および他の被試験ＣＰＵからの信号あるいは内部状態が
両者の間で不一致するクロック数を割り見つけ出す際に
、正常動作するｃｐＵからの信号のみを受け付けて主記
憶装置に書き込むなどすると共に、この主記憶装置から
読み出した信号などを全てのＣＰＵに返すようにしてい
る。

第１図は本発明の原理構成図を示す０図中ＭＣＵは、主
記憶ｍｍＬＩであ−ｐて、ＭＳＵに対Ｅ、７データを読
み書きｔどするものである。

試験中ラッチ１０は、被試験ｃｐυｌの動作確。

認試験中の場合にセットされるものである。

不一致検出回路１４および不一致検出部１４−ｌは、正
常に動作するｃｐｕｏからの信号あるいは内部状態と、
被試験ＣＰＵＩからの信号あるいは内部状態とが両者の
間で不一致していることを検出するものである。

ＭＳＵは、ＤＲＡＭなどを用いて構成した主記憶装置で
ある。

ＣＰＵ０１１は、中央処理装置であって、正常動作する
ものおよび被試験するものである。

ＳｖＰは、サービスプロセッサである。

〔作用〕

第１図において、ＳｖＰが試験中ラッチ１０に°ｌ′を
セットし、ＭＣＵを試験状態にする。この試験状態のも
とで、同一クロックで同一テストプログラムを正常動作
するＣＰＵ０および被試験ＣＰＵＩに対して同時に実行
させ−、ＣＰＵ０，１から通知された要求信号あるいは
ＣＰＵ０，１の内部状態が両者の間で不一致するクロッ
ク数を不一致検出回路１４あるいは不一致検出部１４−
１を用いて検出する。この際、ＣＰＵ０１ｌがテストプ
ログラムを実行中は、正常に動作するＣＰＵ０から通知
された信号を受け付け、これをＭＳＵに書き込むなどす
ると共に、ＭＳＵから読み出した信号などを全てのＣＰ
Ｕ０１１に返すようにする。

以上のように、同一クロックで同一テストプログラムを
正常動作するＣＰＵ０および被試験ＣＰＵ１に同時に実
行させ、ＣＰＵ０から通知された信号のみをＭＳＵに書
き込むなどすると共にＭＳＵから読み出した信号などを
全てのＣＰＵ０１１に返し、ｃｐｕｏ、１から通知され
た要求信号あるいは内部状態が両者の間で不一致するク
ロック数を見つけ出すことにより、ＤＲＡＭで構成され
る１台のＭＳＵを具備する計算機システムを用いて複数
のＣＰＵを試験することが可能となる。

〔実施例〕

次に第２図を用いて本発明の１実施例の構成および動作
を詳細に説明する。

第２図において、アドレスレジスタ０、ｌはＣＰＵ０１
１から通知されたアドレスを保持するものである。

主記憶プライオリティ回路２は、主記憶装置５１５をア
クセスするプライオリティを決定するものである０本実
施例は、通常の動作時には、２台のＣＰＵ０１ＣＰＵＩ
がＤＲＡＭなどを用いて構成した１台の主記憶装置１５
をアクセスするので、いずれのものにアクセスさせるか
を決定するために必要なものである。

主記憶アドレスレジスタ３は、主記憶袋Ｗ１１５をアク
セスするためのアドレスを格納するものである。

主記憶フェッチレジスタ４は、主記憶装置１５から読み
出したデータなどを格納するものである。

フェッチレジスタ５．６は、ＣＰＵ０１ｌに返すデータ
などを格納するものである。

アドレス有効ラッチ７．８は、ＣＰＵ０１１から通知さ
れた要求信号をセットし、アドレスレジスタ０．１の内
容が有効である旨を表すものである。尚、このアドレス
有効ラッチ８は、１３の回路によって、試験中ラッチ１
０がオンの場合には、オンにされないように抑止されて
いる。これにより、試験中は、被試験ＣＰυ１からのア
ドレスが主記憶装置１５などに供給されない。

ＣＰＵ応答信号制御部９は、フェッチレジスタ５．６に
格納されているフェッチデータを、ＣＰＵ０１１に返す
タイミングなどを制御すると共に、不一致検出回路１４
から不一致信号が通知された時にＣＰＵ０１１に供給す
るクロック（システムクロック）を停止させるものであ
る。

試験中ラッチ１０は、本発明に係わるものであって、３
ＶＰ　（サービスプロセッサ）が正常動作するＣＰＵ０
および被試験ＣＰＵＩを同一クロックで同一のテストプ
ログラムを実行させて不一致が発生するクロック数を割
り出す試験を行わせるものである。　　　・ 不一致検出回路１４は、ＸＯＲ回路１１およびＡＮＤ回
路１２によって構成され、本発明に係わるものであって
、ｃｐｕｏ、ｌからの要求信号が不一致する状態を検出
するものである。

主記憶装置１５は、ＤＲＡＭなどで構成される記憶装置
である。

次に動作を説明する。

正常動作するＣＰＵをＣＰＵ０側に接続し、被試験ｃｐ
ｕをＣＰＵＩ側に接続する。５ＶＴ）が試験中ラッチ１
０に“１”をセントして試験状態にする。そして、同一
クロックをｃｐｕｏ、ｌに供給し、不一致検出回路１４
によって、ＣＰＵ０およびＣＰＬＪＩから通知された要
求信号に不一致が検出された場合、ＣＰＵ応答信号制御
部９がクロックの供給を停止する。これにより、エラー
が発生したクロック数を検出することができる。この際
、ＣＰＵ０から通知されたアドレス、データなどを用い
て主記憶装置１５にアクセスし、主記憶装置１５から読
み出したデータなどはＣＰＵ応答信号制御部９の制御の
もとで、主記憶フェッチレジスタ４、フェッチレジスタ
５．６を介してＣＰＵ０１ｌに同一のフェッチデータな
どを返すようにしているので、ｃｐｕｏ、ｌは同一動作
を実行することが可能となる。尚、エラーが発生したク
ロック数を見つけ出すのに、上記のようにＣＰＵ・０と
ＣＰＵＩとから通知された要求信号が不一致するクロッ
ク数を見つけ出してもよいが、更に、既述したように逐
次クロックの供給を停止し、ＣＰＵ０１１をストップさ
せた状態で両者の内部状態をＳｖＰを用いて夫々読み出
して相互に比較して不一致するクロック数を割り出すよ
うにしてもよい。

また、第２図構成は、不一致検出回路１４を用いて要求
信号の不一致を検出してエラーが発生するクロック数を
見つけ出していたが、これに限られるものでな（、他の
アドレス、ストアデータ、ストアバイトマーク、コマン
ドなどを比較してより詳しいエラーチェック試験を行う
ようにしてもよい。

〔発明の効果〕

以上のように、本発明によれば、１台の主記憶装置に対
して複数のＣＰＵを接続し、正常動作するＣＰＵおよび
他の被試験ＣＰＵからの信号あるいは内部状態が両者の
間で不一致するクロック数を見つけ出す際に、正常動作
するＣＰＵからの信号のみを受け付けて主記憶装置に書
き込むなどすると共に、この主記憶装置から読み出した
信号などを全てのＣＰＵに返す構成を採用しているため
、ＤＲＡＭを用いた主記憶装置を具備する１台の計算機
システムを用いて複数のＣＰＵの比較試験を自動的に行
うことができる。

【図面の簡単な説明】

第１図は本発明の原理構成図、第２図は本発明の１実施
例構成図、第３図は従来のｃｐｕ比較試験構成図、第４
図はＣＰＵ比較試験動作図を示す。 図中、０．１はアドレスレジスタ、２は主記憶プライオ
リティ回路、５．６はフェッチレジスタ、７．８はアド
レス有効ラッチ、９はＣＰＵ応答信号制御部、ｌＯは試
験中ランチ、１４は不一致検出回路、１４−１は不一致
検出部、１５は主記憶＆梵明の１突雁イ列購成図 第　２　図 正準の釘ｉ糧　　　　　鑓試駿釘電機 ｃｐｕ比戟試１矩動作図 兜　４　閃

Claims (1)

1. 【特許請求の範囲】 複数のＣＰＵの動作試験を行うＣＰＵ動作試験方式にお
   いて、 記憶装置に接続した複数のＣＰＵからの信号の不一致を
   検出する不一致検出回路（１４）あるいは内部状態の不
   一致を検出する不一致検出部（１４−１）と、ＣＰＵの
   動作確認試験中であることを示す試験中ラッチ（１０）
   とを備え、 この試験中ラッチ（１０）がオンの時に予め定めた正常
   動作するＣＰＵからの信号のみを受け付けて要求を記憶
   装置に対して実行し、ＣＰＵへの応答はこの記憶装置か
   ら読み出した同一の信号を全てのＣＰＵに返し、正常動
   作するＣＰＵおよび被試験ＣＰＵからの信号あるいは内
   部状態に基づいて上記不一致検出回路（１４）あるいは
   不一致検出部（１４−１）によって不一致が検出される
   クロック数を見つけ出すように構成したことを特徴とす
   るＣＰＵ動作試験方式。