JPH0414149A - パリティチェック回路のテスト装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、コンピュータ等において、データのパリテ
ィエラーを検出するパリティチェック回路が正常に機能
するか否かをテストするためのパリティチェック回路の
テスト装置に関する。

〔従来の技術〕

従来、パリティチエッカ／ジェネレータを用いたパリテ
ィチェック回路をテストする場合は、パリティチエッカ
／ジェネレータによりパリティＲＡＭ内にパリティエラ
ーとなるようなデータを強制的に書込み、このパリティ
エラーとなるデータを読出してパリティチエッカ／ジェ
ネレータに加え、パリティチエッカ／ジェネレータが正
しくパリティエラーを検出してその検出信号を出力する
か否かを調べるようにしている。

〔発明が解決しようとする課題〕

上述した従来のパリティチェック回路のテスト装置では
、上記パリティＲＡＭを含むＲＡＭが複数のＣＰＵによ
り共用とされ、且つこれらのＣＰＵにより非同期でアク
セスされるような場合は次のような問題が生じる。例え
ば、ある１つのＣＰＵがテストを行っていて、ＲＡＭ内
にパリティエラーを発生させる処理を行っているとき、
他のＣＰＵがこのＲＡＭを読出すとパリティエラーを有
するデータが読出されてしまうことになる。

この発明は上記のような課題を解決するためになされた
もので、ＲＡＭが複数のＣＰＵで共用される場合にも支
障なくテストを行うことのできるパリティチェック回路
のテスト装置を得ることを目的としている。

〔課題を解決するための手段〕

この発明においては、所定のデータを常に発生するバッ
ファメモリから読出された上記所定のデータと、所定の
パリティが書込まれるパリティメモリから読出された上
記所定のパリティとに基づいてパリティチェックを行う
ようにしている。

〔作　用〕

上記バッファメモリに固定されたデータに対して正常パ
リティを反転したパリティを上記パリティメモリに書込
むことによりバッファメモリの続出時にパリティチェッ
ク回路が正常であればパリティエラーが検出される。

〔実施例〕

以下、この発明の一実施例を図について説明する。

第１図は記憶装置としてのＲＡＭ３及びパリティＲＡＭ
４を、２つの演算処理装置としてのＣＰＵ１とＣＰＵ２
とで共用とした場合の実施例を示す。また、テスト対象
となるパリティチェック回路としてパリティチエッカ／
ジェネレータ５が用いられている。

ＲＡＭ３はデータベース用であり、パリティＲＡＭ４は
ＲＡＭ３にデータを書込んだときにそのデータに対する
パリティがセットされる。またパリティＲＡＭ４はテス
ト時には、パリティチエッカ／ジェネレータ５からパリ
ティエラーとなるパリティが書込まれる。これらのＣＰ
ＵＩ、ＣＰＵ２、ＲＡＭ３．パリティＲＡＭ４及びパリ
ティチエッカ／ジェネレータ５は、ＣＰＵＩ用のバッフ
ァ６、ＣＰＵ２用のバッファ７を介してデータバス８に
より相互に接続されると共に、ＣＰＵＩのアドレス用の
バッファ９．ＣＰＵ２のアドレス用のバッファ１０を介
してアドレスバス１１を介して相互に接続されている。

パリティチエッカ／ジェネレータ５からのジェネレータ
出力データ（すなわち、パリティ）は、パリティＲＡＭ
４に書込まれ、また読出された上記パリティはパリティ
チエッカ／ジェネレータ５に加えられて、そのチエツク
機能によりパリティチェックが行われる。このチエツク
結果は、テストがＣＰＵＩの指示で行われたときは、ア
ンドゲート１３及びラッチ回路１５を通して検出信号Ｐ
ＥＲＲＩとして出力され、テストがＣＰＵ２の指示で行
われたときは、アンドゲート１４及びラッチ回路１６を
通じてＰＥＲＲ２として出力される。

上記アントゲ−）１３．１４はそれぞれＲＥＡＤ１信号
及びＲＥＡＤ２信号により制御される。

また読出し専用のバッファメモリとしてのレジスタ１２
が設けられ、データバス８と接続されている。ここでは
このレジスタ１２は偶数パリティによりパリティチェッ
クを行うためのデータ、即ち、ｒｌ、の個数が偶数個存
在するデータを発生するものである。この例では、８ビ
ツトの「オールＯ」のデータを発生するように成されて
おり、このために８ビツトの入力端子が全て接地された
ハードウェアパターンによるデータが常に入力されてい
る。従って、このレジスタ１２を書込みモードのときア
クセスしても内容は変化せず、読出し時には常に「オー
ルＯ」が読出される。また、このレジスタ１２とパリテ
ィＲＡＭ４とは記憶装置の特定番地Ａに設けられており
、パリティＲＡＭ４ばデータバス８上のデータに応した
パリティをパリティチエッカ／ジェネレータ５を通じて
書込まれるように成されている。

次に、上記構成によりパリティチエッカ／ジェネレータ
５のテストをＣＰＵＩを用いて行う場合の手順を、第２
図のタイミングチャートと共に説明する。

まず、ＣＰＵＩは第２図（７）ＰＯＷＥＲＯＮ　で示す
電源立上げ後、上記特定番地Ａに対して、偶数パリティ
によるパリティチェックに関してパリティエラーを有す
る８ビツトのデータ、即ち「１」の個数が奇数個存在す
る例えばｒ　０００００００１　Ｊのデータ（第２図ｒ
　Ｏ１（ＨＥＸ）Ｊ　）の書込みを行う。これによって
パリティＲＡＭ４にはパリティチエッカ／ジェネレータ
５を介してパリティとして「１」が書込まれるが、レジ
スタ１２内のデータは「オール０」で変化しない。次に
、第２図で上記特定番地Ａをリードする。これによって
、レジスタ１２のデータ「オールＯ」とパリティＲＡＭ
４のデータ「１」とが読出され、パリティチエッカ／ジ
ェネレータ５において比較される。パリティチエッカ／
ジェネレータ５は偶数パリティでパリティチェックを行
うように成されているので、正常に機能すれば、上記両
データの比較によりパリティエラー発生を検出して、例
えば「１」の検出信号を出力する。この検出信号はＲＥ
ＡＤ１信号を「１」とすることにより、アンドゲート１
３を介してラッチ回路１５でラッチされ、第２図に示す
検出信号ＰＥＲＲ１として出力される。

以上はＣＰＵ１によりテストを行う場合について説明し
たが、ＣＰＵ２によりテストを行う場合は、第２図のＲ
ＥＡＤＩ信号をＲＥＡＤ２信号に、ＰＥＲＲ１信号をＰ
ＥＲＲ２信号に変えることにより、同様に行うことがで
きる。また、各ＣＰＵ１．２のＰＯＷＥＲＯＮは同期を
とる必要はない。また各ＣＰＵＩ、２は非同期で互いに
影響を与えることなくテストを行うことができる。

〔発明の効果〕

この発明によれば、所定のデータを常に発生するバッフ
ァメモリから読出された上記第１の所定のデータと、所
定のパリティが書込まれるパリティメモリから読出され
た上記所定のパリティとに基づいてパリティチェックを
行うようにしたので、上記バッファメモリに固定された
データに対して「１」の個数の偶、奇数が異なるデータ
を上記バッファメモリに書込むことにより、リード時、
パリティチェック回路が正常であればパリティエラーが
検出される。また、複数のＣＰＵが互いに影響を及ぼす
ことなくテストを行うことができる等の効果が得られる
。

【図面の簡単な説明】

第１図はこの発明によるパリティチェック回路のテスト
装置を示す構成図、第２図は動作を示すタイミングチャ
ートである。 ｌはＣＰＵ、２はＣＰＵ、３はＲＡＭ、４はパリティＲ
ＡＭ、５はパリティチエッカ／ジェネレータ、１２はレ
ジスタ。 第１図

Claims (1)

【特許請求の範囲】
1. 複数の演算処理装置とこれらの演算処理装置とで共用さ
   れる記憶装置とを有するシステムにおいて、固定のデー
   タを常に発生するバッファメモリと、所定のパリテイが
   書込まれるパリテイメモリとを備え、上記バッファメモ
   リから読出された上記所定のデータと上記パリテイメモ
   リから読出された上記所定のパリテイとに基づいてパリ
   テイチェック回路でパリテイチェックを行うようにした
   パリテイチェック回路のテスト装置。