JPH0668698A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0668698A JPH0668698A JP4220153A JP22015392A JPH0668698A JP H0668698 A JPH0668698 A JP H0668698A JP 4220153 A JP4220153 A JP 4220153A JP 22015392 A JP22015392 A JP 22015392A JP H0668698 A JPH0668698 A JP H0668698A
- Authority
- JP
- Japan
- Prior art keywords
- data
- output
- main amplifier
- test mode
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 装置が正常動作しているか否かを判定するテ
ストモード時、ＥＸＯＲ回路からなるデータ出力系に入
力されるメモリアレイからのデータの全てが読み出し期
待値の反転値である場合、これを異常として判定するこ
とができる半導体記憶装置を得る。 【構成】 テストモード時、データバス２からＥＸＯＲ
回路６に入力されるメモリアレイ１からのデータの一部
を外部に出力できるよう、データバス２とＥＸＯＲ回路
６との間に、該データバス２から送られてくる信号を外
部に増幅して出力するメインアンプ８を接続する。
ストモード時、ＥＸＯＲ回路からなるデータ出力系に入
力されるメモリアレイからのデータの全てが読み出し期
待値の反転値である場合、これを異常として判定するこ
とができる半導体記憶装置を得る。 【構成】 テストモード時、データバス２からＥＸＯＲ
回路６に入力されるメモリアレイ１からのデータの一部
を外部に出力できるよう、データバス２とＥＸＯＲ回路
６との間に、該データバス２から送られてくる信号を外
部に増幅して出力するメインアンプ８を接続する。
Description
【０００１】
【産業上の利用分野】この発明は半導体記憶装置に関
し、特に、テストモード機能を有する半導体記憶装置に
関するものである。
し、特に、テストモード機能を有する半導体記憶装置に
関するものである。
【０００２】
【従来の技術】図２は、従来のテストモード機能付き半
導体記憶装置の概略構成を示すブロック図であり、図に
おいて、１は複数のメモリセルで構成されたブロックが
アレイ状に配設されたメモリアレイ、２はデータバス、
３は制御信号Ａ、４はデータセレクタ、５は制御信号
Ｂ、６はＥＸＯＲ回路、７はメインアンプ，９，１０は
ｎチャンネルトランジスタである。
導体記憶装置の概略構成を示すブロック図であり、図に
おいて、１は複数のメモリセルで構成されたブロックが
アレイ状に配設されたメモリアレイ、２はデータバス、
３は制御信号Ａ、４はデータセレクタ、５は制御信号
Ｂ、６はＥＸＯＲ回路、７はメインアンプ，９，１０は
ｎチャンネルトランジスタである。
【０００３】次に、動作について説明する。 通常モード時 図示しない外部アドレスにより選択されたメモリアレイ
１の各ブロック毎のメモリセルから読み出されたそれぞ
れのデータは、データバス２に取り出される。そして、
制御信号Ａによりｎチャネルトランジスタ９をＯＮさ
せ、制御信号Ｂによりｎチャネルトランジスタ１０をＯ
ＦＦにすると、データバス２に取り出されたデータはデ
ータセレクタ４内に取り囲まれ、該データセレクタ４内
において読み出しに必要なデータのみが選択され、選択
されたデータがメインアンプ７に送られ、該メインアン
プで増幅されて外部に出力される。
１の各ブロック毎のメモリセルから読み出されたそれぞ
れのデータは、データバス２に取り出される。そして、
制御信号Ａによりｎチャネルトランジスタ９をＯＮさ
せ、制御信号Ｂによりｎチャネルトランジスタ１０をＯ
ＦＦにすると、データバス２に取り出されたデータはデ
ータセレクタ４内に取り囲まれ、該データセレクタ４内
において読み出しに必要なデータのみが選択され、選択
されたデータがメインアンプ７に送られ、該メインアン
プで増幅されて外部に出力される。
【０００４】テストモード時 通常、テストモードでは、予めメモリアレイ１を構成す
る各ブロックのメモリセルに対して、読み出し期待値
（出力期待値）として、全て同一のデータ（即ち、全て
“Ｈ”のデータか、全て“Ｌ”のデータ）を記憶させ
る。そして、図示しない外部アドレスにより選択された
メモリアレイ１の各ブロック毎のメモリセルから読み出
されたそれぞれのデータは、通常モード時と同様にデー
タバス２に取り出される。そして、制御信号Ｂによりｎ
チャネルトランジスタ１０をＯＮさせ、制御信号Ａによ
りｎチャネルトランジスタ９をＯＦＦにすると、データ
バス２に取り出されたデータはＥＸＯＲ回路６に取り囲
まれ、該ＥＸＯＲ回路６は全てのデータが一致している
時（即ち、全てのデータが“Ｈ”或いは、全てのデータ
が“Ｌ”の時）、“Ｈ”を出力し、１つでも他のデータ
と異なるデータがある時は“Ｌ”を出力し、該出力信号
はメインアンプ７で増幅されて外部に出力される。そし
て、この出力が“Ｈ”か“Ｌ”であるかにより、装置が
正常にデータを読み出しているかが判定される。
る各ブロックのメモリセルに対して、読み出し期待値
（出力期待値）として、全て同一のデータ（即ち、全て
“Ｈ”のデータか、全て“Ｌ”のデータ）を記憶させ
る。そして、図示しない外部アドレスにより選択された
メモリアレイ１の各ブロック毎のメモリセルから読み出
されたそれぞれのデータは、通常モード時と同様にデー
タバス２に取り出される。そして、制御信号Ｂによりｎ
チャネルトランジスタ１０をＯＮさせ、制御信号Ａによ
りｎチャネルトランジスタ９をＯＦＦにすると、データ
バス２に取り出されたデータはＥＸＯＲ回路６に取り囲
まれ、該ＥＸＯＲ回路６は全てのデータが一致している
時（即ち、全てのデータが“Ｈ”或いは、全てのデータ
が“Ｌ”の時）、“Ｈ”を出力し、１つでも他のデータ
と異なるデータがある時は“Ｌ”を出力し、該出力信号
はメインアンプ７で増幅されて外部に出力される。そし
て、この出力が“Ｈ”か“Ｌ”であるかにより、装置が
正常にデータを読み出しているかが判定される。
【０００５】
【発明が解決しようとする課題】従来のテストモード機
能付き半導体記憶装置は以上のように構成されているの
で、テストモード時に、ＥＸＯＲ回路６に取り囲まれる
データの全てが出力期待値と反対のデータである場合、
ＥＸＯＲ回路６はメインアンプ７に“Ｈ”の信号を送る
ため、装置が正常に動作せず、読み出し期待値（出力期
待値）が得られていないにもかかわらず、正常動作して
いると判定されてしまう問題点があった。
能付き半導体記憶装置は以上のように構成されているの
で、テストモード時に、ＥＸＯＲ回路６に取り囲まれる
データの全てが出力期待値と反対のデータである場合、
ＥＸＯＲ回路６はメインアンプ７に“Ｈ”の信号を送る
ため、装置が正常に動作せず、読み出し期待値（出力期
待値）が得られていないにもかかわらず、正常動作して
いると判定されてしまう問題点があった。
【０００６】この発明は、上記のような問題点を解消す
るためになされたもので、メモリアレイから読み出さ
れ、外部に出力されるデータが全て出力期待値と反対の
場合でも、装置が異常動作していることを判定できるテ
ストモード機能を備えた半導体記憶装置を得ることを目
的としている。
るためになされたもので、メモリアレイから読み出さ
れ、外部に出力されるデータが全て出力期待値と反対の
場合でも、装置が異常動作していることを判定できるテ
ストモード機能を備えた半導体記憶装置を得ることを目
的としている。
【０００７】
【課題を解決するための手段】この発明にかかる半導体
記憶装置は、メモリアレイからＥＸＯＲ回路に入力され
るデータのうちの少なくとも１つを、ＥＸＯＲ回路を経
ることなく外部に出力できるようにしたものである。
記憶装置は、メモリアレイからＥＸＯＲ回路に入力され
るデータのうちの少なくとも１つを、ＥＸＯＲ回路を経
ることなく外部に出力できるようにしたものである。
【０００８】
【作用】この発明においては、テストモード時、メモリ
アレイから送り出された複数のデータのうちの少なくと
も１つが、ＥＸＯＲ回路に入力される前に外部に出力さ
れることから、ＥＸＯＲ回路に入力されるデータが全て
出力期待値の反転値である場合、判定時にこれを知るこ
とができる。
アレイから送り出された複数のデータのうちの少なくと
も１つが、ＥＸＯＲ回路に入力される前に外部に出力さ
れることから、ＥＸＯＲ回路に入力されるデータが全て
出力期待値の反転値である場合、判定時にこれを知るこ
とができる。
【０００９】
【実施例】以下、この発明の実施例を図について説明す
る。 （実施例１）図１は、この発明の一実施例によるテスト
モード機能付半導体記憶装置の概略構成を示すブロック
図であり、図において、図３と同一符号は同一または相
当する部分を示し、８はメインアンプである。図に示す
ように、この半導体記憶装置では、データバス２からＥ
ＸＯＲ回路６に入力される複数のデータのうちの１つが
メインアンプ８を介して外部に出力されるように構成さ
れている。
る。 （実施例１）図１は、この発明の一実施例によるテスト
モード機能付半導体記憶装置の概略構成を示すブロック
図であり、図において、図３と同一符号は同一または相
当する部分を示し、８はメインアンプである。図に示す
ように、この半導体記憶装置では、データバス２からＥ
ＸＯＲ回路６に入力される複数のデータのうちの１つが
メインアンプ８を介して外部に出力されるように構成さ
れている。
【００１０】次に、動作について説明する。 通常モード時 通常モード時の動作は従来と全く同じであり、メモリア
レイ１から読み出されたデータは、データセレクタ４内
において所定データのみが選択され、メインアンプ７を
介して外部に出力される。
レイ１から読み出されたデータは、データセレクタ４内
において所定データのみが選択され、メインアンプ７を
介して外部に出力される。
【００１１】テストモード時 従来と同様に、制御信号Ａ，Ｂにより、メモリアレイ１
から読み出され、データバス２に取り出されたデータ
は、ＥＸＯＲ回路６に取り囲まれ、該ＥＸＯＲ回路６
は、“Ｈ”または“Ｌ”の信号を出力し、この信号がメ
インアンプ７を介して外部に出力される。一方、この動
作と同時に、メモリアレイ１からデータバス２に取り出
されたデータの一部は、メインアンプ８に送られ、該メ
インアンプ８にて増幅されて外部に出力される。メイン
アンプ７を介して外部に出力された出力１と、メインア
ンプ８を介して増幅されて外部に出力された出力２は、
図示しない外部回路により、図３の真理値表に基づいて
比較され、装置が正常に動作しているか否かの判定が行
われる。ここで、Ｑは読み出し期待値（出力期待値）で
あり、／Ｑは読み出し期待値（出力期待値）の反転値で
あり、メインアンプ８からの出力２が読み出し期待値
（出力期待値）の反転値／Ｑである場合は、メインアン
プ７からの出力１が“Ｈ”であっても、不良と判定され
る。
から読み出され、データバス２に取り出されたデータ
は、ＥＸＯＲ回路６に取り囲まれ、該ＥＸＯＲ回路６
は、“Ｈ”または“Ｌ”の信号を出力し、この信号がメ
インアンプ７を介して外部に出力される。一方、この動
作と同時に、メモリアレイ１からデータバス２に取り出
されたデータの一部は、メインアンプ８に送られ、該メ
インアンプ８にて増幅されて外部に出力される。メイン
アンプ７を介して外部に出力された出力１と、メインア
ンプ８を介して増幅されて外部に出力された出力２は、
図示しない外部回路により、図３の真理値表に基づいて
比較され、装置が正常に動作しているか否かの判定が行
われる。ここで、Ｑは読み出し期待値（出力期待値）で
あり、／Ｑは読み出し期待値（出力期待値）の反転値で
あり、メインアンプ８からの出力２が読み出し期待値
（出力期待値）の反転値／Ｑである場合は、メインアン
プ７からの出力１が“Ｈ”であっても、不良と判定され
る。
【００１２】このような本実施例の半導体記憶装置で
は、データバス２からＥＸＯＲ回路６に入力される複数
のデータのうちの１つがメイアンプ８を介して外部に出
力されるよう構成されているので、テストモード時、メ
モリアレイ１からＥＸＯＲ回路６に入力されるデータの
全てが読み出し期待値（出力期待値）の反転値である場
合、メインアンプ８からの出力２によりこれを知ること
ができ、ＥＸＯＲ回路６の出力が“Ｈ”であっても、記
憶装置が不良動作していることを判定することができ
る。
は、データバス２からＥＸＯＲ回路６に入力される複数
のデータのうちの１つがメイアンプ８を介して外部に出
力されるよう構成されているので、テストモード時、メ
モリアレイ１からＥＸＯＲ回路６に入力されるデータの
全てが読み出し期待値（出力期待値）の反転値である場
合、メインアンプ８からの出力２によりこれを知ること
ができ、ＥＸＯＲ回路６の出力が“Ｈ”であっても、記
憶装置が不良動作していることを判定することができ
る。
【００１３】
【発明の効果】以上のように、この発明にかかる半導体
記憶装置によれば、テストモード時、メモリアレイから
読み出されてＥＸＯＲ回路に入力されるデータのうちの
１つを、ＥＸＯＲ回路に入力することなく別の経路で外
部に出力するようにしたので、ＥＸＯＲ回路に入力され
るデータが全て読み出し期待値（出力期待値）の反転値
である場合にも、外部出力によりこれを知ることがで
き、装置が正常動作しているか否かを正確に判定できる
効果がある。
記憶装置によれば、テストモード時、メモリアレイから
読み出されてＥＸＯＲ回路に入力されるデータのうちの
１つを、ＥＸＯＲ回路に入力することなく別の経路で外
部に出力するようにしたので、ＥＸＯＲ回路に入力され
るデータが全て読み出し期待値（出力期待値）の反転値
である場合にも、外部出力によりこれを知ることがで
き、装置が正常動作しているか否かを正確に判定できる
効果がある。
【図１】この発明の一実施例によるテストモード機能付
き半導体記憶装置の概略構成を示すブロック図である。
き半導体記憶装置の概略構成を示すブロック図である。
【図２】図１の半導体記憶装置のテストモード時に出力
値の判定を行うために使用される判定真理値表を示す図
である。
値の判定を行うために使用される判定真理値表を示す図
である。
【図３】従来のテストモード機能付き半導体記憶装置の
概略構成を示すブロック図である。
概略構成を示すブロック図である。
１ メモリアレイ ２ データバス ３ 制御信号Ａ ４ データセレクタ ５ 制御信号Ｂ ６ ＥＸＯＲ回路 ７ メインアンプ(1) ８ メインアンプ(2) ９，１０ ｎチャネルトランジスタ
Claims (1)
- 【請求項１】 メモリセルアレイから読み出された複数
のデータから、所定のデータをデータセレクタにて選択
し、該選択されたデータを外部に出力する第１のデータ
出力経路と、上記メモリセルアレイから読み出される複
数のデータがＥＸＯＲ回路に入力され、該ＥＸＯＲ回路
の出力信号を外部に出力するテストモード用の第２のデ
ータ出力経路とを備えてなる半導体記憶装置において、 上記ＥＸＯＲ回路に入力される複数のデータのうちの少
なくとも１つを、外部に出力する第３のデータ出力経路
を設けたことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4220153A JPH0668698A (ja) | 1992-08-19 | 1992-08-19 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4220153A JPH0668698A (ja) | 1992-08-19 | 1992-08-19 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0668698A true JPH0668698A (ja) | 1994-03-11 |
Family
ID=16746722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4220153A Pending JPH0668698A (ja) | 1992-08-19 | 1992-08-19 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0668698A (ja) |
-
1992
- 1992-08-19 JP JP4220153A patent/JPH0668698A/ja active Pending
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