SU1501055A1 - Устройство динамического преобразовани адреса - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано дл  управлени  резервом пам ти вычислительной системы. Целью изобретени   вл етс  сокращение объема аппаратуры при реализации функций управлени  резервом пам ти блоками переменной длины. Поставленна  цель достигаетс  тем, что в устройство, содержащее ассоциативную пам ть 1, выходной регистр 5, введены дешифратор 2, элемент задержки 3 и N коммутаторов 4, где N - число адресных разр дов, что позвол ет снизить необходимое число  чеек ассоциативной пам ти при разервировании блоков переменной длины. 3 ил.

Description

8

(Л

-

- СП

ел

сриеЛ

Изобретение относитс  к вычислительной технике и может быть исполь- аовано дл  управлени  резервом пам ти вычислительной системы.

Цель изобретени  - сокращение объема аппаратуры при реализации функций управлени  резервом пам ти блоками переменной длины.

На фиг, 1 изображена блок-схема устройства динамического преобразовани  адреса; на фиг. 2 - блок-схема блока ассоциативной пам ти 1; на фиг. 3 - блок-схема дешифратора 2.

Устройство динамического преобразовани  адреса содержит блок 1 ассоциативной пам ти, дешифратор 2, элемент 3 задержки, группу из N одноразр дных коммутаторов 4 (где N - число адресных разр дов), выходной регистр 5, выход 6 адреса устройст- .ва, вход 7 адреса, вход 8 Строб записи , вход 9 данных, вход 10 выборки  чейки, вход 11 записи адреса и вход 12 записи адреса резерва.

Блок 1 ассоциативной пам ти образуют  чейки 13 пам ти, кажда  из которых состоит из регистра адреса и размера резервируемого блока 14, регистра 15 адреса резерва, группы из N элементов 16 сравнени , группы из N элементов И-НЕ 17с открьп ым коллектором , бу()ерного элемента 18, дешифратора 19 и элемента И-НЕ 20. 1

Дешифратор 2 содержит двоичный

дешифратор 21 и группу из N - 1 элементов ИПИ 22.

Дешифратор 19 по структуре аналогичен дешифратору 2.

Устройство динамического преобразовани  адреса работает в двух режимах: программировани  и преобразовани  адресов,

В режиме программировани  в блок 1 ассоциативной пам ти производитс  запись адресов блоков, подлежащих резервированию, кодов размеров резервируемых блоков и адресов резервных блоков. Запись в блок 1 ассоциативной пам ти ведетс  следующим образом

На вход 9 подаетс  адрес резервируемого блока, код размера блока и код разрешени  резервировани , на вход 10 - код  дреса  чейки 13, по которому разрешаетс  запись в регист 14 адреса и размера резервируемого блока и в регистр 15 адреса резерва этой  чейки. На вход 11 подаетс  положительный импульс, по переднему

0

0

5

0

5

0

5

0

5

фронту которого адрес, код размера блока и код разрешени  резервировани  записываютс  в регистр 14 адреса и размера резервируемого блока. Затем на вход 9 подаетс  адрес резервного блока, который замен ет ре- зервируем1)1й блок с адресом, хран щимс  в регистре 14  чейки 13, и на вход 12 записи в регистр адреса резерва подаетс  положительный импульс, по переднему фронту которого адрес резервного блока записываетс  в регистр адреса, резерва 15. Аналогично записываютс  адреса, коды размеров блоков, коды разрешени  резервировани  и адреса резервных блоков во все необходимые  чейки 13 блока ассоциативной пам ти 1. После этого устройство готово к преобразованию адресов .

В режиме преобразовани  адресов на входах 10 и 11 установлен низкий уровень сигнала. Адрес с входа 7 Поступает на все  чейки 13 блока ассоциативной пам ти 1, а его отдельные разр ды - на соответствукщие коммутаторы 4, В  чейках 13 блока 1 ассоциативной пам ти в соответствии с кодами разрешени  резервировани  и размера блока дешифраторы 19 формируют сигналы разрешени  сравнени  соответствующего количества старших адресных линий входа 7 адреса устройства и содержимого адресных разр дов регистра 14 адреса и размера резервируемого блока. При резервировании отдельных  чеек пам ти в разр ды размера блока регистра 14 записываетс  нулевой код, при этом дешифратор 19 выдает сигналы разрешени  сравнени  на. все элементы сравнени  16  чейки 13 блока ассоциативной пам ти 1, При резервировании блока пам ти в разр ды размера блока регистра 14 записываетс  код, при котором дешифратор 19 этой  чейки 13 выдает сигналы разрешени  не на все элементы 16 сравнени , а на элементы 16 сравнени  старших разр дов адреса . Количество элементов 16 сравнени , осуществл ющих сравнение старших разр дов адреса, определ етс  кодом, записанным в разр ды размера блока регистра 14. Таким образом , в соответствии с размером резервируемого блока сравниваютс  соответствующие адресные разр ды на элементах 16 сравнени . Если  чейка или блок с данным адресом не резервируютс , в регистр 14 записываетс  нулевой код разрешени  резервировани . Низкий уровень напр жени  разр да разрешени  резервировани  регистра 14 блокирует прохождение сигнала признака опознани  адреса блока с элементов И-НЕ 17 группы через элемент И-НЕ 20, блокиру  выдачу адреса резерва из регистра 15, признака разрешени  резервировани  и кода размера блока через буферный элемент 18. Если блок резервируетс ,, то дл  разр дов, не подлежащих сравнению, дешифратор 19 формирует сигнал низкого уровн , запрещающий сравнение на элементах сравнени  16 группы, и блокирует участие этих элементов сравнени  в формировании признака опознани  адреса. Дл  разр дов, подлежащих сравнению на элементах 16 сравнени  группы, дешифратор 19 формирует сигнал высокого уровн , разрешающий сравнение. Этот сигнал поступает на соответствующие элементы И-НЕ 17 группы, которые пропускают сигналы поразр дного сравнени  с элементов 16 сравнени . При одновременном сравнении всех разр дов, подлежащих сравнению, на выходах соответствующих элементов сравнени  16 по вл етс  низкий уровень сигнала. При этом на выходах элементов И-НЕ 17 группы формируетс  высокий уровень, который через элемент И-НЕ 20 разрешает выдачу из регистра адреса резерва 15 адрес резервного блока, а. через буферный элемент 18 - значение кодов размера блока и разрешени  резервировани . Адрес резервного блока поступает из  чейки 13 блока 1 ассоциативной пам ти на коммутаторы 4, а коды размера блока и признака разрешени  резервировани  - на дешифратор 2. Дешифратор 2 аналогично дешифратору 19 определ ет, какие разр ды адреса нужно замен ть на разр ды адреса резерва, а коммутаторы 4 производ т эту замену. Адрес резерва с выхода коммутатора записываетс  в выходной регистр 5 по сигналу строб ад0

5

0

5

0

5

0

5

реса с входа 8 устройства, задержанному элементом задержки 3 на врем , необходимое дл  формировани  адреса блоком 1 ассоциативной пам ти, дешифратором 2 и комм таторами 4. С выхода регистра 5 адрес резервного блока поступает на выход 6 адреса устройства , С поступлением нового адреса на вход 7 адреса устройства цикл повтор етс .

Claims (1)

1. Формула изобретени 

   Устройство динамического преобразовани  адреса, содержащее блок ассоциативной пам ти, выходной регистр, выход которого  вл етс  выходом адреса устройства, вход блока ассоциативной пам ти  вл етс  входом адреса устройства, отличающее- с   тем, что, с целью сокращени  объема аппаратуры при реализации функций управлени  резервом пам ти блоками переменной длины, в него введены дешифратор, N коммутаторов (N - число адресных разр дов), элемент заде ржки, вход которого  вл етс  входом строб-записи устройства, выход элемента задержки подключен к входу разрешени  записи выходного регистра входы разр дов с первого по N-й которого подключены к выходам соответствующих коммутаторов с первого по N-й, вход разрешени  коммутации каждого из которых подключен к выходу дешифратора, первьм и второй входы которого подключены соответственно к выходам Размер блока и Разрешение резервировани  блока ассоциативной пам ти, вход данных, вход выборки  чейки, вход записи адреса и вход записи адреса резерва которого  вл ютс  соответствующими входами.устройства, выход блока ассоциативной пам ти поразр дно подключен к первым информационным входам коммутаторов , вторые информационные входы которых  вл ютс  входами адреса устройства1.

   10

   Фиг.З

   Л зреа/ение резервирови

   нив

   -чг

   код размера 6/юка

   Адрес pesepSa