SU1425691A1

SU1425691A1 - Устройство сопр жени

Info

Publication number: SU1425691A1
Application number: SU874196019A
Authority: SU
Inventors: Александр Алексеевич Чудов; Анатолий Владимирович Гриневич; Юрий Иванович Жевненко
Original assignee: Предприятие П/Я Г-4173
Priority date: 1987-02-16
Filing date: 1987-02-16
Publication date: 1988-09-23

Abstract

Изобретение относитс к вычислительной технике и может быть использовано при построении систем пам ти ЭВМ и информационно-справочных устройств. Целью изобретени вл етс повьшение пропускной способности устройства за счет увеличени числа подключаемых блоков пам ти и сокращени аппаратурных затрат . Изобретение позвол ет повысить пропускную способность системы пам ти дл случа разноскоростных входных и выходные потоков данных, а также дл потоков различной интенсивности в мрменты пиковых нагрузок со стороны ввода или вывода. 2 нл.

Description

сл

с

Изобретение относитс к вычислительной технике и может быть споль зовано при построении систем пакшти ЭВМ и информационно-справочных устройств .

Целью изобретени вл етс повышение пропускной способности устройства за счет увеличени числа подключаемых блоков пам ти и умань- шение аппаратурных затрат.

На фиг, 1 представлена функциональна схема устройства; на фиг„2- Бременные диаграмм™ работы устройства ,

х Устройство сопр жени содержт-гг тактовый вход 1,, вход 2 признака ввода, вход 3 признака, конца ввода информационньй вход 4,, выход 5 разрешени ввода, выход 6 разрешени установки признака ввода;, вход 7 признака вьшода выход 8 разрешени установки признака вьгоода., вход 9 признака конца вывода, информационный выход 10, выход 11 разрешени вывода S, первый триггер 12, счетчик 13 адресов ввода, первьй элемент

ИЛИ 14д коммутатор 15 адресаj второ триггер 16, счетчик 17 адресов вывода , второй элемент ИЖ 18,, первый элемент И 19., третий элемент ИЖ 20 счетчик 21 зан тости} п тый элемент ИЛИ 22.. третий элемент И 23,, второй элемент И 24 четвертый элемент

ИЛИ 25, счетчик 26 выбора блока пам ти вывода,, сумматор 27 преобразователь 28 кода5 коммутатор 29 данных , г,руппу 30 блоков пам ти, элемент НЕ 31,

Устро.йство работает следующим образом.

В начальный момент производитс установка триггеров 12 и 16, счет-- чиков 13., 17, 21J 26 в нулевое состо ние (цепи установки не показаньг) При этом на выходах 5 6 8 формируютс нулевые уровни,, разррша ющие обращение к устройству, Установка счетчиков 21 и 26 в нулевое состо ние приводит к подаче на в ходы cim матора 27 нулевых кодов,, при этом на- первом выходе преобразователл 28 кода, преобразующего двоичньй код в унитарньш, формируетс е,циничнь:1й сигналJ который устанавливает режи:м записи в первом блоке 30 пам ти во врем действи положительных импульсов на входе 1 устройс1 ва.

Процессы ввода и вывода, управл емые тактовой частотой по входу 1, :ш1люстрируютс временной диаграммой,

приведенной на фиг.2, При наличии свободных блоков Зи пам ти (на выходе .5 устройства - нулевой потен- 1щал) на информационном входе 4 устанавливаетс входна информаци ,

а. на вход 2 подаетс стробир тощий отрицательный сигнал длительность которого равна циклу записи данных в блок 30 пам ти. В момент действи стробирующего сигнала признака вво5 ДД на входе 2 производитс установка триггера 12 в единичное состо ние ,, при этом на выходе 6 устройства , формируетс единичный сигнал, запрещающий смену входной информа0 дни и установку след тощего строб- сигнала признака ввода. Если строб- сигнал признака ввода формируетс в начале или середине импульса записи на входе 1(1-й импульс И2) или

5 во врем действи импульсов чтени на входе 1 (2-й импульс И2), то установка триггера 12 в нулевое состо ние осуществл етс ближайшим от- рицатеЛьным фронтом тактового им0 пульса, при этом на выходе 6 разрешени установки признака вывода формируетс нулевой потенциал, разреша- Ю1ЦИЙ изменение информации на входе 4 и установку следующего стробирую- щего импульса ка входе 2j а задним

5

0

5

0

5

фронтом импульса с выхода триггера 12 производитс увеличение на единицу содержимого счетчика 13, задающего адрес сле,цующей чейки первого блока 30 пам ти. Если строб-сигнал признака ввода формируетс отрицательного перепада на тактовом входе 1 (3-й импульс И2), то установка триггера 12 в нулевое состо ние осуществл етс отрицательным фронтом тактового импульса, следующего после окончани строб-сигнэ,ла признака ввода,, Врем действи сигнала на входе выборки блоков 30 пам ти определ етс д штельностью импульсов на входе 1 устройства и на выходе триггера 12 (заштриховано на временной диаграмме) и в любом случае не может быть меньше длительности сигналов признака ввода, определ юш;их длительность цикла записи. I

В .момент окончани цикла записи массива в первьш блок 30 пам ти на входе 3 формируетс сигнал приз- .

пака конца ввода, который увеличивает содержимое счетчика 21 зан тости на единицу. Это приводит к тому, что следующий массив данных в циклах ввода записьшаетс во второй блок 30 пам ти, так как единичный сигнал в циклах ввода формируетс на втором выходе преобразовател кода. Если длина записываемого массива больше емкости одного блока 30 пам ти, то в момент заполнени емкости одного блока 30 на выходе переполнени счетчика 13 формируетс сигнал,который через элемент ИЛИ 20 поступает на вход счетчика 21 и увеличивает его содержимое на единицу. В случае равенства длины записываемого массива емкости блока 30 пам ти с целью исключени двойного срабатывани счетчика 21 введена блокировка входа 3 за счет формировани нулевого сигнала на выходе элемента ИЛИ 14, поступающего на второй вход элемента И 19.

Зан тие хот бы одного блока 30 пам ти массивом данных характеризуетс наличием единичного сигнала на выходе 11 и характеризует необходимость вывода данных из зан того блока 30 пам ти.

Процесс вывода данных осуществл етс следующим образом. Во врем цикла вьшода (нулевой сигнал на входе 1) выходы данных блоков 30 пам т через коммутатор 29 подключаютс к выходу 10, выходы элемента И 23 заблокированы , поэтому номер блока 30 пам ти определ етс кодом счетчика 26. После записи массива данных в первый блок 30 пам ти на входы преобразовател 28 кода в циклах вывода поступает нулевой код, т.е. вывод осуществл етс из первого блока 30 пам ти. Процесс вывода аналогичен процессу ввода (фиг.2). В момен поступлени сигнала на вход 7 осуществл етс установка триггера 16 в единичное состо ние, при этом данные из читаемой чейки стробиру- ютс сигналом И 7 и поступают на выход 10. Если признак вьгеода И 7 поступает в середине цикла вывода (или ввода), то сброс триггера 16 осуществл етс задним фронтом сигнала вывода (1-й импульс И 7), если признак вывода поступает в момент изменени режима (2-й импульс И 7), то сброс триггера 16 осуществл етс

25691

задш1м фронтом сигнала И 31, следующим после окончани сигнала И 7. Задним фронтом сигнала И 16 содер- с жимое счетчика 17, задающего адрес чейки вывода блока 30 пам ти, измен етс на единицу. Наличие единичного сигнала на выходе 8 служит запретом установки следующего сиг10 нала признака вывода на входе 7.

В момент окончани вывода данных из блока 30 пам ти на вход 9 поступает сигнал, увеличивающий содержимое счетчика 26 и уменьшающий содер15 жимое счетчика 21 на единицу. Это означает, что чтение следующего массива производитс из следующего блока 30 пам ти. Если длина вьгеодимого массива больше емкости одного бло20 ка 30, то в момент переполнени емкости счетчика 17 на выходе переполнени данного счетчика сформируетс сигнал, который изменит содержимое счетчиков 21 и 26.

25 Если все блоки 30 пам ти зан ты, то на выходе переполнени счетчика 21 (выход 5 устройства) сформируетс сигнал, который запретит ввод очередного массива данных, пока не

30 освободитс хот бы один блок 30 пам ти. Емкость счетчика 26 равна числу блоков 30 пам ти. После чтени массива данных из последнего блока 30 осуществл етс обнуление счетчика 26, т.е. чтение следующего массива данных осуществл етс из первого блока 30 пам ти.

Сумматор 27 выполн етс следующим образом. Если число блоков 30

MQ пам ти кратно степени 2, то сумматор 27 вл етс сумматором по модулю 2. В общем случае модуль суммировани определ етс числом блоков пам ти 30. Например, дл дес ти

дс блоков 30 сумматор 27 вл етс сумматором по модулю 10, т.е. дес тичным сумматором.

35

Claims

Формула изобретени

Устройство сопр жени ,содержащее группу блоков пам ти, коммутатор данных, коммутатор адреса, счетчик, выбора блока пам ти вывода, три элемента И, причем информационный вход/ выход коммутатора данных соединен с информационными входами/выходами блоков пам ти группы, выход коммутатора данных вл етс информационным

выходом устройства, выход коммут тс.)- ра адреса соединен с адресными вхоами блоков пам ти группы, о т л и- чающеес тем, что с целью повышени пропускной способности устройства за счет увеличени числа подключаемых блоков пам ти и сокращени аппаратурных затрат, в него введены п ть элементов ИЛИ, два триггера, сумматор, преобразователь кода, элемент НЕ, счетчик адресов ввода, счетчик адресов, вывода и счетчик зан тости,, причем первый вход первого элемента И вл етс входом признака конца вввода устройства, второй вход первого элемента И соединен с выходом первого элемента ИЛИ, входы которого соединены с выходами счетчика адреса ввода и с разр дами входа первого направлени коммутатора адреса, разр ды .входа второго направлени которого соединены с выходами счетчика адреса вывода и с входами второго элемента , выход которого соединен с первым входом второго элемента И, второй вход которого вл етс входом Iпризнака конца вывода устройства, Iвыход первого элемента И соединен с Iпервым входом третьего элемента ИЛИ |второй вход которого соединен с выходом переполнени счетчика адреса ввода, счетньй вход которого соеди- 1нен с первым входом третьего эле- |мента И, с выходом разрешени ус- тановки признака ввода устройства и с вькодом первого триггера, вход |установки которого вл етс входом |признака ввода устройства, вход сброса первого триггера соединен с выходом элемента НЕ, вход которого

соединен с входсда сброса второго, триггера, с тактовым входом устройства , с входом управлени коммутатора адреса, с BTOpt.D-j входом третьего элемента И, с входами записи/чтени блоков пам ти группы и с управл ющим входом коммутатора данньсх, информационный вход которого вл етс

информационным входом устройства, выход второго элемента И соединен с первым входом четвертого элемента ИЛИ, второй вход которого соединен с выходом переполнени счетчика адреса вывода, счетный вход которого соединен с выходом разрешени установки признака вывода устройства и с выходом второго триггера, счетный вход которого вл етс входом

признака вывода устройства, информационный вход второго триггера соединен с выходом разрешени вывода устройства и с выходом п того элемента HJM, вход которого соединен

с третьим входом третьего элемента И и с выходом счетчика зан тости, вычитающий вход которого соединен с выходом четвертого элемента ИЛИ и со счетным входом счетчика выбора

блока пам ти вывода, выход которого соединен с первым входом сумматора, второй вход которого соединен с выходом третьего элемента И, выход третьего элемента ИЛИ соединен с суммирующим входом счетчика зан тости , выход переполнени которого вл етс вькодом разрешени ввода устройства, выход сумматора соединен с входом преобразовател кoд,oвJ выходы которого соединены с входами выборки блока соответствующих блоков пам ти группы.