SU1479954A1 - Буферное запоминающее устройство - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при построении запоминающих устройств ЭВМ. Целью изобретени   вл етс  расширение функциональных возможностей устройства за счет обеспечени  произвольного пор дка считывани  информации. Устройство содержит блок пам ти, состо щий из N- чеек, блок сортировки адресов и коммутатор. Блок сортировки адресов содержит N узлов сравнени , каждый из которых включает регистр, элемент сравнени , коммутатор, триггер, элемент И и элемент ИЛИ. Цель изобретени  достигаетс  тем, что запоминающее устройство организуетс  в виде многоразр дного сдвигового регистра, причем позици  очередного слова, записываемого в регистр, определ етс  сопровождающим его кодом адреса. В результате расположение информации в регистре автоматически упор дочиваетс  по кодам адресов, от меньшего к большему. 2 з.п. ф-лы, 4 ил.

Description

1

Изобретение относитс  к вычислительной технике и может быть использовано при построении запоминающих устройств ЭВМ.

Целью изобретени   вл етс  расширение функциональных возможностей устройства за счет обеспечени  произвольного пор дка считывани  ин- , формации.

На фиг.1 представлена структурна  схема буферного запоминающего устройства; на фиг.2 - функциональна  схема блока пам ти; на фиг.З - функциональна  схема блока сортировки адресов; на фиг.4 - функциональна  схема коммутатора.

Устройство (фиг.1) содержит блок 1 сортировки адресов, блок пам ти 2, коммутатор 3, вход синхронизации 4, управл ющий вход 5, адресные входы 6, информационный вход 7, информационный выход 8, шины 9( , 9,...,9П (п - количество  чеек пам ти ) управлени  пам тью, шины 10 , 104,...,10 „, управлени  коммутатором 3, информационные шины 11, 11i,...11 л-1 и 12, 12а,..., 12 пн .

Блок 1 сортировки адресов (фиг.З) содержит узлы 134,13г,...,13М сравне- ни , каждый из которых содержит элемент И 14, триггер 15, регистр

4 1

СО СО

ел

Ј

16, элемент сравнени  17, элемент ИЛИ 18, коммутатор 19.

Коммутатор 3 (фиг,4) содержит элементы коммутации 3, , 32,...,3П.

Запоминающее устройство работает следующим образом.

Будем считать, что в блоке пам ти 2 уже находитс  ранее записанный массив из п чисел, размещенных в  чейках пам ти в соответствии с величинами поступивших с ними адресов . Вместе с поступлением по входу 7 первого числа нового массива по входу 6 поступает адрес(Указывающий , каким по пор дку в данном массиве это число должно быть считано, а по входу 5 поступает сигнал, равный единице, который устанавливает все триггеры 15 в единицу , обеспечива  сдвиг ранее записанного массива вниз. Поопер- вому тактовому импульсу, поступившему по входу 4, выполн ютс  следующие операции:

сдвиг в пам ти ранее записанного массива из п чисел на одну  чейку вниз и считывание первого числа этого массива на выход 8;

запись в триггер 15 узла 13, сравнени  единицы, котора  сопровождает первый элемент нового массива чисел, поступающей по входу 5;

запись адреса первого числа нового массива в регистр 16 узла 13, - сравнени , причем сигнал разрешени  записи в регистр 16 поступает на элемент И.14 от элемента ИЛИ 18, через который проходит единица с входа 5;

запись первого числа нового массива в  чейку 2, блока пам ти 2 сигналом с выхода элемента И 14,

После этого по входу 7 поступает второе число нового массива, по входу 6 - его адрес, а по входу 5 - ноль. На элементе 17 сравнени  узла 13 адрес второго числа сравниваетс  с адресом первого числа из регистра 16. Элемент 17 сравнени  вырабатывает сигнал, который, проход  через элемент ИЛИ 18, управл ет элементом И 14, коммутатором 19 и элементом коммутации 3 коммутатора 3. Если адрес второго числа больше адреса первого числа, схема сравнен вырабатывает сигнал, равный единице , который разрешает прохождение тактовых импульсов через элемент

0

5

0

5

55

0

5

0

45

50

И 14, пропускает через коммутатор 19 число из регистра 16, а через элемент коммутации 3, - число с выхода  чейки 2, блока пам ти 2. Если адрес второго числа меньше адреса первого числа, элемент сравнени  17 вырабатывает сигнал, равный нулю, который закрывает элемент И 14, пропускает через коммутатор 19 число с входа 6, а через элемент коммутации 3, - число с входа 8.

По второму тактовому импульсу выполн ютс  следующие операции:

сдвиг в пам ти ранее записанного массива из п-1 числа на одну  чейку вниз и считыв-ание второго числа этого массива;

запись единицы, котора  сопровождает первый элемент нового массива чисел, из триггера 15 узла 13, в триггер 15 узла 13, запись нул  с входа 5 в триггер, 15 узла 13, сравнени ;

запись адреса второго числа нового массива в регистр 16 узла 13 уравнени  и самого второго числа в  чейку 2, пам ти сигналом с выхода элемента И 14 узла 132, если адрес второго числа меньше адреса первого числа, или запись адресов первого и второго чисел в регистры 16 соответственно узлов 13 и 13, и запись первого и второго чисел соответственно в  чейки 2 и 2, пам ти, если адрес второго числа больше адреса первого числа. ,

После прихода (п-1)-го импульса по входу 7 поступает n-е число нового массива, по входу 6 - его адрес , а по входу 5 - ноль. На элементах 17 сравнени  узлов 13i (i 1, 2,...,п-1) адрес n-го числа сравниваетс  с адресами 1-го, 2-го,..,, (п-1)-го чисел, хран щимис  в регистрах 16 узлов 131. Элементы 17 сравнени  узлов 131 вырабатывают сигналы 0 или 1 в зависимости от того, меньше или больше адрес п-го числа, чем адрес, который хранитс  в регистре 16 узла 131.

По n-му тактовому импульсу выполн ютс  следующие операции:

считывание последнего числа ранее записанного массива;

запись единицы из триггера 15 узла 13h-i в триггер 15 учла 13п, запись нул  из входа 5 в триггер 15 узла 13, сравнени ;

запись адреса n-го числа нового массива и запись n-го числа нового массива соответственно в регистр 16 узла 13j и  чейку 2j пам ти, причем значение j равно адресу n-го числа нового массива, и сдвиг адресов и чисел с j-ro до (п-1)-го вниз на одну  чейку.

Таким образом, после прихода п-го импульса в запоминающем устройстве будет запомнен массив из п чисел, которые размещены в  чейках пам ти в соответствии с величинами их адресов . В следующем тактовом импульсе можно начинать считывание этого массива чисел и запись нового массива .

Claims (2)

1.Буферное запоминающее устройство , содержащее блок пам ти из п  чеек, причем информационный вход первой  чейки и выход n-й  чейки  вл ютс  соответственно входом и выходом устройства, отличающе- е с   тем, что, с целью расширени  функциональных возможностей за счет обеспечени  произвольного пор дка считывани  информации, в устройство введены блок сортировки адресов

и коммутатор, причем адресные входы, управл ющий вход и вход синхронизации блока сортировки адресов  вл - .ютс  одноименными входами устрой- ства, управл ющие выходы первой груп ,пы с первого по n-й блока сортировки адресов соединены с входами записи соответствующих  чеек блока пам ти , выходы  чеек блока пам ти с первого по (п-1)-й подключены соответственно к информационным входам с второй по n-ю групп коммутатора, выходы которого с первого по (п-1)-й соединены с информационными входами  чеек блока пам ти с второй по п-ю соответственно, информационные входы первой группы коммутатора подключены к информационному входу устройства, а управл ющие входы коммутатора с первого по (п-1)-й соединены с соответствующими управл ющими выходами второй группы блока сортировки адресов.

2.Устройство по п.1, отличающеес  тем, что блок сортировки адресов содержит п узлов

5

0

5,

0

5

0

5

0

5

сравнени , причем каждый из них включает регистр, выходы которого соединены с информационными входами второй группы коммутатора и с входами второй группы элемента сравнени , выход которого подключен к второму входу элемента ИЛИ, первый вход которого соединен с информационным входом триггера, а выход подключен к управл ющему входу коммутатора и к второму входу элемента И, выход которого соединен с синхровходом регистра , информационные входы регистра, входы первой группы элемента сравнени  и информационные входы первой группй коммутатора каждого узла сравнени  подключены к адресным входам блока сортировки адресов, первый вход элемента И и синхровход триггера каждого узла сравнени  соединены с входом синхронизации блока сортировки адресов, установочные входы триггеров всех узлов сравнени  и информационный вход триггера первого узла сравнени  подключены к управл ющему входу блока сортировки адресов, выход триггера и выходы коммутатора каждого предыдущего узла сравнени  с первого по (п-1)-й соединены соответственно с информационным входом триггера и с информационными входами регистра каждого последующего узла сравнени  с второго по n-й, выходы элементов И узлов сравнени  с первого по n-й подключены к соответствующим управл ющим выходам первой группы блока сортировки адресов, а выходы элементов ИЛИ узлов сравнени  с первого по (п-1)-й соединены с соответствующими управл ющими выходами второй группы блока сортировки адресов.

За Устройство по п.отличающеес  тем, что коммутатор содержит (п-1) элементов коммутации, информационные входы первой группы которых соединены с информационными входами первой группы коммутатора, информационные входы второй группы элементов коммутации подключены к информационным входам с второй по n-ю групп коммутатора, управл ющие входы и выходы элементов коммутации соединены с соответствующими одноименными входами и выходами коммутатора .

If

-fc.

« «

J le,,.

40

N3 I

I

ггЯ

ЈБ

ч

Ъ

ST1

l

П,