SU1709303A1 - Функциональный преобразователь - Google Patents

Abstract

Изобретение относитс  к вычислительной технике, в частности к устройствам вычислени  функций, и может быть использовано в ЭВМ в качестве сопроцессора дл  вычислени  произвольных функций или как самосто тельное устройство в системах цифрового автоматического управлени .Целью изобретени   вл етс  расщирание функциональных возможностей за счет воспроизведени  значений функции по значени м другой без предварительного вычислени  аргумента. Преобразователь содержит регистр аргумента, два входных регистра, две схемы сравнени , регистры верхней и нижней границ, сумматор, два элемента НЕ, три элемента И, элемент ИЛИ, элемент задержки, два триггера, два мультиплексора, дешифратор, группу элементов И, блоки пам ти, регистр последовательных приближений, буферный регистр. Сущность работы функционального преобразовател  состоит в том, что в нем реализуетс  хранение значений нескольких монотонных функций, причем в одноименных  чейках хран тс  коды значений функций, соответствующих одинаковому значению аргумента. Это позвол ет по известному значению одной функции воспроизводить любую другую. 1 ил.I .i I «00с

Description

Изобретение относитс  к вычислительной технике, в частности к устройствам вычислени  функции, и может быть использовано в ЭВМ в качестве сопроцессора дл  вычислени  произвольных функций или как самосто тельное устройство в системах цифрового управлени .

Целью изобретени   вл етс  расширение функциональных возможностей за счет воспроизведени  значений функции по значени м другой без л редварительного вычис лени  аргумента.

Блок-схема преобразовател  представлена на чертеже.

Преобразователь содержит регистр аргумента 1, первый информационный вход 2, вход запуска 3, триггер 4, входные регистры 5 и 6, второй и третий информационные входы 7 и 8, элемент И 9, регистр нижней границы 10, регистр верхней границы 11, сумматор 12, схему сравнени  13, регистр последовательных приближений 14, блоки пам ти 15.1-15.К, элемент НЕ 16, схему сравнени  17, элемент И 18, элемент ИЛИ 19, сигнальный выход 20, мультиплексор 21, триггер 22, элемент НЕ 3, элемент И 24, выход 25 элемента И 24, буферный регистр 26, мультиплексор 27, дешифратор 28, группу элементов И 29.1-29.К, инверснуй выход 30 триггера 4, вход 31 тактовых импульсов, выход 32 элемента И 9. элемент задержки 33 с выходом 34, выход результата 35.

Функциональный преобразователь работает следующим образом.

В исходном состо нии в первом блоке пам ти 15.1 записаны значени  агрумента X, в каждом из остальных блоков пам ти 15.1 (, К) - соответствующие им значени  монолитных функций У((Х)(всего устройство позвол ет воспроизводить К различных монотонных функций У|(Х)). Первь1й триггер 4 находитс  в нулевом состо нии, второй триггер 22 - в единичном, все разр ды регистра 1 аргумента - в единичном состо нии , а все разр ды буферного регистра 26 нулевом состо нии (чтобы исключить ложное срабатывание устройства в первом такте ). Кроме того, все разр ды регистра 11 верхней границы наход тс  в единичном состо нии , а все разр ды регистра 10 нижней границы - в нулевом состо нии.

При необходимости вычислени  значени  функции у1, соответствующего значению заданного аргумента, на первый информационный вход 2 устройства подаетс  код аргумента, а на второй информационный вход 7 - код первого блока пам ти, состо щий из нулей, на третий информационный вход 8 - код блока пам ти, в котором хранитс  значение требуемой функции yi (т.е. число 1-1). Одновременно .на вход 3 запуска устройства подаетс  единичный сигнал, по которому производитс  запись указанной информации соответственно на регистр 1 аргумента, первый 5 и второй б входные регистры (переключение регистра 1 осуществл етс  по заднему фронту синхроимпульса , а регистров 5 и 6 - по переднему фронту), сброс второго триггера 22 в нуль и установка первого триггера 4 в единицу, сигнал с пр мого выхода которого открывает второй элемент И 9 дл  прохождени  синхроимпульсов с входа 31 на входы эле .ментов И 29 группы, на вход элемента И 18 и на вход элемента задержки 33, с выхода 34 которого задержанные синхроимпульсы поступают на регистры верхней 11 и нижней 10 границ. А также поскольку на выходе элемента ИЛИ 19 - нулевой сигнал, то на вЫходе второго элемента НЕ 23 - единичный сигнал, который, поступа  на вход третьего элемента И 24, открывает последний ,дл  прохождени  синхроимпульсов с выхода 32 второго элемента И 9 на регистр .26, регистр 14 последовательного приближени . Кроме того, так как сигнал с выхода элмента ИЛИ 19  вл етс  управл ющим дл  второго мультиплексора 21, то на вход дешифратора 28 коммутируетс  содержимое регистра 5. т,е. в данном случае код 0..0, а следовательно, только на первом выходе дешифратора 28 будет присутствовать единичный сигнал, что обеспечивает подачу синхроимпульсов через элемент И 29,1 только на вход блока пам ти 15.1 (на входы всех остальных элементов И 29 группы, а соответственно и на стробирующие входы

0 всех остальных блоков пам ти 15 поступает нулевой сигнал с выхода дешифратора 28). Под действием синхроимпульсов среди кодов, хран щихс  в первом блоке 15.1 пам ти , реализуетс  поиск ближайшего к аргументу числа, зафиксированного на регистре 1 аргумента. Указанный поиск осуществл етс  последовательным выделением интервала , заключающего в себе искомый код, причем на каждом шаге величина упом ну0 того интервала уменьшаетс  в два раза.

Адреса, ,jo которым хран тс  в первом блоке 15.1 пам ти верхн   и нижн   границы интервала, фиксируютс  соответственно на регистрах 11 и 10. В каждом такте адреса

5 с указанных регистров 10 и 11 поступают на входы сумматора 12, код с выхода которого со сдвигом на один разр д в сторону младших разр дов фиксируетс  на регистре 14 последовательнх приближений. Код аргумента, считанный с первого блока 15.1 пам ти, поступает через первый мультиплексор 27 (на управл ющий вход мультиплексора 27 поступает код с выхода регистра 5 через мультиплексор 21, т.е. в

5 данном случае код 0,.0) на вход регистра 26. где фиксируетс  по заднему фронту синхроимпульса . С выхода регистра 26 указанный код поступает на вход первой схемы сравнени  17. где сравниваетс  с кодом аргумента,

0 заданного на регистре 1 аргумента. Если считанный код совпадает с кодом поступившего аргумента, то на выходе признака равенства первой схемы сравнени  17 формируетс  единичный сигнал, который

5 свидетельствует о том, что искомое ближайшее найдено, а его адрес зафиксирован на регистре 14 последовательных приближений. Если считанный код больше кода поступившего аргумента (на выходе признака неравенства схемы сравнени  17 при этом формируетср единичный сигнал), то искомый ближайший меньший к заданному код хранитс  в интервале адресов, зафиксированных на регистрах 10 и 14, а в противном

5 случае- на регистрах 14 и 11. Соответственно в первом случае будет произведен прием информации из регистра 14 на регистр 11, во втором - по сигналу выхода первого элемента НЕ 16 информаци  из. регистра 14 последовательных приближений записчр етс  на регистр 10 нижней границы. Причем запись информации в регистры ,10 или 11 осуществл етс  по заднему фронту сдвинутого синхроимпульса.

Описанна  процедура повтор етс  до тех пор, пока на выходе признака равенства первой схемы сравнени  17 не будет сформирован сигнал единичного уровн , либо код на выходе сумматора 12 не сравниваетс  с содержимым регистра 10 нижней rpafницы , т.е. пока на выходе второй схемы сравнени  13 либо на выходе признака равенства первой схемы сравнени  17 не по витс  единичный сигнал,который поступает на вход элемента ИЛИ 19 (с выхода второй схемы сравнени  13 единичный сигнал на вход элемента ИЛИ 19 поступает через элемент И 18, чтобы исключить ложное срабатывание устройства при переключении регистров 10 и 11 и сумматора 12).

Единичный сигнал с выхода элемента ИЛИ 19 поступает через второй элемент НЕ 23 на вход элемента И 24, блокиру  таким образом прохождение синхроимпульсов на регистр 14 последовательных приближений и ре истр 26.

Одновременно единичный сигнал с выхода элемента ИЛИ 19 поступает на управл ющий вход мультиплексора 21, обеспечива  подключение на вход дешифратора 28, а также на управл ющий вход мультиплексора 27 кода, зафиксированного на втором регистре 6, т.е. в данном случае кода числа (1-1). Таким образом, к началу следующего такта только на i-м выходе дешифратора 28, а следовательно, на входе только элемента И 29.1 из группы будет присутствовать единичный сигнал.

В следующем такте производитс  считывание из блока 15.1 пам ти содержимого  чейки, адрес которой зафиксирован на регистре 14 последовательных приближений. Т.е. на выход блока 15.1 пам ти считываетс  код значени  функции yi, соответствующего значению аргумента из блока 15.1 пам ти, т.е. равному или ближайшему меньшему к заданному аргументу. С выхода блока 15.1 пам ти указанный код значени  функции поступает Мерез мультиплексор 27 на выход 35 результата. Одновременно с этим на сигнальный 20 устройства поступает единичный сигнал с выхода элемента ИЛИ 19, свидетельству  о том, что на выходе 35 результате устройства находитс  искомый код значени  функции. В этом же такте по заднему фронту синхроимпульса под воздействием единичного сигнала с выхода элемента ИЛИ 19 устанавливаетс  в единицу триггер 22, единичный сигнал с пр мого выхода которого сбрасывает в нуль первый

триггер 4, и схема приходит в исходное состо ние .

При необходимости вычислени  значени  функции yi(X), если задано значение другой функции У|(Х) (I, 1(:{1, К}, 1-1) (например, если задано Значение tg(X), а требуетс  найти значение 1п(Х)), то производитс  аналогична  процедура, за тем исключением, что на второй информационный вход 7 устройства подаетс  код (1-1), на третий информационный вход 8 - код (1-1), а на первый информационный вход 2 - код значени  функции у|(Х). При этом в блоке 15.1 пам ти производитс  поиск  чейки, содержащей

5 значение функции У|, равное или ближайшее меньшее к заданному, и по адресу найденной таким образом  чейки из блока 15.1 пам ти считываетс  искомое значение функции У|(Х) без промежуточного вычислени  значе0 ни  аргумента X.

Claims (1)

1. Формула изобретени  Функциональный-преобразователь, содержащий первый и второй блоки пам ти, первую и вторую схемы сравнени , регистр

   5 последовательных приближений, регистр аргумента, сумматор, регистр нижней границы , регистр верхней , первый и второй триггеры, с первого по третий элементы И, элемент ИЛ И, элемент задержки и

   0 первый и второй мультиплексоры, причем информационный вход регистра аргументе соединен с первым информационным входом преобразовател , вход запуска которого соединен с входом установки в единицу

   5 первого тригггера и входом синхронизации регистра аргумента, выход которого соединен с первым входом первой схемы сравнени , выход регистра верхней границы соединен с входом первого слагаемого сум0 .матора, ход второго слагаемого которого соединен с выходом регистра нижней границы и первым входом второй схемы сравнени , вУход признака равенства котор ой соединен с первым входом первого элемента И,

   5 второй вход которого соединен с выходом второго элемента И, входом синхронизации второго триггера и входом элемента задержки , выход которого соединен с входами синхронизации р егистров верхней и нижней границ, первый и второй входы второго элемента И соединены соответственно с входом тактовых импульсов преобразовател  и пр мым выходом первого триггера, инверсный выход которого соединен с

   5 входами установки регистров верхней и нижней границ, выход первого элемента И соединен с первым входом элемента ИЛИ, выход которого соединен с сигнальным ЁЫходом преобразовател , выход сумматора соединен со сдвигом на один разр д в сторону младших с вторым входом второй схемы сравнени  и информационным входом регистра последовательных приближений, выход которого соединен с адресными входами первого и второго блоков пам ти и информационными входами регистоов верхней и нижней границ, выходы первого второго блоков пам ти соединены соответственно с первым и вторым информационными входами первого мультиплексора, отличающийс  тем, что, с целью расширени  функциональных возможностей за счет воспроизведени  значений функции по значени м другой без предварительного вычислени  аргумента, в него введены с третьего по к-й блоки пам ти, где к - количество вычисл емых функций, группа элементов И, буферный регистр, первый и второй входные регистры, дешифратор и два элемента НЕ, причем первый и второй информационные входы второго мультиплексора соединены с.выходами соответственно первого и второго входных регистров, информационные входы которых соединены соответственно с вторым и третьим информационными входами преобразовател , вход запуска которого соединен с входами синхронизации первого и второго входных регистров и второго триггера, выход признака неравенства первой схемы сравнени  соединен с входом разрешени  записи регистра верхней границы и входом первого элемента НЕ, выход которого соединен с входом разрешени  записи регистра нижней границы,  ыход признака равенства

   первой схемы сравнени  соединен с вторым входом элемента ИЛИ, выход которого соеинен с управл ющим входом второго мульиплексора , информационным входом

   второго триггера и входом второго элемента НЕ, выход которого соединен с первым входом третьего элемента И, второй вход которого соединен с выходом второго элемента И, пр мой вы)(од и вход установки в ноль

   второго триггера соединены соответственно с входом установки в ноль первого триггера и входом запуска устойства, выход третьего элемента И соединен с входами синхронизации буферного регистра и регистра последовательных приближений, выход которого соединён с адресными входами с третьего по к-й блоков пам ти, выходы которых соединены с информационными входами соответственно с третьего по

   к-й первого мультиплексора, выход которого соединен с вь1ходом результата преобразОвател  и информационным входом буферного регистра, вход установки и выход которого соединены соответственно с инверсным выходом первого триггера и вторым входом первой схемы сравнени , выход второго мультиплексора соединен с управл ющим входом первого мультиплексора и входом дешифратора, выходы которого соединены с первыми входами соответствующих элементов И группы, вторые входы и выходы которых соединены соответственно с выходом второго элемента И и входами стробировани  соответствующих блоков пам ти .