SU964731A1 - Буферное запоминающее устройство - Google Patents

Description

Изобретение относитс  к запоминающим устройствам.

Известно запоминающее устройство, которое содержит регистры пам ти, логические схемы по числу регистров пам ти, триггеры по числу регистров пам ти и элементы И Ч.

Недостатком этого устройства  вл ютс  большие аппаратурные затраты. .

Наиболее близким техническим решением к изобретению  вл етс  буферное запоминающее устройство, содержащее накопитель на регистрах пам ти и логические схемы ПО числу регистров пам ти

Недостаткомэтого устройства  вл етс  его сложность, вследствие чего снижаетс  его надёжность.

Цель изобретени  - повышение надежности устройства..

Поставленна  цель достигаетс  тем, что в буферное запоминающее, устройство, содержащее накопитель, одни из входов и выходы которого  вл ютс  информационными входами и выходами устройства, введены блок управлени  режима.ми работы и адресный блок, входы и первый выход которого I соединены с другими входами накопител , второй, третий и четвертый. .

выходы адресного блока подключены соответственно к первому, второму и третьему входам блока управлени г режимами, выходы которого и входы адресного блока  вл ютс  соответственно управл ющими выходами и входами устройства.

Адресный блок содержит дешифратор,

10 счетч«ки, элементы И, элементы задержки и элемент ИЛИ, выход которого соединен с входом дешифратора, а вхот ды подключены соответственно к выходам первого и второго элементов И,

15 первые входаа которых соединены с входами первого и второго элементов задержки соответственно, выходы которых подключены соответственно к входам первого и второго счетчиков,

20 выход первого счетчика соединен с вторым входом первого элемента И и первым входом третьего элемента И, второй вход которого подключен к выходу второго счетчика и второму входу второго элемента И, выходы дешифратора и третьего элемента И, выходы и входы первого и второго элементов задержки  вл ютс  соответственно выходами с первого по четвертый

30 и входами блока. Кроме того, блок управлени  режи мами работы содержит триггеры,, четвертый и п тый элементы И, причем пр мой вйхрд первого триггера подкл чен к первым входам четвертого элемента И и второго триггера, второй вход которого соединен с выходом п того элемента И, первый вход кото рого подключен к инверсному выходу первого триггера и-первому входу трет его триггера, второй вход которого соединен с выходом четвертого элеме та И, вторые входы четвертого и п т го элементов И объединены и  вл ютс первыми входами блока, вторым и третьим входами и выходами которого  вл ютс  первый и второй входа первого триггера и выходы второго и третьего триггеров.. . На чертеже изображены функционал ные схемы предложенного устройства, адресного блока и блока управлени  режимами работы. Устройство содержит накопитель 1 на регистрах пам ти (не показаны), .адресный блок 2 и блок 3 управлени  режимами работы. Адресный блок содер жит дешифратор 4, элемент ИЛИ 5, первый 6 и второй 7 элементы И, первый счетчик 8, предназначенный дл  формировани  адреса чтени , первый элемент 9 задержки, второй счетчик 10, предназначенный дл  формировани  адреса записи, второй элемент 11 эадержки и третий элемент И 12. Блок управлени  режимами работы содержит первый триггер 13, четвертый 14 и п тый 15 элементы И,, второй 16 и Третий 17 триггеры. На чертеже обозначены информационные 18 и,управл ющие 19 и20 входы устройства, управ л ющие 21 и 22 и информационные 23 выходы устройства. . Предложенное устройство работает следующим образом. Адресный блок 2 вырабатывает адрее , в соответствии с которым происходит запись или чтение данных из . накопител  1. Блок 3 служит дл  индикации состо ни  накопител  1 (полностью свободен, частично зан т или полностью зан т), в соответствии с которым организуетс  работа устройства . В исходном состо нии все регистры накопител  1 свободны. Триг гер 13 находитс  в единичном состо нии и сигнал с его пр мого выхода устанавливает триггер 16 в единичное состо ние, на выходе 21 устройства по вл етс  единичный сигнал,, что соответствует разрешению записи. Содер жимое счетчиков 10 и 8 равно нулю. Элемент И 12 вырабатывает сигнал сов падени , который через элемент И 14 устанавливает триггер 17 в нулевое состо ние, при этом на выходе 22 уст ройства по вл етс  нулевой сигнал, что соответствует запрету чтени . Таким образом, в исходном состо нии разрешена только запись данньлх в накопитель 1. При подаче управл ющего сигнала записи на сход 19 устройства он поступает в накопитель 1, информаци  с входов 18 устройства подаетс  в на опитель 1. Этот же управл ющий сигнал записи открывает элемент И 7, и так. как содерхсимое счетчика 10 равно нулю, то нулевой код-адреса записи через элемент ИЛИ 5 поступает на вход дешифратора 4, сигнал с нулевого выхода которого организует запись слова данных в нулевой регистр накопител  1. . Задержанный управл ющий сигнал за-, писи с выхода элемента 11 задержки увеличивает содержимое счетчика 10: на единицу, т.е. формируетс  следующий адрес дл  .записи данных.. Эти.м же задержанным сигнешом устанавливаетс  в нулевое состо ние триггер 13, сигнал с инверсного выхода которого устанавливает в единичное состо ние триггер 17, снима  запрет чтени . Таким образом, чтение данных из накопител  1 возможно только в том случае, еслд. происходит запись внего хот  бы одного слова. Работа устройства при чтении данных аналогична рассмотренной выше за исключением того, что триггер 13 в этом случае устанавливаетс  в единичное состо ние и снимает сигнал запрета записи, если он установлен. Информаци  при .этом считываетс  с выходов 23.устройства. В устройстве вырабатываютс  сигналы запрета записи данных в полностью зан тый накопитель 1, а также запрета чтени  данных из пустого накопител  1. В таких случа х содержимое счетчиков 10 и 8 равно между собой, что приводит к срабатыванию элемента И 12, сигнал с выхода которого через элементы И 14 или 15 приводит к установке в нулевое состо ние триггеров 16 или 17, что соответствует сигналам запрета записи, или чтени . . Например, происходит .запись данных в накопитель 1 до полного его. запол- нени , -причем чтение данных .не производитс . В этом случае после записи последнего слова данных в накопитель 1 сигнал, задержанный элементом 11 задержки, вызьавает переполнение (обнуление) счетчика 10, а так как . содержимое счетчика 8 также равно нулю, то срабатывает элемент И 12, сигнал с выхода которого через элеент и 15- устанавливает в нулевое состо ние Триггер 16, тем самым выабатыва  сигнал запрета записи дан ных в накопитель 1.

Аналогичным образом хпроисходит выработка запрета чтени  данных из пустого накопител  1.

Таким образом, в устройстве определ етс  степень зан тости накопител  1 (полностью свободен - разрешена только запись, частично содержит данные - разрешены и чтение и запись, полностью зан т - разрешено только чтение), о чем сообщаетс  абонентам, что расшир ет область приме нени  Устройства и по вышает надежность работы; устройства.

Доли дппа|)а урных затрат, приход щейс  на йШо нейие адресного блока 2 и блока3 управлени  режимш и работы , значительно снижаетс  при увеличении емкости накопител  1, за счет чего также повышаетс  надежность устройства.

, Технико-экономическое преимущество предложенного, устройства заключаетс  в его более высокой надежности по сравнению с известным.

Claims (2)

1.Буферное запоминающее устройство , содержащее накопитель, Один

из входов и выходов которого  вл ютс  информационными входами и выхода 4и устройства, о т л и ч а ю щ е ес   тем, что, с целью повышени  надежности устройства, оно содержи блок управлени  режимами работы и, адресный блок, входы и первый выход которого соединены с другими входами накопител , второй, третий и четвертый выходы адресного блока подключены соответственно к первому, второму и третьему входам блока управлени  режимами работы, выходы которого и входы адресного блока  вл ютс  соот вётственно управл ющими выходами и входами устройства.

2.Устройство по п.. 1, о т л ичающее с   тем, что адресный блок Содержит дешифратор, счетчики,

элементы И, элементы задержки и элемент ИЛИ выход КОТОРОГО соединен .с входом дешифратора а входы подключены соответственно к выходам пеового и второго элементов И, первые входы которых соединены с входами первого и второго элементов задерж . ки соответственно, выходы последних подключены соответственно к входам первого и второго счетчиков, выход

0 первого счетчика соединен с вторым входом первого элемента И и первым входом третьего элемента И, в торой вход которого по ключен к выходу второго счетчика и второму входу второго элемента И, выходы дешифратора и третьего элемента И, выходы и вхр ды первого и второго элементов задержки  вл ютс  соответственно выходами с первого по четвертый и входами блока.

3 Устройство по пп. 1 и 2, о Тл и ч а ю щ е е с   тем, что блок управлени  режимами работы содержит триггеры, четвертый и п тьш элементы И, причем пр мой выход первого триггера подключен к первым входам четвертого элемента И и второго триггера, второй вход которс го соединен с выходом п того элемента И, перQ вый вход последнего подключен к инйерсному выходу первого триггера и первому В1ходу третьего триггера, второй вход которого соединен с выходом четвертого элемента И, вторые входы .

C четвертого и п того элементов И объединены и  вл ютс  первым входом блока , вторым и Третьим входами и выходами которого  вл ютс  первый и второй входы первого триггера и выходы второго и третьего триггеров.

Источники информации,

прин тые во внимание при экспертизе

1. Патент Великобритании 2009984, кл.. G С 5/06, опублик. 1979.

5 2. Патент Великобритании

2009983, кл. G 4 С 5/06, рпублик. 1979 (прототип).