SU1156140A1 - Буферное запоминающее устройство - Google Patents

Abstract

I. БУФЕРНОЕ ЗАПОМИНАЮЩЕЕ; УСТРОЙСТВО, содержащее накопитель , адресный блок и блок управлени , причем первый вход и выход накопител   вл ютс  информационными входом и выходом устройства, входы адресного блока соединены с вторым и третьим входами накопител , а первый выход - с соответствующими входами блока управлени , выходы которого и входы адресного блока  вл ютс  соответственно управл ющими выходами и входами устройства, отличающеес  тем, что, с целью повыщени  быстродействи  устройства, оно содержит коммутатор , первый и второй входы которого соединены соответственно с вторым и третьим выходами адресного блока, а первый и второй выходы - с вторым и третьим входами блока управлени , причем четвертый и п тый выходы адресного блока соединены с соответствующими входами накопител . 2.Устройство по п. 1, отличающеес  тем, что коммутатор содержит элемент И-НЕ, первый и второй элементы И, выходы кото . рых  вл ютс  соответствующими выходами, коммутатора, первые входы соединены с выходом элемента И-НЕ, входы которого и вторые входы элементов И соединены соответственно с первым и вторым входами коммутатора. 3.Устройство по п. 1, отличающеес  тем, что адресный блок содержит дещифратор , счетчики, элементы задержки и элемент И, примем входы первого и второго V элементов задержки  вл ютс  входами блока , а выходы соединены с входами соответствующих счетчиков и  вл ютс  вторым и третьим выходами блока, выходы первого и второго счетчиков соединены с входами соответствующих дешифраторов и входами элемента И, выход которого  вл етс  первым выходом блока, а выходы первого и второго дешифратора - соответственно четвертым и п тым выходами блока. сд Ot)

Description

Изобретение относитс  к запоминающим устройствам.

Цель изобретени  - повышение быстродействи  устройства.

На чертеже приведена структурна  схема устройства.

Устройство содержит накопитель 1, адресный блок 2, коммутатор 3 и блок управлени  4.

Кажда  из  чеек 5 накопител  1 содержит клапаны записи 6, регистр 7 и клапаны чтени  8.

Адресный блок содержит дешифраторы адресов записи 9 и чтени  Ю, счетчики адресов записи 11 и чтени  12, элементы задержки 13 и 14, а также элемент И 15.

Коммутатор содержит элемент И-НЕ 16 и элементы И 17 и 18.

Блок управлени  содержит триггеры 19, 22, 23 и элементы И 20 и 21.

Предложенное устройство работает следующим образом.

В исходном состо нии все регистры накопител  1 свободны. Триггер 19 находитс  в единичном состо нии и сигнал с его пр мого выхода устанавливает триггер 22 в единичное состо ние, на выходе 28 устройства по вл етс  единичный сигнал, что соответствует разрешению записи.

Содержимое счетчиков 11 и 12 равно нулю . Элемент И 15 вырабатывает сигнал совпадени , который через элемент И 21 устанавливает триггер 23 в нулевое состо ние , при этом на выходе 29 устройства по вл етс  нулевой сигнал, что соответствует запросу чтени . Таким образом, в исходном состо нии разрешена только запись данных в накопитель 1.

При подаче управл ющего сигнала записи на вход 24 устройства он поступает в накопитель 1 на один из входов всех клапанов записи 6, данные с информационных входов 26 устройства также подаютс  в накопитель 1 на другие входы всех клапанов записи 6.

Так как содержимое счетчика 11 адреса записи равно нулю, то сигнал с нулевого выхода дешифратора 9 откроет клапаны записи 6 нулевой  чейки пам ти и будет произведена запись слова данных в регистр 7 этой  чейки.

Задержанный управл ющий сигнал записи с выхода элемента задержки 13 увеличивает содержимое счетчика 11 на единицу, т. е, формирует следующий адрес ,1.1   записи данных. Этим же задержанным счгналом через элемент И 17 коммутатора3 1ч анавлнвает в нулевое состо ние триг ij 19, сигнал с инверсного выхода котороi CT;IHOBHT в единичное состо ние тригfi ::i. снима  сигнал запрета чтени .

Таким образом, чтение данных из накопител  1 возможно только в том случае, если произошла запись в него хот  бы одного слова.

Работа устройства при чтении данных аналогична рассмотренной выше. При этом ш-й адрес чтени  формируетс  в счетчике 12 и через дешифратор 10 передаетс  в накопитель 1, где происходит открытие клапанов чтени  - 8 т-ой  чейки пам ти 5.

Данные снимаютс  с выхода 27 устройства. При чтении данных триггер 19 через элемент И 18 коммутатора 3 устанавливаетс  в единичное состо ние и снимает сигнал запрета записи, если он установлен.

5 При одновременном поступлении сигналов записи и чтени  на управл ющие входы 24 и 25 устройства соответственно производитс  одновременно запись данных по мy адресу и чтение данных по т-му адресу. Задержанные сигналы с элементов задержки 13 и 14 формируют следующие вдреса в счетчиках 11 и 12, а также одновременно поступают на входы элемента И-НЕ 16 коммутатора, сигнал с выхода которого закроет элементы И 17 и 18. В результате этого никаких изменений в состо нии блока управлени  4 не происходит и на выходах 28 и 29 устройства остаютс  сигналы разрешени  и записи и чтени .

В устройстве вырабатываютс  сигналы запрета записи данных в полностью зан тый накопитель 1, а также запрета чтени  данных из пустого накопител  1. В этих случа х содержимое счетчиков 11 и 12 равно между собой, что приводит к срабатыванию элемента И 15, сигнал с выхода которого через элементы И 20 или 21 приводит к установке в нулевое состо ние триггеров 22 или 23, что соответствует сигналам запрета записи или чтени .

Например, происходит запись данных в накопитель 1 до полного его заполнени ,

Q причем чтение данных не производитс . В этом случае после записи последнего слова данных в накопитель 1 сигнал, задержанный элементом задержки 13, вызывает переполнение (обнуление) счетчика 11, а так как содержимое счетчика 12 также равно

5 нулю, то срабатывает элемент И 15, сигнал с выхода которого через элемент И 20 устанавливает в нулевое состо ние триггер 22, тем самым вырабатыва  сигнал запрета записи данных в накопитель.

Аналогичным образом происходит выработка сигнала запрета чтени  данных из пустого накопител .

Таким образом, в устройстве достигаетс  повышение быстродействи  за счет одновременного выполнени  операций записи по 1-му адресу и чтени  по т-му адресу, что позвол ет увеличить быстродействие вычислительных машин и систем.

г:

1д-1 j ;I

23

Claims (3)

1. БУФЕРНОЕ ЗАПОМИНАЮ-

ЩЕЕ^ УСТРОЙСТВО, содержащее накопитель, адресный блок и блок управления, причем первый вход и выход накопителя являются информационными входом и выходом устройства, входы адресного блока соединены с вторым и третьим входами накопителя, а первый выход — с соответствующими входами блока управления, выходы которого и входы адресного блока являются соответственно управляющими выходами и входами устройства, отличающееся тем, что, с целью повышения быстродействия устройства, оно содержит коммутатор, первый и второй входы которого соединены соответственно с вторым и третьим выходами адресного блока, а первый и второй выходы — с вторым и третьим входами блока управления, причем четвертый и пятый выходы адресного блока соединены с соответствующими входами накопителя.

2. Устройство по π. 1, отличающееся тем, что коммутатор содержит элемент И-НЕ, первый и второй элементы И, выходы которых являются соответствующими выходами, коммутатора, первые входы соединены с выходом элемента И-НЕ, входы которого и вторые входы элементов И соединены соответственно с первым и вторым входами коммутатора.

3. Устройство по π. 1, отличающееся тем, что адресный блок содержит дешифратор, счетчики, элементы задержки и эле- р мент И, причем входы первого и второго «8 элементов задержки являются входами блока, а выходы соединены с входами соответствующих счетчиков и являются вторым и третьим выходами блока, выходы первого и второго счетчиков соединены с входами соответствующих дешифраторов и входами элемента И, выход которого является первым выходом блока, а выходы первого и второго дешифратора — соответственно четвертым и пятым выходами блока.

>