SU1224804A1 - Устройство дл формировани адреса пам ти - Google Patents
Устройство дл формировани адреса пам ти Download PDFInfo
- Publication number
- SU1224804A1 SU1224804A1 SU843753724A SU3753724A SU1224804A1 SU 1224804 A1 SU1224804 A1 SU 1224804A1 SU 843753724 A SU843753724 A SU 843753724A SU 3753724 A SU3753724 A SU 3753724A SU 1224804 A1 SU1224804 A1 SU 1224804A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- register
- output
- input
- switch
- inputs
- Prior art date
Links
Landscapes
- Memory System (AREA)
Abstract
Изобретение относитс к области вычислительной техники. Цель изобретени - повьпиение быстродействи . Цель достигаетс соответствующими св з ми между двум регистрами, коммутатором и элементом ИЛИ, из кото- рьгх состоит схема устройства. Изобретение предназначено дл использовани в устройствах пам ти вычислительных систем, разр дность адреса которых ограничена. 1 шт. to to 4;: 00
Description
1
Изобретение относитс к вычислительной технике и предназначено дл использовани в устройствах пам ти вычислительных систем, разр дность адреса которых ограничена.
Целью изобретени вл етс повышение быстродействи устройства.
На чертеже изображена схема устройства .
Устройство содержит регистры 1 и 2, коммутатор 3, элемент ИЛИ 4, входы 5 адреса устройства, 6 записи и 7 считывани устройства, выходы 8 старших разр дов и 9 младших разр дов адреса устройства, вход 10 признака вывода старших разр дов адреса устройства.
Устройство работает следующим образом.
На вход 5 устройства подаетс адрес , значение которого соответствует коду, которьгй должен быть згшиса в регистр 2, а на вход 7 устройства подаетс сигнал чтени пам ти, п которому элемент ИЛИ 4 вырабатывает сигнал записи, поступаюпщй на синхровход регистра 1. Таким образо в регистр 1 будет записана информаци о старших адресах физической пам ти.
По сигналу,поступающему с входа 10, информаци с выхода регистра 1 записываетс в регистр 2. Разр дность регистров 1 и 2 равва разр дности Рд адресного слова устройства Разр дность информационных входов
и выхода Р| коммутатора св зана с
к
Р. следующим соотношением Рд М Р
,
где М - количество информационных входов коммутатора.
Выходы с первого по М-й второго регистра имеют разр дность Р, и подключены к соответствуюЕЩм входам коммутатора 3.
Формирование физического адреса осуществл етс следующим образом.
На вход 5 устройства поступает
., р дов выхода которого ответственно jc управл комкгутатора и к выход р дов адреса устройст мутатора подключен к
др разр дов .адреса устро ционные входы коммута цо М-й подключены к в регистра соответствен по М-й, где М - колич
jg ционньр : входов коммут вход второго регистра входу признака вывода
логический адрес, на входы 6 или 7 до адреса устройства
2248041
сигнал записи или считывани соответственно , адрес записываетс в регистр 1 и его младшие разр ды rto- ступают на выход 9 устройства. Стар- 5 шие разр ды логического адреса в количестве
ff og М поступают на управл ющий вход коммутатора 3 и управл ют коммутацией на выход 8 устройства информации с соответст- 10 нующего выхода регистра 2.
Совокупность младших разр дов регистра 1 и разр дов с выхода коммутатора 3 образуют физический адрес )5 устройства, разр дность которого превышает исходную величину Р при соответствующем выборе параметра .М.
Claims (1)
- Формула изобретени20Устройство дл формировани адреса пам ти, содержащее два регистра, коммутатор и элемент ИЛИ, причем выход первого регистра ,подключен к ,35 информационному входу второго регистра , отличающеес тем, что, с целью повышени быстродействи , ир1формационный вход первого регистра подключен к адресному ДУ устройства, входы записи и считывани которого подключены к вхо-- дам элемента ИЛИ, выход которого подключен к синхровходу первого регистра , перва и втора группы раз ., р дов выхода которого подключены соответственно jc управл ющему входу , комкгутатора и к выходу младпих разр дов адреса устройства, выход коммутатора подключен к выходу старшихдр разр дов .адреса устройства, информационные входы коммутатора с первого цо М-й подключены к выходам второго регистра соответственно с первого . по М-й, где М - количество информа jg ционньр : входов коммутатора, синхровход второго регистра подключен к входу признака вывода старших разр /Составитель М.Силин Редактор Н.Слобод ник Техред Н.ВонкалоЗаказ 1953/48 Тираж 671ПодписноеВНИИПИ Государственного комитета СССРпо делам изобретений и открытий 113035, Москва, Ж-35, Раушска наб., д. 4/5Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4Корректор В.Синицка
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU843753724A SU1224804A1 (ru) | 1984-06-13 | 1984-06-13 | Устройство дл формировани адреса пам ти |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU843753724A SU1224804A1 (ru) | 1984-06-13 | 1984-06-13 | Устройство дл формировани адреса пам ти |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1224804A1 true SU1224804A1 (ru) | 1986-04-15 |
Family
ID=21124045
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU843753724A SU1224804A1 (ru) | 1984-06-13 | 1984-06-13 | Устройство дл формировани адреса пам ти |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1224804A1 (ru) |
-
1984
- 1984-06-13 SU SU843753724A patent/SU1224804A1/ru active
Non-Patent Citations (1)
Title |
---|
Дж. Уокерли. Архитектура и программирование микро-ЭВМ. М.: Мир, 1984, с. 280-287, рис. 7.23. Авторское свидетельство СССР № 1160409, кл. G 06 F 13/00, 1984. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4757477A (en) | Dual-port semiconductor memory device | |
KR860003608A (ko) | 직렬데이타 입력회로 및 직렬데이타 출력회로를 갖춘 반도체 메모리 장치 | |
KR960025786A (ko) | 불휘발성 반도체 메모리 | |
KR850007154A (ko) | Lsi메모리회로 | |
US4903242A (en) | Serial access memory circuit with improved serial addressing circuit composed of a shift register | |
KR930017025A (ko) | 멀티시리얼 액세스 메모리 | |
US5446859A (en) | Register addressing control circuit including a decoder and an index register | |
KR960042453A (ko) | 아이씨 메모리 카드 | |
SU1224804A1 (ru) | Устройство дл формировани адреса пам ти | |
EP0083230B1 (en) | Method for controlling read-out or write in of semiconductor memory device and apparatus for the same | |
JPS55136753A (en) | Compressed data recovery system | |
US5577005A (en) | Circuit for using chip information | |
SU1399821A1 (ru) | Буферное запоминающее устройство | |
SU1345325A1 (ru) | Устройство дл задержки сигналов | |
SU1295451A1 (ru) | Буферное запоминающее устройство | |
SU1462335A1 (ru) | Устройство дл обмена информацией | |
SU1191913A1 (ru) | Устройство дл ввода-вывода информации | |
JPS5758280A (en) | Method for making memory address | |
SU1387042A1 (ru) | Буферное запоминающее устройство | |
SU1418699A1 (ru) | Устройство дл поиска информации на перфоленте | |
SU1252817A1 (ru) | Запоминающее устройство с автономным контролем | |
SU1236481A1 (ru) | Устройство дл последовательного выделени единиц из двоичного кода | |
GB1486311A (en) | High speed digital information storage | |
SU1476482A1 (ru) | Устройство дл обмена информацией | |
SU602947A1 (ru) | Микропрограммное устройство управлени |