CN114461009B - 一种应用于fpga单比特信号自动识别时钟域转换的方法 - Google Patents

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Abstract

本发明公开了一种应用于FPGA单比特信号自动识别时钟域转换的方法；包括：步骤一：触发一个一直为高的电平信号；步骤二：原时钟域下的计数器s_cnt与目的时钟域下的计数器d_cnt开始计数；步骤三：所述计数器s_cnt和计数器d_cnt计数到设定值时停止；步骤四：判断出原时钟是快时钟还是慢时钟；步骤五：根据所述步骤四的判断自动选择单比特信号时钟域转换分支。本发明让计数器s_cnt和计数器d_cnt计数到设定值时停止，通过判断到设定值得时间判断出快时钟和慢时钟，这些过程都可以自动实现。可以自动识别原时钟与目的时钟快慢，方便单比特信号CDC设计，减少设计难度。

Description

一种应用于FPGA单比特信号自动识别时钟域转换的方法
技术领域
本发明涉及自动识别时钟域转换的技术领域，尤其涉及一种应用于FPGA单比特信号自动识别时钟域转换的方法。
背景技术
在FPGA(Field Programmable Gate Array，现场可编程门阵列)及IC(IntegratedCircuit，集成电路)功能设计时信号时钟域转换是经常要遇到的问题，处理不好CDC(ClockDomain Conversion，时钟域转换)问题将会使时钟不能采到正确的数据，导致整个系统不能正常工作。
单比特信号跨时钟问题是目前CDC问题常见的一种。在处理单比特信号CDC问题时，现有技术将单比特信号原时钟及目的时钟分为两类处理，一种是原时钟快目的时钟慢，另一种是原时钟慢目的时钟快。这样在设计单比特信号跨时钟转换问题需要考虑原时钟和目的时钟快慢的问题。现有方案中，在比较大的工程设计时，往往需要很多人合作去完成，这样会出现设计人员处理单比特信号时钟域转换时不清楚原时钟和目的时钟谁快谁慢的问题。
发明内容
本发明的目的就是为了解决上述问题，提供一种应用于FPGA单比特信号自动识别时钟域转换的方法，采用自动识别技术，在处理单比特信号时钟域转换时自动识别原时钟及目的时钟的快慢，识别后分别进入相应分支进行时钟域转换处理。
为了实现上述目的，本发明采用如下技术方案：
一种应用于FPGA单比特信号自动识别时钟域转换的方法，包括：
步骤一：触发一个一直为高的电平信号；
步骤二：原时钟域下的计数器s_cnt与目的时钟域下的计数器d_cnt开始计数；
步骤三：所述计数器s_cnt和计数器d_cnt计数到设定值时停止；
步骤四：判断出原时钟是快时钟还是慢时钟；
步骤五：根据所述步骤四的判断自动选择单比特信号时钟域转换分支。
当原时钟域接收到设定数据时，触发一个一直为高的电平信号。
当原时钟域或目的时钟接收到设定数据时，触发一个一直为高的电平信号。
当原时钟域接收到第一个有效数据时，原时钟域下触发一个一直为高的电平信号。
所述步骤三中根据所述计数器s_cnt和计数器d_cnt计数到设定值时所用的时间判断出原时钟是快时钟还是慢时钟。
所述计数器s_cnt计数到设定值时所用时间比所述计数器d_cnt时间长，则原时钟为慢时钟，目的时钟为快时钟，否则原时钟为快时钟，目的时钟为慢时钟。
通过组合逻辑判断出原时钟是快时钟还是慢时钟。
当原时钟是快时钟，目的时钟为慢时钟时，所述步骤五执行快时钟域到慢时钟域单比特信号跨时钟域处理。
当原时钟是慢时钟，目的时钟快时钟时，所述步骤五执行慢时钟域到快时钟域单比特信号跨时钟域处理。
本发明的有益效果：
本发明当原时钟域接收到第一个有效数据时，触发一个高电平信号，这样可以省去一个信号的输入，简化设计。
本发明让计数器s_cnt和计数器d_cnt计数到设定值时停止，通过判断到设定值得时间判断出快时钟和慢时钟，这些过程都可以自动实现。可以自动识别原时钟与目的时钟快慢，方便单比特信号CDC设计，减少设计难度。
当原时钟域收到第一个有效信号时开始进行原时钟与目的时钟频率比较，比较完后进入对应分支进行时钟域转换。这样设计人员在处理单比特信号时钟域转换时无需考虑原时钟与目的时钟快慢的问题。
附图说明
图1为FPGA单比特信号自动识别时钟域转换流程图。
具体实施方式
下面结合附图与实施例对本发明作进一步说明。
一种应用于FPGA单比特信号自动识别时钟域转换的方法，如图1所示，图中d_clk为原时钟，d_data为原时钟域下的数据，s_clk为目的时钟，s_data为同步后目的时钟域下的数据。当第一个输入信号d_data有效时f_s_elect被拉高，触发原时钟域s_cnt和目的时钟域d_cnt计数器开始计数，当计数到达到设定值时计数停止，如果s_cnt先计数到设定值时进入快->慢单比特跨时钟处理模块，否则进入慢->快单比特跨时钟处理模块。当单比特跨时钟处理完时，通过判断进入了哪个单比特跨时钟处理模块选择s_data输出。
具体方法包括：
步骤一：触发一个一直为高的电平信号；
步骤二：原时钟域下的计数器s_cnt与目的时钟域下的计数器d_cnt开始计数；
步骤三：所述计数器s_cnt和计数器d_cnt计数到设定值时停止；
步骤四：判断出原时钟是快时钟还是慢时钟；
步骤五：根据所述步骤四的判断自动选择单比特信号时钟域转换分支。
当原时钟域接收到设定数据时，触发一个一直为高的电平信号。
当原时钟域接收到第一个有效数据时，原时钟域下触发一个一直为高的电平信号。
所述步骤三中根据所述计数器s_cnt和计数器d_cnt计数到设定值时所用的时间判断出原时钟是快时钟还是慢时钟。
所述计数器s_cnt计数到设定值时所用时间比所述计数器d_cnt时间长，则原时钟为慢时钟，目的时钟为快时钟，否则原时钟为快时钟，目的时钟为慢时钟。
通过组合逻辑判断出原时钟是快时钟还是慢时钟。
当原时钟是快时钟，目的时钟为慢时钟时，所述步骤五执行快时钟域到慢时钟域单比特信号跨时钟域处理。
当原时钟是慢时钟，目的时钟快时钟时，所述步骤五执行慢时钟域到快时钟域单比特信号跨时钟域处理。
当原时钟域接收到第一个有效数据时，开始自动识别原时钟与目的时钟快慢，并在原时钟域下产生一个一直为高电平信号f_s_elect。
在f_s_elect信号为高时，触发原时钟域下的计数器s_cnt与目的时钟域下的计数器d_cnt进行计数。s_cnt与d_cnt计数到相同的值n时计数停止，由于时钟频率不同s_cnt与d_cnt计数到n的时间不同，此时通过组合逻辑就可以判断原时钟域与目的时钟域哪个是快时钟哪个是慢时钟。
通过判断原时钟与目的时钟快慢，自动选择单比特信号时钟域转换分支，即，当判断原时钟快目的时钟慢，进入快时钟域到慢时钟域单比特信号跨时钟域处理，当判断原时钟慢目的时钟快，进入慢时钟域到快时钟域单比特信号跨时钟域处理。
上述虽然结合附图对本发明的具体实施方式进行了描述，但并非对本发明保护范围的限制，所属领域技术人员应该明白，在本发明的技术方案的基础上，本领域技术人员不需要付出创造性劳动即可做出的各种修改或变形仍在本发明的保护范围以内。

Claims (4)

1.一种应用于FPGA单比特信号自动识别时钟域转换的方法，其特征是，包括：
步骤一：当原时钟域接收到第一个有效数据时，原时钟域下触发一个一直为高的电平信号；
步骤二：原时钟域下的计数器s_cnt与目的时钟域下的计数器d_cnt开始计数；
步骤三：所述计数器s_cnt和计数器d_cnt计数到设定值时停止；
步骤四：所述计数器s_cnt和计数器d_cnt计数到设定值时所用的时间判断出原时钟是快时钟还是慢时钟；所述计数器s_cnt计数到设定值时所用时间比所述计数器d_cnt时间长，则原时钟为慢时钟，目的时钟为快时钟，否则原时钟为快时钟，目的时钟为慢时钟；
步骤五：根据所述步骤四的判断自动选择单比特信号时钟域转换分支。
2.如权利要求1所述一种应用于FPGA单比特信号自动识别时钟域转换的方法，其特征是，通过组合逻辑判断出原时钟是快时钟还是慢时钟。
3.如权利要求1所述一种应用于FPGA单比特信号自动识别时钟域转换的方法，其特征是，当原时钟是快时钟，目的时钟为慢时钟时，所述步骤五执行快时钟域到慢时钟域单比特信号跨时钟域处理。
4.如权利要求1所述一种应用于FPGA单比特信号自动识别时钟域转换的方法，其特征是，当原时钟是慢时钟，目的时钟快时钟时，所述步骤五执行慢时钟域到快时钟域单比特信号跨时钟域处理。
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