JP2010239325A - 半導体装置 - Google Patents
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Abstract
【解決手段】メモリと、アドレス−データ対を有する複数のMLUTから構成されるMLUTブロックにフリップフロップを内蔵した。また隣接するMLUT間の近距離配線には交互配置配線を導入し、隣接していないMLUT間の配線には専用の離間配線、更にはトーラス配線網を設けた。
【選択図】図1
Description
プログラマブルな半導体装置として代表的な一例は可変機能回路セル群と可変信号配線群とスイッチ素子群、及びメモリを持ち、該メモリの情報に基づきトランジスタによる前記のスイッチをオン/オフ(ON/OFF)させて前記可変機能回路セル群と可変信号配線群を切り替え、所望の機能の回路をプログラマブルに実現するFPGA(Field Programmable Gate Array)がある。
なお、これらFPGAに関する特許文献としては特許文献1および特許文献2がある。
すなわち、アドレス線の本数と、データ線の本数が同数であるメモリを搭載し、メモリに所望の機能を形成するためのデータを書き込み、論理動作時には入力信号に相当するアドレスデータに基づき、論理回路動作に相当する出力データを前記メモリから読み出す機能からなるMLUTを単位セルとし、複数の前記MLUTの単位セルを並べて配置し、かつ相互に配線することによって様々な回路と等価の機能を果たす素子としたものが、MPLDである。
なお、ここでMPLDとはMemory-based Programmable Logic Deviceの略であり、MLUTはMPLD Look Up Tableの略である。また、これらの先行技術文献としては特許文献3および非特許文献1がある。
また、基準信号に基づいてタイミングをとる同期回路を構成する場合、MLUT間の配線接続が非効率で、配線の長さが長くなり、その結果、遅延時間が大きくなり、高速化が困難、等の課題があった。
以上から、従来のMPLDでは順序回路をはじめとする前の状態が論理機能に影響する回路を構成する場合や、また、基準信号に基づいてタイミングをとる同期回路を構成する場合には前記した課題が噴出することが多かった。
また、面積効率、素子効率が改善されているので、より低コストで提供できるという効果がある。
図1は本発明の半導体装置の主要要素であるMLUTが9個からなるMLUTブロックの構成の第1例を示す回路ブロック図である。
図4は本発明の半導体装置を構成する基本単位の回路であるMLUTの具体的な構成を示す回路ブロック図である。以下に構成と動作を説明する。
図5における論理動作時入力アドレスと論理動作時データ出力を再構成したアドレス−データ対P0〜P6の内、P0〜P5までの対が図1におけるアドレス−データ対P0〜P5までに対応している。図1ではアドレス−データ対P0〜P5は1本の線で表しているが、図5に示すようにアドレス線とデータ線の対であって実際には2本で構成されている。図5における残されたアドレス−データ対P6は図1において図示していない離間配線用として使用される。図1において、MLUTM0〜M8は前述したそれぞれ前述したMLUTからなり、MLUTの中のメモリブロックに書きこまれたメモリデータにより様々な回路機能を持っている。これらのMLUTM0〜M8を近距離配線であるアドレス−データ対P0〜P5を用いて互いに接続し、アドレスが入力信号に相当し、データ線が出力信号に相当するので、各機能回路が組み合わされて更に複雑な回路が構成されていく。
なお、以上の交互配置配線において、MLUTの配置に関しては、トランジスタを含め各素子が構成されるレイアウトパターンから2種の左右上下対称のMLUTをレイアウトパターン上で配置する場合と、アドレス−データ対の近距離配線層を主とした配線層のみを2種の左右上下対称のMLUT配線を用いる場合の2通りがある。
図6は図1の9個のMULTからなるMLUTブロックを更に繰り返し配置した状態を表している。図6において、破線601で示した領域が図1におけるMLUTブロックをあらわしている。また、MLUT611、612やフリップフロップ621が破線601で示すMLUTの外側にも規則的に配置されている。
図6では簡明さのために、配線はアドレス−データ対による近距離配線のみを図示しており、離間配線やMLUTの制御線等は不図示としている。以上の複数個のMLUTブロックを組み合わせて所望の機能を有する回路を構成していく。該MLUTブロックを複数個設けることによって半導体装置を形成している。
図8に4ビット加算器がMLUTブロック群を用いて実現する例を示す。
まず、図7(a)に1ビットの全加算回路としての真理値を表現した図を示す。図7において、Aは被演算数、Bは演算数、Cは前ビットからの桁上げ、Sは和の演算結果、Caは次ビットへの桁上げである。ここでは和の入力値である被演算数Aと演算数Bとの各組み合わせ、及び前ビットからの桁上げCの有無の組み合わせによって、演算結果Sと、次ビットへの桁上げCaがそれぞれどのようになるかを表している。
図8は4ビットの加算回路をMLUTブロック群のなかに構成した回路ブロック図である。図8において、MLA1、MLA2、MLA3、MLA4は前記した方法によりそれぞれ1ビットの全加算回路の機能をMLUTに持たせたものである。また、MLS1、MLS2、MLS3、MLS4はMLUTに入力値と出力値が同一の値となる機能をそれぞれに持たせたものであり、スイッチのオン(ON)状態に対応する機能を持っている。
全加算回路機能を持ったMLA2には2ビット目の被演算値と演算値に相当する入力信号A2、B2を入力アドレス−データ対の入力アドレスから入力する。また、2ビット目の演算結果は入力アドレス−データ対の出力データからS2として出力される。
全加算回路機能を持ったMLA3には3ビット目の被演算値と演算値に相当する入力信号A3、B3を入力アドレス−データ対の入力アドレスから入力する。また、3ビット目の演算結果は入力アドレス−データ対の出力データからS3として出力される。
全加算回路機能を持ったMLA4には4ビット目の被演算値と演算値に相当する入力信号A4、B4を入力アドレス−データ対の入力アドレスから入力する。また、4ビット目の演算結果は入力アドレス−データ対の出力データからS4として出力される。
配線スイッチ機能を持つMLS2は前記全加算回路MLA2から次ビットへの桁上げであるCaを入力し、出力として前記全加算回路MLA3の前ビットからの桁上げであるCに入力アドレス−データ対を通して接続する。
配線スイッチ機能を持つMLS3は前記全加算回路MLA3から次ビットへの桁上げであるCaを入力し、出力として前記全加算回路MLA4の前ビットからの桁上げであるCに入力アドレス−データ対を通して接続する。
配線スイッチ機能を持つMLS4は前記全加算回路MLA4から次ビットへの桁上げであるCaを入力し、4ビット加算器としての桁上げとして出力している。
以上においては図7における1ビット全加算回路、図8においては4ビット加算回路への適用例を示したが、いずれもそのときの入力信号で一意的に決定されるいわゆる組み合わせ回路である。これに対し、同一の入力信号であっても事前の状態によって出力結果が異なる回路は順序回路と呼ばれている。順序回路には一般的に前状態を記憶したラッチ回路、もしくはフリップフロップ回路が必要となる。
図9は図1、図6の中に示したD型フリップフロップの具体的回路構成の第1例を示す回路図である。なお、図9に示す回路は1ビットのマスタ型のD型フリップフロップである。以下に構成と動作について記す。
図9において、D型フリップフロップはインバータ回路904、902、及びクロックドゲートインバータ回路901、903から構成されている。なお、クロックドゲートインバータ回路とはクロック信号が1か0かによって出力信号を出すか否かが決定されるインバータ回路(反転回路)である。
図11において、インバータ回路904、902、及びクロックドゲートインバータ回路901、903から構成されているマスタ部の1ビットのD型フリップフロップと、インバータ回路1104、1102、及びクロックドゲートインバータ回路1101、1103から構成されているスレイブ部の1ビットのD型フリップフロップと、からなっている。図11のマスタ部のインバータ回路904、902、及びクロックドゲートインバータ回路901、903から構成は、図9のインバータ回路904、902、及びクロックドゲートインバータ回路901、903とまったく同じ構成であり、対応する素子の各番号も同一である。したがって、前記したマスタ部は1ビットのD型フリップフロップとしての機能を有している。
ただし、クロックドゲートインバータ回路1101、1103に供給されるクロック信号CLとその反転信号は、クロックドゲートインバータ回路901、903に供給されるクロック信号CLとその反転信号とはそれぞれ逆の位相関係となっている。また、マスタ部の出力部であるインバータ902の出力端子Mは、スレイブ部の入力端子であるクロックドゲートインバータ回路1101に入力端子に接続されている。なお、スレイブ部の入力端子に入力したマスタ部の出力端子Mはスレイブ部の1ビットのD型フリップフロップを経て、インバータ回路1102の出力信号にスレイブ部の出力信号Qとして出力されている。
したがって、図11におけるマスタ部の1ビットのD型フリップフロップとスレイブ部の1ビットのD型フリップフロップとでは合体され、かつ動作の位相が反転しているので、2ビットのマスタ−スレイブ型のD型フリップフロップとして動作する。
図12において、マスタ部のD型フリップフロップはインバータ回路1222、1223、及びトランスミッションゲート回路1224、1225から構成されている。なお、トランスミッションゲート回路とはN型MOSFETとP型MOSFETが並列に接続され、それぞれのゲート電極は反対の位相の信号をかけてオン/オフ(ON/OFF)の制御をする開閉器の機能を持っている。なお、MOSFETとは電界効果型トランジスタであって、Metal-Oxide-Semiconductor Field-Effect Transistor の略である。マスタ部のD型フリップフロップにおいて、インバータ回路1222と1223はトランスミッションゲート回路1225を介してラッチ回路を構成している。また、トランスミッションゲート回路1224、1225を介して、データ転送(図12においてDからMの反転)機能と、データ(Mの反転)のラッチ機能を有している。
スレイブ部のD型フリップフロップにおいて、インバータ回路1232と1233はトランスミッションゲート回路1235を介してラッチ回路を構成している。また、トランスミッションゲート回路1234、1235を介して、データ転送(図12においてMの反転からQ)機能と、データ(Mの反転)のラッチ機能を有している。
また、図12において、インバータ回路1204と1205はそれぞれCLの反転信号と二重の反転信号(つまり正転信号)を作り出し、トランスミッションゲート回路1224、1225、1234、1235に供給している。
図10において、NAND回路1002、1003の入出力線を互いに襷がけの構成にしたラッチ回路と、NAND回路1001、1004とインバータ回路1005を組み合わせ、D型フリップフロップとしては入力データ信号D、制御クロック信号CL、出力信号Q、及びQの反転出力信号を有するものである。図10の回路構成はよく知られているので詳細な説明は省略する。
図13において、NAND回路1001、1002、1003、1004、インバータ回路1005からなる回路は図10の回路とまったく同一である。図13において、NAND回路1301、1302、1303、1304の構成はNAND回路1001、1002、1003、1004にそれぞれ対応して、基本的には同一の機能を有している。詳細な説明は略すが、図13は2ビットのマスタ−スレイブ型のフリップフロップとなっている。
ただし、必要に応じてMLUTブロックに搭載するフリップフロップは様々に選択可能である。
次に、MLUT間の離間配線について説明する。なお、離間配線と近距離配線の違いについてはすでに簡単に記したが、解かりやすさのために一部、重複するものの以下に詳しく記載する。
さて、図1、図6等における配線は近距離配線についてのみ図示し、離間配線については不図示であった。以下においては離間配線について述べる。
同一平面上で互いに隣接したMLUT間で配線することを近距離配線と呼ぶ。
同一平面上で互いに隣接していないMLUT間、もしくはMLUTブロック間で配線することを離間配線と呼ぶ。
また、離間配線については図5のアドレス−データ対のP6を用いる。
図16において、MLUTM0〜M8の9個のMLUTで構成されている。また、MLUTM4のみにはD型フリップフロップが付随している。ただし、D型フリップフロップは不図示としている。前記したようにMLUTM4にはD型フリップフロップが付随しているのでアドレス−データ対P6はフリップフロップ用に使われて離間配線は使用できない。MLUTM0〜M3とMLUTM5〜M8の各アドレス−データ対P6がMLUTブロックの外部へ離間配線が伸びている様子を示している。また、前記したようにMLUTM4のみがD型フリップフロップを配置した点と、離間配線は使用しない点とが他のMLUTM0〜M3及びMLUTM5〜M8と異なっているのでM4を四角で囲って表現し、他のM0〜M3及びM5〜M8が丸で囲っている表現と区別をしている。
図19は図18と形状としては同一のMLUTブロックを並べている。ただし、レイアウトパターンを自動的に繰り返して効率よく配置する場合には図18のMLUTブロックの組み合わせでは複数の種類の離間配線パターンが含まれているために煩雑な場合があり、レイアウト設計に多大な時間を要したり、あるいはミスを起こしかねない。
次に離間配線において信号伝達特性をよくするための手法であるトーラス配線について述べる。同一構成のセルを平面上に多数並べる場合において、同一信号線を各セルが共有する場合がある。図22は各セル間を1本の信号線で単純に接続した配線図である。このとき、図22に示すように各セル間を一本の信号線で接続した場合には、端点に位置する0番のセルと5番のセルは一本の信号線しか受けていないのに対し、1番のセルから4番のセルは2本の信号線を受けている。したがって、端点に位置する0番および5番のセルと、中に位置する1番から4番のセルとの間には少なくとも受信した信号線の数だけにおいても対称性を失っているので、各セル間での特性に差がでることがある。この場合には端点の特異性が生じたことになる。
さて、図20にMLUTブロックを平面上において規則的に配置した本発明のなかに含まれる離間配線にトーラス配線を適用した配線図の例を示す。図20において、MLUTブロック2001、2002、2003、2004、2005、2006は離間配線として図17(a)、(b)の離間配線パターン1もしくは離間配線パターン2を持っている。したがって、前記したトーラス配線の考え方に基づき離間配線が行える。
本発明は前記の実施形態に限定されるものではない。以下に例をあげる。
本発明を構成するMLUTブロックは9個のMLUTを組み合わせた構成で示したが、一般にK個×L個(K、Lは1以上の整数)の構成が可能である。
また、該K個×L個の構成の場合にフリップフロップを付随するMLUTはMLUTブロック内において、複数個置くことができる。
また、K個×L個(K、Lは1以上の正の整数)の構成を基本とするが、その一部の升目においてMLUTの代わりに他の回路要素を配置することも可能である。
また、前記したようにMLUTを組み合わせる構成が3×3以外の、一般にK個×L個(K、Lは1以上の正の整数)の構成となった場合にはアドレス−データ対の本数は実態に合わせて適切な本数が前記した本数以外に存在する。
また、制御信号による同期をとるためにフリップフロップを用いる場合には2相のクロック信号や異なる複数の制御信号による同期や制御が可能となるのでより高機能な回路を構成することが可能となる。
P0〜P6 アドレス−データ対による近距離配線
11,621,1402,1551 D型フリップフロップ
40 SRAMからなるメモリブロック
41 アドレス切り替え回路
42 アドレスデコーダ
43 出力データ切り替え回路
44 メモリ動作時データ入力
45 メモリ動作時入力アドレス
46 メモリ動作時データ出力
47 論理動作時入力アドレス
48 論理動作時データ出力
49 動作切り替え信号
51 アドレス線データ入力
52 データ出力
4446 メモリ動作時データ入出力
601,1801〜1803,2001〜2006 MLUTブロック
MLA1〜MLA4 MLUTから構成された1ビット加算器
MLS1〜MLS4 MLUTから構成されたスイッチ
1521 複数個のD型フリップフロップ群
2L13,2L35,2R24,2R46 離間配線
Claims (8)
- メモリと、アドレス線とデータ線を対にして配置配線した入出力信号線と、を有するMLUTがN(Nは1以上の整数)個からなるMLUTブロックを基本単位とし、該基本単位のMLUTブロックが複数個、配列されており、かつ前記MLUTブロックにフリップフロップが配置されていることを特徴とする半導体装置。
- 請求項1において、
前記フリップフロップがD型フリップフロップであることを特徴とする半導体装置。 - 請求項1または請求項2において、
前記フリップフロップが複数個からなることを特徴とする半導体装置。 - 請求項1において、
前記メモリがSRAMであることを特徴とする半導体装置。 - 請求項1において、
前記メモリが不揮発性メモリであることを特徴とする半導体装置。 - 請求項1または請求項2において、
前記MLUT間のアドレス線とデータ線を対にした入出力信号配線の引き出し方、及び配置が前記MLUT間で対称形に構成された交互配置配線であることを特徴とする半導体装置。 - 請求項1、2、3のいずれか、もしくは請求項6のいずれかにおいて、
前記MLUT間、もしくはMLUTブロック間の信号接続に、同一平面上で互いに隣接していないMLUT間、もしくはMLUTブロック間を接続するアドレス線とデータ線の対による離間配線を有していることを特徴とする半導体装置。 - 請求項7において、
前記離間配線にトーラス構造を含むことを特徴とする半導体装置。
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