CN102369668A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN102369668A
CN102369668A CN2010800134133A CN201080013413A CN102369668A CN 102369668 A CN102369668 A CN 102369668A CN 2010800134133 A CN2010800134133 A CN 2010800134133A CN 201080013413 A CN201080013413 A CN 201080013413A CN 102369668 A CN102369668 A CN 102369668A
Authority
CN
China
Prior art keywords
mlut
wiring
circuit
data
interval
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2010800134133A
Other languages
English (en)
Other versions
CN102369668B (zh
Inventor
弘中哲夫
谷川一哉
户口博昭
平川直树
石黑隆
佐藤正幸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiyo Yuden Co Ltd
Original Assignee
Taiyo Yuden Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiyo Yuden Co Ltd filed Critical Taiyo Yuden Co Ltd
Publication of CN102369668A publication Critical patent/CN102369668A/zh
Application granted granted Critical
Publication of CN102369668B publication Critical patent/CN102369668B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17736—Structural details of routing resources
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17724—Structural details of logic blocks
    • H03K19/17728—Reconfigurable logic blocks, e.g. lookup tables
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/1778—Structural details for adapting physical parameters
    • H03K19/17792—Structural details for adapting physical parameters for operating speed

Landscapes

  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Logic Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

作为以往的可编程的半导体装置的FPGA或MPLD的性价比恶化，并且对较长信号线的考虑不充分。在由具有存储器和地址-数据对的多个MLUT构成的MLUT块中内置了触发器。并且，在相邻的MLUT之间的近距离布线中导入交替配置布线，在不相邻的MLUT之间的布线中设置了专用的间隔布线、进一步设置了环形布线网。

Description

半导体装置
技术领域
本发明涉及由具有逻辑功能单元的部件构成的可编程的半导体装置的结构，该逻辑功能单元包含存储器、并且具备地址线和数据线对。
背景技术
以往，搭载了作为集成电路的LSI(Large Scale Integration：大规模集成电路)的半导体装置一般进行功能设计、逻辑设计等，并根据这些设计，大量制造了具有相同功能的产品。这些技术面向批量生产，因此能够高效且低成本地得到产品，另一方面，即使功能稍微不同也不能使用。因此，不适合于多品种少量生产的产品、和需要多次进行规格或功能变更的产品。
因此，是单一的半导体装置、并且能够在顾客侧设定功能，或者能够在使用中途进行功能变更的可编程的半导体装置出现了。
作为可编程的半导体装置，代表性的一个例子有FPGA(Field Programmable GateArray：现场可编程门阵列)，FPGA具有可变功能电路单元组、可变信号布线组、开关元件组和存储器，根据该存储器的信息使使用晶体管的所述开关接通/断开(ON/OFF)来切换所述可变功能电路单元组和可变信号布线组，从而可编程地实现期望功能的电路。
但是，以往的FPGA使用基于晶体管的开关来进行各电路和各信号布线的变更，但是电路和布线的占有区域分别被固定，因此自由度小，根据期望的功能电路有时会成为非常浪费的结构。因此，布局上的面积效率一般较差，需要相对大芯片面积的LSI，从而性价比较低。此外，还存在如下问题：制造工序还包含较多的布线层，长且复杂，制造成本高。此外，在以往的FPGA中，在连接各电路的布线到达较远位置的情况下，寄生静电电容和寄生电阻引起的传送延迟成问题，有时会引起错误动作。或者，为了回避与该传送延迟相关的问题，需要在信号线的中途设置几级的缓冲器，元件的使用效率和芯片面积的增加等随着长距离的信号布线增加而成为大的问题。
另外，作为与这些FPGA相关的专利文献，有专利文献1和专利文献2。
根据以上背景，如下记述的初始MPLD出现了。MPLD如下构成。
即，MPLD为如下元件：搭载地址线的条数和数据线的条数为相同数量的存储器，在存储器中写入用于形成期望功能的数据，在逻辑动作时根据与输入信号相当的地址数据，设由从所述存储器读出与逻辑电路动作相当的输出数据的功能构成的MLUT为单位单元，排列配置多个所述MLUT的单位单元，并且相互布线，由此发挥与各种电路等效的功能。
另外，此处MPLD是指Memory-based Programmable Logic Device(基于存储器的可编程逻辑器件)的简称，MLUT是MPLD Look Up Table(MPLD查找表)的简称。此外，作为这些技术的现有专利文献，有专利文献3和非专利文献1。
现有技术文献
专利文献
专利文献1：日本特开2000-36738号公报
专利文献2：日本特开2002-164780号公报
专利文献3：WO2007/060738号说明书
非专利文献
非专利文献1：ITC-CSCC 2008(The 23rd International Technical Conference onCircuits/Systems，Computers and Communications)P557-560“Low Cost PLD with HighSpeed Partial Reconfiguration”Naoki Hirakawa，Masayuki Sato，Kazuya Tanigawa，andTetsuo Hironaka.
发明概要
发明所要解决的课题
但是，在以往的MPLD中使用触发器的情况下，触发器配置在MPLD外部，因此触发器与MLUT之间的布线连接没有效率。此外，存在连接的布线变长、延迟时间变大、不能实现高速化等课题。
此外，在MPLD中还存在如下的MPLD：在需要触发器或锁存电路的情况下，将MLUT作为电路要素资源，转用构成为触发器或锁存电路后，采取了使用该电路构成需要触发器的逻辑电路的方法，但是这些MPLD存在面积效率、元件效率差的课题。
此外，在构成根据基准信号获取定时的同步电路的情况下，MLUT之间的布线连接没有效率，且布线的长度变长，其结果，存在延迟时间变大、高速化困难等课题。
如上所述，在以往的MPLD中，在构成以顺序电路为代表的之前的状态影响到逻辑功能的电路的情况下，和在构成根据基准信号获取定时的同步电路的情况下，大多会出现上述的课题。
因此，本发明解决这种问题，其目的在于提供一种具有高功能和稳定的特性，并且设计上的自由度高、芯片面积效率好，因此性价比高的可编程的半导体装置，尤其提供由针对上述课题进行了进一步改良的MPLD构成的半导体装置。
用于解决课题的手段
为了解决上述课题，达到本发明的目的，如下构成了各发明。
即，第1发明的半导体装置以由N(N为1以上的整数)个MLUT构成的MLUT块为基本单位，排列多个该基本单位的MLUT块，并且在MLUT块中配置有触发器，上述MLUT具有存储器以及地址线与数据线对。
第2发明在第1发明中，在所述触发器中采用了D型触发器(Delay型触发器)。
第3发明在第1发明中，在MLUT块中配置了2个以上的所述触发器。
第4发明在第2发明中，在MLUT块中配置了2个以上的所述触发器。
第5发明在第1发明中，用SRAM(Static Random Access Memory：静态随机存取存储器)构成所述存储器。
第6发明在第1发明中，用非易失性存储器构成所述存储器。
第7发明在第1发明中，将所述MLUT之间的基于地址线和数据线对的近距离布线设为交替配置布线。
第8发明在第2发明中，将所述MLUT之间的基于地址线和数据线对的近距离布线设为交替配置布线。
第9发明在第1发明至第4发明的任意一个发明中，或者第7发明或第8发明中，在所述MLUT之间、或者MLUT块之间的信号连接中具有专用的间隔布线。
第10发明在第9发明中，在所述间隔布线中包含环形结构。
发明的效果
因此，根据上述结构，与以往的MPLD相比，在本发明中，在MLUT块内设置专用的触发器，因此不仅能够构成组合电路还能够构成顺序电路，更容易获取控制时的同步，因此具有更快速地容易地构成高功能的电路的效果。
此外，改善了面积效率、元件效率，因此具有能够以更低成本进行提供的效果。
附图说明
图1是示出与本发明的实施例相关的MLUT块的各MLUT的配置、和各MLUT之间的近距离布线的关系的电路框图。
图2是示出在与本发明的实施例相关的MLUT块中，进行交替配置布线的MLUT的两种近距离布线图案的布线图案图。
图3是示出了本发明的另一实施例中的地址线和数据线对的信号线的端子配置的电路框图。
图4是示出与本发明的实施例相关的MLUT的电路结构的电路框图。
图5是示出了与本发明的实施例相关的MLUT的多条地址线和数据线对、以及存储动作时的输入地址线和输入输出数据线的结构的电路框图。
图6是示出了在平面上规则地排列与本发明的实施例相关的MLUT块，MLUT、触发器和近距离布线之间的关系的电路框图。
图7是表示以往电路的全加法电路的动作功能的功能图和示出电路结构例的电路图。
图8是示出采用了与本发明的实施例相关的MLUT的4位加法电路的结构的电路框图。
图9是示出在本发明和现有例中采用的D型触发器的第1例的电路图。
图10是示出在本发明和现有例中采用的D型触发器的第2例的电路图。
图11是示出在本发明和现有例中采用的D型触发器的第3例的电路图。
图12是示出在本发明和现有例中采用的D型触发器的第4例的电路图。
图13是示出在本发明和现有例中采用的D型触发器的第5例的电路图。
图14是表示与本发明的实施例相关的MLUT和D型触发器的连接关系的电路框图。
图15是表示与本发明的实施例相关的MLUT和D型触发器的配置关系的布局框图。
图16是示出和与本发明的实施例相关的MLUT块的各MLUT的间隔布线的接线的布线图。
图17是示出和与本发明的实施例相关的MLUT块的各MLUT的间隔布线的接线的两种图案的布线图。
图18是示出与本发明的实施例相关的MLUT块和MLUT的间隔布线的接线的布线图。
图19是示出对与本发明的实施例相关的MLUT块和MLUT高效进行设计上的配置时的MLUT块的结构的块配置图。
图20是示出了与本发明的实施例相关的MLUT块中的环形布线(网)的间隔布线的接线的布线图。
图21是示出了在本发明和现有例中采用的环形布线、和环形布线网的布线图。
图22是示出了在现有例中采用的信号布线的第一例的布线图。
图23是示出了在现有例中采用的信号布线的第二例的布线图。
图24是示出了在本发明和现有例中采用的环形布线的布线图。
具体实施方式
以下，参照附图来说明本发明的实施方式。
(构成本发明的半导体装置的MLUT块的实施方式)
图1是示出作为本发明的半导体装置的主要要素的MLUT由9个构成的MLUT块的结构的第1例的电路框图。
在图1中，M0～M8是MLUT。通过MLUT M0～M8构成了MLUT块。MLUTM0～M8在同一平面上相互相邻的MLUT之间进行由地址线和数据线对(以下有时还称作“地址-数据对”)构成的信号的交换来构成电路。将在该同一平面上相互相邻的MLUT之间进行布线称作近距离布线。此外，将在该同一平面上不相互相邻的MLUT之间进行布线称作间隔布线。
在图1中，仅对作为本发明的特征的地址线和数据线对的近距离布线标注编号进行了图示，为了避免混乱，未对其他布线进行图示。在图1中未进行图示的信号布线将使用图4和图5后述。此外，在MLUT M4中，附带配置有D型(Delay：延迟)的触发器。另外，在附图中，有时将D型触发器简记作D-FF进行使用。此外，在说明图1的功能时构成MLUTM0～M8的MLUT自身的结构比较重要，因此先说明MLUT。
(关于MLUT)
图4是示出作为构成本发明的半导体装置的基本单位的电路的MLUT的具体结构的电路框图。以下说明结构和动作。
在图4中，存储块40将n个×(2的n次方)(将n设为正的整数)的由SRAM(Static Random Access Memory：静态随机存取存储器)构成的存储单元排列成矩阵状来构成。此外，存储块40的地址线51有(2的n次方)条，存储动作时数据输入44为n条，数据输出52也为n条。
此外，以如下的顺序向该存储块40输入发挥电路功能的期望值数据。将输入动作切换信号49设为存储动作的信号。于是，从地址切换电路41取入存储动作时输入地址(n条)45，在地址解码器42中指定2的n次方的地址，使存储块40仅激活与所述地址相当的一列n个SRAM单元，从输入动作时数据输入44通过n条信号线将n个该地址所需的期望值数据存储到该列的SRAM单元中。接着，从存储动作时输入地址45取入其他地址，仅激活在地址解码器42中从2的n次方的地址中另外指定的一列n个SRAM单元，从输入动作时数据输入44通过n条信号线将n个该地址所需的其他期望值数据存储到该列的SRAM单元中。由此，依次在n×(2的n次方)个SRAM单元中写入作为功能电路的期望值。如上，写入过程结束。另外，写入到存储块40的数据组是针对作为设定了MLUT的功能电路的各输入值(地址)的输出值的期望值。
接着，在使该MLUT进行电路动作的情况下，用动作切换信号49选择逻辑动作。于是，从地址切换电路41取入逻辑动作时输入地址(n条)47，仅激活与经由地址解码器42选择的期望地址相当的n个SRAM单元，n个数据被取出到存储块40的数据线(n条)52，并作为输出数据经过输出数据切换电路43被取出到逻辑动作时数据输出(n条)48。该输出数据是针对作为期望的逻辑电路的输入值的输出期望值，因此等效发挥了作为逻辑电路的功能。另外，如果作为输入值的地址变化，则能够得到与该输入值对应的其他输出值。因此，相对于预定的输入值，进行与期望的逻辑电路等效的动作。
以上为使该MLUT进行逻辑电路动作的情况，但是还能够用作单纯的存储电路。此时，首先，在存储动作中选择动作切换信号49，从存储动作时输入地址45依次选择地址，并经过地址解码器42激活存储块40的n个SRAM单元，从存储动作时数据输入44写入n个数据。对各地址进行该操作，从而写入动作完成。
接着，在从存储块40读出作为存储电路的数据的情况下，用动作切换信号49选择存储动作。于是，从地址切换电路41取入存储动作时输入地址45，仅激活与经由地址解码器42选择的期望地址51相当的n个SRAM单元，n个数据被取出到存储块40的数据线52，并作为输出数据经过输出数据切换电路43被取出到存储动作时数据输出(n条)46。可知利用该操作得到针对各输入地址的存储单元的输出，发挥了作为一般的存储电路的功能。
另外，不同时使用存储动作时数据输入44和存储动作时数据输出46，因此有时可兼用作双向的输入输出线。
如上所述，无论对MLUT分配作为逻辑电路，还是作为存储电路的功能都可以。
另外，在用SRAM构成了存储块40的情况下，当暂时截断电源时，存储器的数据消失，因此在再次接通了电源的情况下，如果不是在存储块40中再次写入了数据后，则不进行期望的电路动作。
图5是示出了用于使示出MLUT中的结构的图4和示出MLUT的近距离布线的连接关系的图1的关系更清楚的布线结构的电路框图。在图5中，存储块40和存储动作时输入地址45均与图4的存储块40和存储动作时输入地址45对应。图5的存储动作时输入输出数据4446与在双向上兼用图4的存储动作时数据输入44和存储动作时数据输出46对应。在图5中，组合了2条信号线的地址-数据对P0～P6对应于图4中以下所述：逻辑动作时输入地址47和逻辑动作时数据输出48分别为n＝7条的情况，且分别按每1条进行划分，并重新构成7组输入地址线和数据输出线的对。另外，在图5中，为了避免表现上和理解的混乱，不对图4中的地址切换电路41、地址解码器42、输出数据切换电路43和动作切换信号49进行图示。
(关于MLUT块)
图5中的重新构成了逻辑动作时输入地址和逻辑动作时数据输出的地址-数据对P0～P6内的P0～P5对与图1中的地址-数据对P0～P5对应。在图1中，地址-数据对P0～P5用1条线表示，但是如图5所示，是地址线和数据线的对，实际上由2条构成。图5中的剩余的地址-数据对P6被用作在图1中未图示的间隔布线用。在图1中，MLUTM0～M8分别由前述的MLUT构成，根据写入到MLUT中的存储块的存储数据而具有各种电路功能。使用作为近距离布线的地址-数据对P0～P5相互连接这些MLUT M0～M8，地址相当于输入信号，数据线相当于输出信号，因此组合各功能电路构成了更复杂的电路。
另外，在MLUT M4中，特别配置有D型触发器11。该MLUT M4与D型触发器11的信号布线的连接使用了在近距离布线中没有采用的地址-数据对P6。这样，在MLUTM4中，在与D型触发器11的连接中使用了地址-数据对P6，因此仅针对MLUTM4不采用间隔布线。在图1中，MLUTM0～M3和MLUTM5～M8不附带D型触发器，取而代之设置了间隔布线用端子，使用图5的剩余的地址-数据对P6进行间隔布线，与相对较远配置的电路进行信号交换。
在图1中，MLUT M0和MLUT M3成为地址-数据对P0～P5的方式为上下相反的关系的配置。如图2所示，关于其他MLUT，也存在两种类型。在图2中，以M0为代表的第1种MLUT的地址-数据对P1和P2配置在左方，地址-数据对P3和P4配置在右方。分别用作与位于横向的MLUT的近距离布线。此外，地址-数据对P0位于左下方，地址-数据对P5位于右下方，分别被用作与下级的位于左侧和右侧的MLUT的近距离布线。第1种MLUT的地址-数据对的配置结构如上所述。
此外，以M3为代表的第2种MLUT的地址-数据对P1和P2配置在右方，地址-数据对P3和P4配置在左方。分别用作与位于横向的MLUT的近距离布线。此外，地址-数据对P0位于右上方，地址-数据对P5位于左上方，分别被用作与上级的位于右侧和左侧的MLUT的近距离布线。第2种MLUT的地址-数据对的配置结构如上所述。
因此，在以M0为代表的第1种MLUT和以M3为代表的第2种MLUT中，被用作近距离布线的地址-数据对的配置成为关于上下和左右对称的形式的结构，因此如图1所示，在各MLUT与接近的MLUT之间，将地址-数据对作为近距离布线进行连接，从而成为高效率的结构。这样在一个方向上交替配置在图2中观察到的地址-数据对的位置关系为左右和上下的关系且形成对称形式的两种MLUT，将基于此进行使用地址-数据对的近距离布线的布线称作交替配置布线。
另外，在图1中，列举了由上述的两种MLUT构成的交替配置布线效率高的配置和布线的例子，但是在图1中，在MLUT的M0、M1、M2的纵向上没有配置地址-数据对。因此，还考虑在纵向上也配置了地址-数据对的各种其他MLUT的布局和地址-数据对的配置。但是，虽然在图1中未图示，但是如示出了MLUT中的结构的图5所示，除了在近距离布线中使用的地址-数据对P0～P5以外，在间隔布线中使用的地址-数据对P6、存储动作时输入地址45和存储动作时输入输出数据4446实际上也存在。并且，这些在图1中未图示的布线在图1中主要配置在纵向上。
因此，考虑到近距离布线以外的在纵向上配置的所述间隔布线用地址-数据对P6、存储动作时输入地址45和存储动作时输入输出数据4446的存在时，必须采用纵向的近距离布线的情况综合上不能说是效率高的配置和布线。因此，当考虑到所述近距离布线以外的在纵向上配置的布线的存在时，可以说图1所示的所述交替配置布线作为近距离配置布线是优异的结构。
另外，在以上的交替配置布线中，关于MLUT的配置有如下两种情况：根据包含晶体管在内各元件构成的布局图案在布局图案上配置两种上下左右对称的MLUT的情况，和仅对于以地址-数据对的近距离布线层为主的布线层采用两种上下左右对称的MLUT布线的情况。
(关于多个MLUT块)
图6表示进一步重复配置了由图1的9个MULT构成的MLUT块的状态。在图6中，用虚线601表示的区域表示图1中的MLUT块。此外，还在用虚线601示出的MLUT的外侧规则地配置MLUT 611、612和触发器621。
在图6中，为了简明，对于布线仅图示了使用地址-数据对的近距离布线，未对间隔布线和MLUT的控制线等进行图示。组合以上的多个MLUT块来构成具有期望功能的电路。通过设置多个该MLUT块形成半导体装置。
另外，在图1中示出了将MLUT M0～M8配置成整齐的格子状的状态，在图6中示出了将MLUT M0～M8配置成大致位于菱形顶点的簇状的状态，但是在图1中，是为了容易观察近距离布线的位置关系进行了图示，并且，在图6中，是为了容易显示D型触发器的存在进行了图示，在实际的布局图案中，正方形或长方形的格子状，菱形的簇状均有可能。
(电路功能结构例)
在图8中示出使用MLUT块组实现4位加法器的例子。
(1位全加法电路的结构)
首先，在图7(a)中示出表现了作为1位的全加法电路的真值。在图7中，A是被运算数、B是运算数、C是来自上一位的进位、S是和的运算结果、Ca是向下一位的进位。此处，利用作为和的输入值的被运算数A和运算数B的各组合、以及是否存在来自上一位的进位C的组合，表示运算结果S、和向下一位的进位Ca分别如何。
图7(b)是实现以上的各真值的关系的标准电路的例子。图7(b)是一般熟知的电路结构，因此省略详细说明。
另外，在图4所示结构的1个MLUT中，首先向存储动作时输入地址45分配图7(a)的输入A、B、C，并且向存储动作时数据输入44分配输出S、Ca，向存储动作时输入地址45分别输入A、B、C的各组合，在被指定为此时的地址并激活的2位的SRAM单元中，通过存储动作时数据输入44在所述被激活的2位的SRAM单元中写入与该组合对应的输出S、Ca的各值。利用该写入，MLUT具有作为1位的全加法电路的功能。
接着，如果从图4中的逻辑时输入地址47输入图7(a)的输入A、B、C的任意组合，则从逻辑动作时数据输出48输出作为全加法电路的输出S、Ca的各值。另外，从图1、图5可知，逻辑时输入地址47和逻辑动作时数据输出48被包含在地址-数据对P0～P5这6条中，能够作为近距离布线与相邻的多个MLUT进行输入输出信号的交换。
(采用了MLUT的4位加法电路)
图8是在MLUT块组中构成了4位的加法电路的电路框图。在图8中，MLA1、MLA2、MLA3、MLA4通过上述方法分别使MLUT具有1位的全加法电路的功能。此外，MLS1、MLS2、MLS3、MLS4分别使MLUT具有输入值和输出值为相同值的功能，具有与开关的接通(ON)状态对应的功能。
在具有全加法电路功能的MLA1中，从输入地址-数据对的输入地址输入与第1位的被运算值和运算值相当的输入信号A1、B1。此外，从输入地址-数据对的输出数据输出第1位的运算结果作为S1。
在具有全加法电路功能的MLA2中，从输入地址-数据对的输入地址输入与第2位的被运算值和运算值相当的输入信号A2、B2。此外，从输入地址-数据对的输出数据输出第2位的运算结果作为S2。
在具有全加法电路功能的MLA3中，从输入地址-数据对的输入地址输入与第3位的被运算值和运算值相当的输入信号A3、B3。此外，从输入地址-数据对的输出数据输出第3位的运算结果作为S3。
在具有全加法电路功能的MLA4中，从输入地址-数据对的输入地址输入与第4位的被运算值和运算值相当的输入信号A4、B4。此外，从输入地址-数据对的输出数据输出第4位的运算结果作为S4。
具有布线开关功能的MLS1从所述全加法电路MLA1输入向下一位的进位Ca，作为输出通过输入地址-数据对与所述全加法电路MLA2的来自上一位的进位C连接。
具有布线开关功能的MLS2从所述全加法电路MLA2输入向下一位的进位Ca，作为输出通过输入地址-数据对与所述全加法电路MLA3的来自上一位的进位C连接。
具有布线开关功能的MLS3从所述全加法电路MLA3输入向下一位的进位Ca，作为输出通过输入地址-数据对与所述全加法电路MLA4的来自上一位的进位C连接。
具有布线开关功能的MLS4从所述全加法电路MLA4输入向下一位的进位Ca，并输出作为4位加法器的进位。
如上所述，成为如下的电路结构：将由4位构成的(A1、A2、A3、A4)的被运算值和由4位构成的(B1、B2、B3、B4)的运算值作为输入信号，并得到作为运算结果的(S1、S2、S3、S4)和作为进位信号的进位输出信号Ca。
(采用触发器的电路)
以上示出了对图7中的1位全加法电路、图8中的4位加法电路的应用例，但是均为用此时的输入信号唯一决定的所谓的组合电路。与此相对，将即使为相同的输入信号，输出结果也根据事先的状态而不同的电路称作顺序电路。在顺序电路中，一般需要存储了上一状态的锁存电路或触发电路。
此外，即使是组合电路也存在各种输入，在向功能电路输入时，如果在各信号之间存在延迟或到达定时存在偏差，则有时过渡性地产生错误动作或不适当的输出信号。在这种情况下，使用触发器等获取信号的同步是权威方法。
在本发明中，以在图1的M4上附带的D型触发器为例进行了示出。此外，图14是进一步详细示出了图1中的MULT M4与D型触发器的连接关系的电路框图。在图14中，在MLUT 1401与D型触发器1402之间采用图5中的地址-数据对P6。地址-数据对P6与用作近距离布线的地址-数据对P0～P5不同，是为了与D型触发器的信号交换而保留的地址-数据对。在图14中，MLUT 1401的地址-数据对P6与D型触发器1402的D端子1411及Q端子1412连接。此外，在D型触发器1402的CL信号端子1413中选择作为用于获取同步的基准的信号并进行连接。
图15(a)、(b)是示出了各MLUT和D型触发器的配置关系的布局框图。在图15(a)中示出排列有多个MLUT 1561～1563等的状态，并配置有多个D型触发器组1521。表示在MLUT组的外侧一并配置了许多个D型触发器的状态。此外，图15(b)示出了如图1和图6所示，在MLUT组(1552～1553等)中广泛地均匀地配置了D型触发器1512、1513的状态。
图15(a)在MLUT分别使用D型触发器的情况下，成为相分离的位置关系，因此产生布线的浪费和混杂、不是适当配置的情况较多。与此相对，在图15(b)中，D型触发器比较接近各MLUT而存在，因此能够有效利用。从这些也可知，图1的MLUT块的结构优异。
(关于触发器的电路结构)
图9是示出在图6中示出的D型触发器的具体电路结构的第1例的电路图。另外，图9所示的电路是1位的主型的D型触发器。以下记述结构和动作。
在图9中，D型触发器由反相电路904、902和时钟脉冲门反相电路901、903构成。另外，所谓时钟脉冲门反相电路，是根据时钟信号是1还是0来决定是否发出输出信号的反相电路(反转电路)。
另外，在反相电路904的输入端子中输入控制动作定时的时钟信号(CL)，从输出端子输出时钟信号的反转信号。在时钟脉冲门反相电路901的输入端子中输入应控制的数据信号(D)905，使输出端子输出数据信号的反转信号。其中，通过时钟信号(CL)(端子906)控制是否对输出信号进行输出。反相电路902的输入端子与时钟脉冲门反相电路901的输出端子连接，反相电路902的输出端子与作为D型触发器端子的输出端子(Q)907连接。此外，反相电路902的输出端子与时钟脉冲门反相电路903的输入端子连接。时钟脉冲门反相电路903的输出端子与反相电路902的输入端子连接。其中，时钟脉冲门反相电路903的输出被以由反相电路904的输出信号进行控制的方式进行连接，因此被控制为时钟信号(CL)的反转信号。
另外，在将信号设为2值并分别用1、0表现正信号和负信号时，在从端子906输入的时钟信号(CL)为1的情况下，D型触发器的输入信号端子905的数据信号(D)被时钟脉冲门反相电路901反转，进一步被反相电路902反转，从而与数据信号(D)相同的信号被立即输出到D型触发器的输出信号端子907。另外，此时在时钟脉冲门反相电路903的输入端子中输入了输出信号端子907的与数据信号(D)相同的信号，但由于通过作为时钟信号(CL)的反转信号的反相电路904的输出信号来控制，因此不向时钟脉冲门反相电路903的输出端子中输出输出信号(不输出1或0，而处于高阻抗状态)。
接着，在从端子906输入的时钟信号(CL)变为0时，不向时钟脉冲门反相电路901的输出端子发出输出信号。另一方面，时钟脉冲门反相电路903的控制信号为1，因此输出信号端子907的数据信号(D)的反转信号被输出到时钟脉冲门反相电路903的输出端子。接收该信号，反相电路902的输出端子输出数据信号(D)的反转信号的反转信号、即数据信号(D)，并且与时钟脉冲门反相电路903的输入端子连接，因此反相电路902和时钟脉冲门反相电路903构成锁存电路，并在时钟信号(CL)为0的期间，存储并保持上一状态的数据信号(D)。在该时钟信号(CL)为0的期间，当D型触发器的输入信号端子905的数据如何发生改变时，保持并输出上一状态的数据信号(D)。该D型触发器在时钟信号(CL)变为1后根据新的数据信号(D)输出新的输出信号。在那之前，存储并持续输出上一状态的数据信号(D)。以上为图9的1位的主型的D型触发器的基本动作。
图11是示出D型触发器的具体电路结构的第2例的电路图。另外，图11所示的电路是2位的主-从型的D型触发器。
在图11中，由如下的D型触发器构成：主部的1位的D型触发器，其由反相电路904、902和时钟脉冲门反相电路901、903构成；以及从部的1位的D型触发器，其由反相电路1104、1102和时钟脉冲门反相电路1101、1103构成。图11的主部的反相电路904、902和时钟脉冲门反相电路901、903的结构与图9的反相电路904、902和时钟脉冲门反相电路901、903为完全相同的结构，对应元件的各编号也相同。因此，上述的主部具有作为1位的D型触发器的功能。
此外，图11的从部的反相电路1104、1102以及时钟脉冲门反相电路1101、1103的结构与图11的主部的反相电路904、902和时钟脉冲门反相电路901、903为完全相同的结构，各编号的下一位分别依次对应。因此，图11的由反相电路1104、1102和时钟脉冲门反相电路1101、1103构成的从部也具有作为1位的D型触发器的功能。
其中，被提供给时钟脉冲门反相电路1101、1103的时钟信号CL及其反转信号与被提供给时钟脉冲门反相电路901、903的时钟信号CL及其反转信号分别为相反的相位关系。此外，作为主部的输出部的反相器902的输出端子M与作为从部的输入端子的时钟脉冲门反相电路1101的输入端子连接。另外，输入到从部的输入端子的主部的输出端子M经过从部的1位的D型触发器，作为从部的输出信号Q输出到反相电路1102的输出信号。
因此，图11中的主部的1位的D型触发器和从部的1位的D型触发器被合体，并且动作的相位被反转，因此作为2位的主-从型的D型触发器进行动作。
图12是示出D型触发器的具体电路结构的第3例的电路图。另外，图12所示的电路是2位的主-从型的D型触发器。
在图12中，主部的D型触发器由反相电路1222、1223和传输门电路1224、1225构成。另外，所谓传输门电路是如下电路：将N型MOSFET和P型MOSFET并联连接，具有各个栅极电极施加相反相位的信号来进行导通/截止(ON/OFF)控制的开闭器的功能。另外，所谓MOSFET，是场效应型晶体管，是Metal-Oxide-SemiconductorField-Effect Transistor的简称。在主部的D型触发器中，反相电路1222和1223经由传输门电路1225构成锁存电路。此外，经由传输门电路1224、1225具有数据传送(在图12中为从D向M的反转)功能、和数据(M的反转)的锁存功能。
此外，从部的D型触发器由反相电路1232、1233和传输门电路1234、1235构成。
在从部的D型触发器中，反相电路1232和1233经由传输门电路1235构成锁存电路。此外，经由传输门电路1234、1235而具有数据传送(在图12中为从M反转为Q)功能、和数据(M的反转)的锁存功能。
此外，在图12中，反相电路1204和1205分别生成CL的反转信号和双重的反转信号(即正转信号)，并提供给传输门电路1224、1225、1234、1235。
如上所述，在图12中，上述主部的D型触发器和从部的D型触发器由相互相反相位的控制信号CL控制，因此图12的电路作为2位的主-从型的D型触发器进行动作。
图10是与图9的结构不同的D型触发器的电路图。另外，图10的电路是1位的主型的D型触发器。
在图10中，组合使NAND电路1002、1003的输入输出线为相互交叉式结构的锁存电路、NAND电路1001、1004和反相电路1005，作为D型触发器具有输入数据信号D、控制时钟信号CL、输出信号Q和Q的反转输出信号。图10是的电路结构是熟知的，因此省略详细说明。
图13是将2个图10的1位的主型的D型触发器重叠作为2位的主-从型的触发器的结构的电路图。
在图13中，由NAND电路1001、1002、1003、1004和反相电路1005构成的电路与图10的电路完全相同。在图13中，NAND电路1301、1302、1303、1304的结构与NAND电路1001、1002、1003、1004分别对应，基本具有相同功能。虽然省略详细说明，但是图13为2位的主-从型的触发器。
如上所述，从图9到图13示出了1位的主型的D型触发器和2位的主-从型的触发器的各种结构例。因此可知，即使都称作D型触发器也具有各种功能和结构。根据用途选择最佳的D型触发器的结构即可。
此外，触发器不仅有D型触发器，还存在RS型触发器、JK型触发器、T型触发器等各种。这些触发器的功能和结构是熟知的，因此省略详细说明。
其中，能够根据需要选择各种搭载于MLUT块的触发器。
(关于间隔布线)
接着，说明MLUT之间的间隔布线。另外，关于间隔布线与近距离布线的不同，已经简单进行了记述，但是为了容易理解，虽然一部分重复，以下详细进行记载。
另外，图1、图6等中的布线仅图示近距离布线，未对间隔布线进行图示。以下详细叙述间隔布线。
另外，以下再次列举间隔布线和近距离布线的定义。
将在同一平面上相互相邻的MLUT之间进行布线称作近距离布线。
将在同一平面上不相互相邻的MLUT之间、或者MLUT块之间进行布线称作间隔布线。
此外，关于近距离布线，使用图5的地址-数据对P0～P5。
此外，关于间隔布线，使用图5的地址-数据对P6。
另外，在图1中，关于MLUT M4，地址-数据对P6被用于D型触发器用，但是MLUT M0～M3和MLUT M5～M8的地址-数据对P6全部用于间隔布线。其中，在图1中进行图示的布线全部是仅为使用地址-数据对P0～P5的近距离布线，未对使用地址-数据对P6的间隔布线进行图示。
接着，图16的布线图中，对在由MLUT M0～M8构成的MLUT块中使用对地址-数据对P0～P5的近距离布线未进行图示，仅对使用地址-数据对P6的间隔布线进行了图示。
在图16中，由MLUT M0～M89个MLUT构成。此外，仅在MLUT M4中附带D型触发器。其中，未对D型触发器进行图示。如上所述，在MLUT M4中附带了D型触发器，因此地址-数据对P6被用于触发器用，不能使用于间隔布线。示出了MLUT M0～M3和MLUT M5～M8的各地址-数据对P6的间隔布线延伸到MLUT块的外部的状态。此外，如上所述，仅MLUT M4配置了D型触发器的方面、和不使用间隔布线的方面与其他MLUT M0～M3以及MLUT M5～M8不同，因此用方形围起M4来进行表现，与用圆形围起其他的M0～M3和M5～M8的表现进行区别。
图17是示出间隔布线的接线的两种图案的布线图。在MLUT块中，间隔布线的连接方式存在种种可能性，在图17中示出了两种间隔布线图案。图17(a)将MLUTM0、M5中的地址-数据对P6的间隔布线布线为下方向，将MLUT M3、M8中的地址-数据对P6的间隔布线布线为上方向。将该图17(a)称作间隔布线图案1。此外，图17(b)将MLUT M0、M5中的地址-数据对P6的间隔布线布线为上方向，将MLUT M3、M8中的地址-数据对P6的间隔布线布线为下方向。将该图17(b)称作间隔布线图案2。
另外，在将分别具有图17(a)、(b)的间隔布线图案1和间隔布线图案2的2个MLUT块配置成上下关系时，间隔布线图案1的图17(a)的MLUT M0、M5中的地址-数据对P6的间隔布线被布线为下方向，并且间隔布线图案2的图17(b)的MLUT M0、M5中的地址-数据对P6的间隔布线被布线为上方向，因此分别具有间隔布线图案1和间隔布线图案2的2个MLUT块的MLUT M0、M5被连接了位置关系适合的布线。
此外，与上述情况相反，在将分别具有图17(a)、(b)的间隔布线图案1和间隔布线图案2的2个MLUT块配置成间隔布线图案2在上、间隔布线图案1在下的位置关系时，间隔布线图案2的图17(b)的MLUT M3、M8中的地址-数据对P6的间隔布线被布线为下方向，并且间隔布线图案1的图17(a)的MLUT M3、M8中的地址-数据对P6的间隔布线被布线为上方向，因此分别具有间隔布线图案2和间隔布线图案1的2个MLUT块的MLUT M3、M8被连接了位置关系适合的布线。
另外，在上述间隔布线图案1和间隔布线图案2中，关于MLUT M1、M2、M6、M7，具有相同类型的间隔布线图案。即使在左右配置了上述间隔布线图案1和间隔布线图案2的两个MLUT块的情况下，在图17(a)、(b)的情况下，也能够没有障碍地连接适合的布线。因此，即使在组合了相同类型的间隔布线图案的情况下，也能够连接位置关系适合的布线。
图18是图示了利用图17(a)、(b)所示的间隔布线图案1和间隔布线图案2的组合将MLUT块配置成瓷砖状，经由各MLUT块的各MLUT的间隔布线的一部分的布线图。另外，以示出上下、左右的各MLUT块之间的各MLUT中的间隔布线的配置状态为目的，因此对于位于可能妨碍理解的其他位置的MLUT块、和间隔布线重叠显示可能变烦杂的其他MULT的间隔布线有意不进行图示。
在图18中，MLUT块1801由上述间隔布线图案1构成，MLUT块1802由间隔布线图案2构成。可知在MLUT块1801中的MLUT M0、M5中的间隔布线、和MLUT块1802中的MLUT M0、M5中的间隔布线为上下方向的布线中，进行了位置关系适合的布线连接。
此外，在图18中，MLUT块1803由上述间隔布线图案2构成。如上所述，MLUT块1801由间隔布线图案1构成。因此，可知在MLUT块1803中的MLUT M3、M8中的下方向的间隔布线、和MLUT块1801中的MLUT M3、M8中的上方向的间隔布线为上下方向的布线中，进行了位置关系适合的布线连接。
图19是示出在平面上规则地配置了包含间隔布线的MLUT块时的布局图案的高效组合的布局的块配置图。
图19排列了与图18形状相同的MLUT块。但是，在自动重复并高效配置布局图案的情况下，在图18的MLUT块的组合中包含多种间隔布线图案，因此有时比较烦杂，在布局设计上需要大量的时间，或者可能引起错误。
在图19中，示出利用同一图案的重复而获得的高效的MLUT块的组合。图19中的MLUT块1801、1802、1803与图18中的MLUT块1801、1802、1803直接对应。在图19中，以由包含用虚线1910示出的MLUT块1801、1802，但不包含MLUT块1803的4个×4个构成的块为单位来考虑。
此时，当考虑到MLUT块1802为间隔布线图案2、MLUT块1803也为间隔布线图案2时，在虚线1901的横向虚线的上下关系4个×4个的MLUT块之间重复相同图案，并且在虚线1901处，横向的间隔布线图案在各MLUT块之间相同，因此如果以图19的虚线示出的4个×4个的MLUT块为基本单位，在平面上规则地进行配置，则能够获得在间隔布线被进行了位置关系适合的布线连接的状态下自动排列全体MLUT块的结构。
(环形布线和环形网)
接着，将叙述在间隔布线中作为用于使信号传递特性优化的方法的环形布线。在平面上排列许多相同结构的单元的情况下，有时各单元共用同一信号线。图22是用1条信号线单纯连接各单元之间的布线图。此时，如图22所示，在用一条信号线连接了各单元之间的情况下，位于端点的0号单元和5号单元仅接受一条信号线，与此相对，1号单元至4号单元接受两条信号线。因此，在位于端点的0号和5号单元、与位于中间的1号单元至4号单元之间，至少在接收到的信号线的数量方面丧失了对称性，因此有时在各单元之间的特性中出现差异。此时产生了端点的特异性。
图23是如下的布线图：以稍微消除端点的信号线数量的特异性为意图，从图17的状态用追加的信号线连接了端点的0号单元和5号单元之间。利用该方法，消除了在各单元之间接收的信号线的条数的差异。但是，在图23中，直接连接端点的0号单元和5号单元之间的信号线的长度与其他单元之间的连接线的长度相比非常长。因此，在电气上，在寄生静电电容和容易受噪声影响等方面产生特性差，从而不能确保各单元之间的对称性。
图24是尝试进一步消除端点的信号线数量的特异性的布线图。在图24中，左端的0号单元与跳过一个单元的位置的2号单元之间连接信号线，2号单元与跳过一个单元的位置的4号单元之间连接信号线。并且，右端的5号单元与跳过一个单元的位置的3号单元之间连接信号线。此外，3号单元与跳过一个单元的位置的1号单元之间连接信号线。另外，从4号单元向5号单元的连接、以及从1号单元向0号单元的连接是彼此相邻，但这是例外，原则上采取与跳过一个的单元连接的方法。于是，所有的信号线都收敛于最大的信号线间隔，即为跳过一个单元的位置的距离。因此，接收到的信号线的数量、和信号线的连接间隔在所有单元之间大致相等，各单元的电特性均匀，容易进行控制，并且能够确保稳定的性能。一般将这种一边跳过一个一边布线成环状、确保均匀且稳定的性能的布线方法称作环形布线。
在图24中示出了1条环形布线，但是图21图示了在地址线等中进行多条的情况。此处，在横向上，1信号由2条对构成环状，并且在跳过一个进行布线的同时而成为环形结构。并且，排列这些结构的多个信号对。此外，不仅是横向，在纵向上，1信号也由2条对构成为环状，并且在跳过一个进行布线的同时而成为环形结构。并且，排列这些结构的多个信号对。因此，图21在横向和纵向上，多个信号线进行环形结构的配置，一般是称作环形网的结构。
如上所述，图18示出了本发明的MLUT之间以及MLUT块之间的间隔布线，但只是在一部分中采用了环形结构的例子。在图18中，MLUT和MLUT块分别构成了基本单位，因此通过跳过M(M为1以上的整数)来对MLUT和MLUT块进行布线，用环形结构实现了间隔布线。另外，在图18中，可以设为跳过6个MLUT的结构，也可以设为跳过1个MLUT块的结构。怎样都可以解释。
这样，通过以MLUT为单位、以MLUT块为单位构成环形结构或环形网，本发明能够提供即使分别针对长度不同的距离，各自特性也均匀且稳定的最佳间隔布线。
此外，在以上的说明中，示出了跳过1个MLUT或MLUT块的例子，但是还能跳过2个以上。只要使跳过的个数具有规则性，则能够得到均匀且稳定的特性的间隔布线。
(环形布线的间隔布线例)
另外，在图20中示出在平面上规则地配置了MLUT块的本发明中所包含的间隔布线应用了环形布线的布线图的例子。在图20中，MLUT块2001、2002、2003、2004、2005、2006作为间隔布线具有图17(a)、(b)的间隔布线图案1或间隔布线图案2。
因此，能够根据上述环形布线的考虑方法进行间隔布线。
在图20中在平面上规则地配置的MLUT块2001、2002、2003、2004、2005、2006中，在MLUT块2002与MLUT块2004之间跳过1个MLUT块2003来布线间隔布线2R24。此外，在MLUT块2004与MLUT块2006之间跳过1个MLUT块2005来布线间隔布线2R46。以上图示为相对于MLUT块2002、2003、2004、2005、2006在右侧进行布线。
此外，在MLUT块2001与MLUT块2003之间跳过1个MLUT块2002来布线间隔布线2L13。此外，在MLUT块2003与MLUT块2005之间跳过1个MLUT块2004来布线间隔布线2L35。以上图示为相对于MLUT块2001、2002、2003、2004、2005在左侧进行布线。
如上所述，对于MLUT块2001、2002、2003、2004、2005、2006，逐个跳过MLUT块在右侧布线间隔布线2R24和2R46，并且逐个跳过MLUT块在左侧布线间隔布线2L13和2L35。以下，省略对所有区域的说明，但是如上所述可知，能够在平面上规则地配置了MLUT块的状态下将上述环形布线应用于纵向的间隔布线。并且可知，在左右方向上，也能够在平面上规则地配置了MLUT块的状态下将上述环形布线应用于间隔布线。因此，在纵向的间隔布线、和左右方向的间隔布线中都能够应用环形布线，因此可知图20的MLUT块组构成了环形布线网。
(其他实施方式)
本发明不受上述实施方式限定。以下列举例子。
示出了构成本发明的MLUT块为组合了9个MLUT的结构，但是一般可以是K个×L个(K、L为1以上的整数)的结构。
此外，在该K个×L个的结构的情况下，能够在MLUT块内配置多个附带触发器的MLUT。
此外，将K个×L个(K、L为1以上的正整数)的结构设为基本结构，但是还能够在其一部分的方格框架中替代MLUT而配置其他电路要素。
此外，以上示出了在平面上排列MLUT或MLUT块的例子，但是如果采取层叠芯片的方式，则也可以三维装配。
此外，在图1、图2、图5中，示出了地址-数据对由7条构成，其中6条(6对)被用于近距离布线、并且1条(1对)被用于间隔布线的例子，但是也可以如图3所示用P0～P7合计8条构成地址-数据对。此外，也可以是这以上的条数。在该P0～P7合计为8条的情况下，图4中的存储块的存储容量增加，但是还能够将图1中的近距离布线的地址-数据对增加1条，并且还能够将图1中未图示的间隔布线进一步增加1对。
此外，如上所述，在组合MLUT的结构为3×3以外的、一般为K个×L个(K、L为1以上的正整数)的结构的情况下，地址-数据对的条数根据实际情况为上述条数以外的适当的条数。
此外，以上，如图4所示，MLUT所包含的存储块40用SRAM进行了说明，但是也可以由非易失性存储器构成。在存储块40由非易失性存储器构成、图4的MLUT具有逻辑电路功能的情况下，当暂时截断电源，并再次接通电源时，由于存储器是非易失性的，因此具有在电源接通后立即开始所设定的电路功能动作的效果。此外，同样，如果存储器为非易失性，则在用作存储电路的情况下，也具有在电源接通后能够立即使用的效果。此处，作为非易失性存储器，有EEPROM(Erasable ProgrammableRead Only Memory：电可擦除可编程只读存储器)(包含FLASH型)、FeRAM(Ferroelectric Random Access Memory：铁电体随机存取存储器)、MRAM(Magneto-resistive Random Access Memory：抗磁电随机存取存储器)等。
此外，以上，对于MLUT例示了图4所示的结构，但是不一定限于图4的结构。将存储块的结构设为n×(2的n次方)的结构，但是也可以设为其他的存储块结构，根据情况还能够实现地址线或数据线的共用。
此外，以上，叙述了存在于图1、图6中的触发器由1个构成的情况，但是还有搭载多个触发器的情况。在搭载多个触发器时，在用作顺序电路的情况下，使上一状态的状态数的数量增多，因此能够实现复杂的顺序电路。
此外，为了获取基于控制信号的同步，在采用触发器的情况下，能够进行利用2相的时钟信号和不同的多个控制信号的同步和控制，因此能够构成更高功能的电路。
此外，以上，存在于图1、图6中的触发器用D型触发器进行了说明，作为其他触发器的情况下，列举了RS型、JK型、T型触发器的例子，但是有时不一定非要单纯的触发器，其他电路要素也有效。例如也可以是寄存器或计数器。如果搭载了寄存器，则像在图8中设为例子的4位的加法电路那样，如不等待来自下一位的进位，各位并行地大致同时地进行计算的流水线加法器那样，能够搭载更高速、高功能的电路。
此外，在图17(a)、(b)中，在上下方向的布线中记述了两种间隔布线图案1和间隔布线图案2，但是关于左右方向的布线也存在两种间隔布线图案。因此，在上下方向存在两种、在左右方向存在两种，因此如果进行组合，则最低也存在4种间隔布线图案。也可以组合使用这种其他的间隔布线图案。
此外，示出在间隔布线中应用环形布线的例子，在环形布线的情况下，端点的特异性的影响抵消电气特性的偏差的一个方法如前所述。但是，当考虑二维、三维的平面、曲面时，存在许多具有环形以外的拓扑(相位几何结构)的布线。如果使用多层布线，则能够虚拟构成这些其他的拓扑。例如与球面或超立方体等相当的虚拟结构不仅消除上述的端点的特异性，而且还能够具有抵消由于制造过程的空间位置而产生的偏差、根据位置而存在差异的噪声等的结构。
产业上的可利用性
本发明是可随时变更功能的可编程的LSI，并且与以往的FPGA相比，价廉且性能稳定。并且，与初始的MPLD相比，比较低价，并且容易构成同步电路和顺序电路，成为高功能和高性能。因此，作为性价比好的可编程LSI，能够广泛使用多品种少量生产的设备种类、能够引起功能变更的设备种类，在新产品的开发现场，作为可编程LSI，能够置换为以往的FPGA等，能广泛进行使用。
标号说明
M0～M8、611～612、1401、1551～1553、1561～1563：MLUT
P0～P6：使用地址-数据对的近距离布线
11、621、1402、1551：D型触发器
40：由SRAM构成的存储块
41：地址切换电路
42：地址解码器
43：输出数据切换电路
44：存储动作时数据输入
45：存储动作时输入地址
46：存储动作时数据输出
47：逻辑动作时输入地址
48：逻辑动作时数据输出
49：动作切换信号
51：地址线数据输入
52：数据输出
4446：存储动作时数据输入输出
601、1801～1803、2001～2006：MLUT块
MLA1～MLA4：由MLUT构成的1位加法器
MLS1～MLS4：由MLUT构成的开关
1521：多个D型触发器组
2L13、2L35、2R24、2R46：间隔布线

Claims (10)

1.一种半导体装置，其特征在于，该半导体装置以由N个MLUT构成的MLUT块为基本单位，排列多个该基本单位的MLUT块，并且在所述MLUT块中配置有触发器，所述MLUT具有存储器、以及使地址线和数据线成对而进行配置布线的输入输出信号线，其中N为1以上的整数。
2.根据权利要求1所述的半导体装置，其特征在于，
所述触发器是D型触发器。
3.根据权利要求1所述的半导体装置，其特征在于，
所述触发器由多个构成。
4.根据权利要求2所述的半导体装置，其特征在于，
所述触发器由多个构成。
5.根据权利要求1所述的半导体装置，其特征在于，
所述存储器是SRAM。
6.根据权利要求1所述的半导体装置，其特征在于，
所述存储器是非易失性存储器。
7.根据权利要求1所述的半导体装置，其特征在于，
使所述MLUT之间的地址线和数据线成对的输入输出信号布线的引出方式和配置是在所述MLUT之间构成为对称形式的交替配置布线。
8.根据权利要求2所述的半导体装置，其特征在于，
使所述MLUT之间的地址线和数据线成对的输入输出信号布线的引出方式和配置是在所述MLUT之间构成为对称形式的交替配置布线。
9.根据权利要求1～4、7、8中的任意一项所述的半导体装置，其特征在于，
在所述MLUT之间、或者MLUT块之间的信号连接中，具有连接在同一平面上不相互相邻的MLUT之间、或者MLUT块之间的基于地址线和数据线的对的间隔布线。
10.根据权利要求9所述的半导体装置，其特征在于，
在所述间隔布线中包含环形结构。
CN201080013413.3A 2009-03-30 2010-03-24 半导体装置 Expired - Fee Related CN102369668B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2009-083786 2009-03-30
JP2009083786A JP5140029B2 (ja) 2009-03-30 2009-03-30 半導体装置
PCT/JP2010/055029 WO2010113713A1 (ja) 2009-03-30 2010-03-24 半導体装置

Publications (2)

Publication Number Publication Date
CN102369668A true CN102369668A (zh) 2012-03-07
CN102369668B CN102369668B (zh) 2014-09-17

Family

ID=42828008

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201080013413.3A Expired - Fee Related CN102369668B (zh) 2009-03-30 2010-03-24 半导体装置

Country Status (4)

Country Link
US (1) US8283945B2 (zh)
JP (1) JP5140029B2 (zh)
CN (1) CN102369668B (zh)
WO (1) WO2010113713A1 (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104205104A (zh) * 2012-04-09 2014-12-10 太阳诱电株式会社 可再构成的半导体装置的配置配线方法、其程序及配置配线装置
CN104205640A (zh) * 2012-04-11 2014-12-10 太阳诱电株式会社 可再构成的半导体装置
CN105191139A (zh) * 2013-04-02 2015-12-23 太阳诱电株式会社 可重构逻辑器件
CN107872082A (zh) * 2016-09-28 2018-04-03 三美电机株式会社 半导体集成电路

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104617944B (zh) 2010-06-24 2018-03-16 太阳诱电株式会社 半导体装置
WO2014065424A1 (ja) * 2012-10-28 2014-05-01 太陽誘電株式会社 再構成可能な半導体装置
WO2014080872A2 (ja) * 2012-11-20 2014-05-30 太陽誘電株式会社 再構成可能な半導体装置の論理構成方法
US9762865B2 (en) * 2013-03-15 2017-09-12 James Carey Video identification and analytical recognition system
JP6306846B2 (ja) 2013-09-16 2018-04-04 太陽誘電株式会社 再構成可能な論理デバイス
US9423452B2 (en) 2013-12-03 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Contactless signal testing
CN107078740A (zh) * 2014-10-22 2017-08-18 太阳诱电株式会社 可重构设备

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0220923A (ja) * 1988-07-08 1990-01-24 Fujitsu Ltd プログラマブル・ロジック・デバイス
US6215327B1 (en) * 1999-09-01 2001-04-10 The United States Of America As Represented By The Secretary Of The Air Force Molecular field programmable gate array
US20010043082A1 (en) * 1999-02-25 2001-11-22 Xilink, Inc. Logic/memory circuit having a plurality of operating modes
US7365567B2 (en) * 2002-05-01 2008-04-29 Actel Corporation Three input field programmable gate array logic circuit configurable as a three input look up table, a D-latch or a D flip-flop
CN101310443A (zh) * 2005-11-28 2008-11-19 太阳诱电株式会社 半导体器件

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11238850A (ja) * 1998-02-19 1999-08-31 Toshiba Corp 半導体集積回路
JP3471628B2 (ja) 1998-05-12 2003-12-02 日本電信電話株式会社 書き換え可能な論理回路およびラッチ回路
JP3517839B2 (ja) 2000-11-29 2004-04-12 日本電信電話株式会社 プログラマブルセルアレイ回路
US6331788B1 (en) * 2001-07-03 2001-12-18 The United States Of America As Represented By The Secretary Of The Air Force Simplified cellular array structure for programmable Boolean networks
JP4226383B2 (ja) * 2003-04-23 2009-02-18 株式会社ミツトヨ 測長装置
US7102387B1 (en) * 2004-12-08 2006-09-05 The United States Of America As Represented By The Secretary Of The Air Force Periodic computation structure based on 1-input lookup tables
US7632745B2 (en) * 2007-06-30 2009-12-15 Intel Corporation Hybrid high-k gate dielectric film
US8010590B1 (en) * 2007-07-19 2011-08-30 Xilinx, Inc. Configurable arithmetic block and a method of implementing a configurable arithmetic block in a device having programmable logic
US7816946B1 (en) * 2008-01-31 2010-10-19 Actel Corporation Inverting flip-flop for use in field programmable gate arrays

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0220923A (ja) * 1988-07-08 1990-01-24 Fujitsu Ltd プログラマブル・ロジック・デバイス
US20010043082A1 (en) * 1999-02-25 2001-11-22 Xilink, Inc. Logic/memory circuit having a plurality of operating modes
US6215327B1 (en) * 1999-09-01 2001-04-10 The United States Of America As Represented By The Secretary Of The Air Force Molecular field programmable gate array
US7365567B2 (en) * 2002-05-01 2008-04-29 Actel Corporation Three input field programmable gate array logic circuit configurable as a three input look up table, a D-latch or a D flip-flop
CN101310443A (zh) * 2005-11-28 2008-11-19 太阳诱电株式会社 半导体器件

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104205104A (zh) * 2012-04-09 2014-12-10 太阳诱电株式会社 可再构成的半导体装置的配置配线方法、其程序及配置配线装置
TWI576850B (zh) * 2012-04-09 2017-04-01 Taiyo Yuden Kk And a wiring method for disposing a semiconductor device that can be reconstructed, a program thereof, and a wiring device
CN104205104B (zh) * 2012-04-09 2017-05-10 太阳诱电株式会社 可再构成的半导体装置的配置配线方法及配置配线装置
CN104205640A (zh) * 2012-04-11 2014-12-10 太阳诱电株式会社 可再构成的半导体装置
CN104205640B (zh) * 2012-04-11 2017-03-22 太阳诱电株式会社 可再构成的半导体装置
CN105191139A (zh) * 2013-04-02 2015-12-23 太阳诱电株式会社 可重构逻辑器件
CN105191139B (zh) * 2013-04-02 2018-12-07 太阳诱电株式会社 可重构逻辑器件
CN107872082A (zh) * 2016-09-28 2018-04-03 三美电机株式会社 半导体集成电路
CN107872082B (zh) * 2016-09-28 2020-11-13 三美电机株式会社 半导体集成电路

Also Published As

Publication number Publication date
US20120007635A1 (en) 2012-01-12
CN102369668B (zh) 2014-09-17
WO2010113713A1 (ja) 2010-10-07
JP5140029B2 (ja) 2013-02-06
JP2010239325A (ja) 2010-10-21
US8283945B2 (en) 2012-10-09

Similar Documents

Publication Publication Date Title
CN102369668B (zh) 半导体装置
Cong et al. mrFPGA: A novel FPGA architecture with memristor-based reconfiguration
JP3684241B2 (ja) スケーリング可能な多重レベル相互接続アーキテクチャ用のフロア・プラン
JP3434292B2 (ja) プログラマブル論理セル及びその配列体
JP3589501B2 (ja) フィールド・プログラマブルゲートアレイのためのプログラマブル論理モジュール及びアーキテクチャ
US5243238A (en) Configurable cellular array
KR950005022B1 (ko) 프로그래머블 논리회로
Peper et al. Fault-tolerance in nanocomputers: a cellular array approach
TW201113900A (en) Pointer based column selection techniques in non-volatile memories
EP0219221A2 (en) Semi-conductor integrated circuits
JP2002118172A (ja) 基本セル、集積回路レイアウトセクション、集積回路レイアウト、集積回路デバイスおよび集積回路の信号線を設計する方法
US7193436B2 (en) Fast processing path using field programmable gate array logic units
Xie et al. Interconnect networks for memristor crossbar
CN102855933A (zh) 逻辑器件及具有该逻辑器件的半导体封装
JPH01274512A (ja) 半導体論理装置
JP2010015328A (ja) メモリ・論理共役システム
CN108365843A (zh) 集成电路和电子设备
US9621159B2 (en) Reconfigurable semiconductor integrated circuit and electronic device
CN103828239B (zh) 集成电路
Hill et al. Preliminary description of Tabula Rasa, an electrically reconfigurable hardware engine
JP2018536327A (ja) 再構成可能回路
JPWO2019059118A1 (ja) 論理集積回路
TW201145832A (en) Programmable integrated circuit with mirrored interconnect structure
CN113793632A (zh) 非易失可编程芯片
KR20220008901A (ko) 시프터블 메모리 및 시프터블 메모리를 동작시키는 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20140917