JPH01274512A - 半導体論理装置 - Google Patents

半導体論理装置

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JPH01274512A
JPH01274512A JP63102547A JP10254788A JPH01274512A JP H01274512 A JPH01274512 A JP H01274512A JP 63102547 A JP63102547 A JP 63102547A JP 10254788 A JP10254788 A JP 10254788A JP H01274512 A JPH01274512 A JP H01274512A
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arrays
cells
array
logic device
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Hideo Nakamura
英夫 中村
Terumi Sawase
沢瀬　照美
Makoto Hayashi
誠 林
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Hitachi Ltd
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Hitachi ULSI Engineering Corp
Hitachi Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は高密度に集積可能な半導体論理装置に係り、特
に論理構造を電気的に書換え可能にするに好適な半導体
論理装置に関する。
〔従来の技術〕
従来の論理ＬＳＩは標準セルあるいはゲートアレイで構
成されるものが知られている。また電気的に書換え可能
な素子を用いて構成したプログラマブル論理装置として
、特公昭５９−４８５７４（Ｕ　Ｓ　Ｐ４．１２４，８
９９）　、特表昭６ｌ−５０２６５０（Ｕ　Ｓ　Ｐ４，
６０９，９８６）。
特表昭６ｌ−１９８９１９（Ｕ　Ｓ　Ｐ４，６４２，４
８７）、特開昭６１−２８０１２０等がある。又Ｉ　Ｓ
　Ｓ　ＣＣ（ＩｎｔｅｒｎａｔｉｏｎａｌＳｏｌｉｄ−
ｓｔａｔｓ　Ｃ１ｒｃｕｉｔｓ　Ｃｏｎｆａｒａｎｃａ
）　８６　（１９８６）ｐ２４４〜２４５においても関
連の記載がある。
〔発明が解決しようとする課題〕
上記従来技術で、標準セルあるいはゲートアレイはセル
のレイアウト配置や配線をＬＳＩ製造工程途中のマスク
パターンを変更することで任意の論理構成を実現してい
る。このため必要な機能を有するＬＳＩを実現する期間
が長いという問題があった。
一方、電気的に書込み可能な素子を使用したプログラマ
ブル論理装置においては大規模で論理の集積密度の高い
論理構成を実現する上で十分ではなかった０例えば特公
昭５９−４８５７４においては論理が大規模になったと
きの離散論理素子間の配線や多段論理の構成に対して配
慮されておらずｌ５ＳＣＣ８６ｐ２４４に示された記載
ではフィードバックパスを用いることで多段論理の構成
を可能にしているが、アレイが１面で構成されるため、
論理が大きくなった場合、アレイの使用効率が低くなり
。
又動作速度が低下するという問題があった。
特表昭６１−５０２６５０には全面帰還パスと局部的帰
還パスに階層化したアレイが用いられているが、離散し
た論理素子間の論理は全面帰還パスで共通アレイ上で構
成されている。ａ散する論理間の相関は一般的に小さく
、これを共通のアレイ上で構成するとアレイの使用効率
が悪くなり、同時に動作速度が低下するという課題があ
った。特開昭６１−１９８９１９　、特開昭６１−２８
０１２０に示された構成では、逆に論理素子間をパスス
イッチを有する専用配線で接続しているため、論理の自
由度を増すためにはバススイッチの数が莫大になるとい
う問題があった。
本発明の目的は上記従来技術の問題点をなりシ。
論理構造を電気的に書込みあるいは書換え可能にした、
大規模で高集積密度を実現する半導体論理装置を提供す
ることにある。
〔課題を解決するための手段〕
上記目的は電気的に書込み可能な素子で構成されたＮＯ
Ｒアレイと外部からの制御信号あるいは制御データによ
り異なる論理機能を実現する構造を有する論理セルを積
層配置配線し、論理セル及びＮＯＲアレイは隣接するＮ
ＯＲアレイ及び論理セルとの間で論理処理あるいは信号
の伝播を可能にする。
さらに、上記構成要素とは独立に専用あるいは時分割的
に信号伝播を可能にする配線路を準備し、離散する論理
素子間の高速な信号伝播を可能にすることにより、達成
される。
〔作用〕
論理セルは隣接するＮＯＲアレイの複数の入力信号を受
けて、あらかじめ設定された論理機能あるいはＮＯＲア
レイからの信号によって設定される論理機能に従った出
力をあらかじめ設定されたあるいはＮＯＲアレイからの
信号によって設定される出力径路に従って隣接するＮＯ
Ｒアレイあるいは配線チャネルに出力される。
ＮＯＲアレイは隣接する論理セルからの入力を受けて任
意の論理出力を隣接の論理アレイに出力する。ＮＯＲア
レイの入力線は一定間隔でラインスイッチを入れること
で分割あるいは共通のアレイとして構成を可能にする。
出力線は単一の入力線との論理を構成することで配線と
しての機能をも実現する。専用線あるいは時分割データ
を送る配線路は一定の間隔で論理セルに入力し、配線接
続及び信号の駆動を行なう。
これにより、ＮＯＲアレイと論理セルの組合せで任意の
論理を構成あるいは拡張することができる。ＮＯＲアレ
イはまた配線機能も有するので専用配線の負担を低減で
きる。又離散論理要素間は別途配線路を専用線あるいは
時分割線として使い分けることで、高速なデータ転送と
配線路の効率的な使用を実現できる。
これによって任意の規模の論理機能を高密度にしかも分
散的に実現でき、電気的に書込みあるいは書換えが可能
で、大規模で高集積密度な半導体論理装置が可能になる
。
〔実施例〕
以下、本発明の一実施例によるプログラマブル論理装置
の全体のブロック図を示す、第１図は本発明の基本構成
を示すもので、１１，１２，３１゜３２は電気的に書込
み可能な不揮発性記憶素子により構成したＮＯＲアレイ
、２１１〜２１ｎ。
２２１〜２２ｍ、４１１〜４１ｎ、４２１〜４２ｍは論
理セル列、５１．５２は双方向のスイッチ素子である。
論理セル列２１１〜４２ｎはマクロセルアレイとも呼ば
れるものであり１組込ロジック、ラッチの組合せによる
セミカスタム論理モジュールである。
この論理セル列２１１〜４２ｎの論理構成は。
その内部に内蔵された制御パラメータ記憶装置中のデー
タにより任意に構成されることができる。
ＮＯＲアレイ１１〜３２は電気的に書込み可能な不揮発
性記憶素子により構成されたＮＯＲアレイであり、論理
セル列２１１〜４２ｎの可変論理構成機能を補助するも
のである。
従って、第１図のプログラマブル論理装置の全体の論理
は、論理セル列２１１〜４２ｎの論理とＮＯＲアレイ１
１〜３２の論理との組合せにより構成される。
後で詳述するようにＮＯＲアレイ１１〜３２中の信号線
は配線チャネルとしても利用できるので、このプログラ
マブル論理装置を大規模な論理ＬＳＩとして構成するの
に好適である。
同様に、後で詳述するように双方向スイッチ素子５１．
５２を接続状態にすることにより、隣接するＮＯＲアレ
イ１１〜３２の配線チャネルは相互接続されるため、論
理規模の拡張を容易に実現することが可能となる。
従って１本発明のプログラマブル論理装置の全体の論理
規模の拡大は第１図の構成を左右、上下に同様の構成を
拡張していくことで、論理規模の拡張が可能である。
プログラマブルなＮＯＲアレイの１実施例を第２図に示
す、１１〜工５は入力線、０１〜０１１は出力線で任意
の複数本数で構成することができる。入力線と出力線は
直交し、その交点に電気的に書込あるいは書換え可能な
不揮発性記憶素子を配置する。１１〜工５の入力線はＴ
１〜Ｔ５の出力線に平行に配置された端子線に接続され
、端子線Ｔ１〜Ｔ５を通してＮＯＲアレイ外部から入力
信号が供給される。端子線Ｔ１〜Ｔ５はＮＯＲアレイの
両側に適当な比率と間隔で配置する。出力線０１〜０１
１も又適当な比率でＮＯＲアレイの両側に取出す、交互
に両側に取出すことで出力線の間隔を一定にできる。第
２図において入力線と出力線の交点に丸印のある個所は
不揮発性メモリデバイスにデータが書込まれている状態
を示しＭＯＳスイッチとして動作する。何も書かれてい
ない個所は不揮発性メモリデバイスにデータが書かれて
いない状態でｌＭＯＳスイッチとして動作しない。例え
ば出力線０１は１１１，１１２゜１１３でＭＯＳスイッ
チが動作する状態となっており、０１＝１１＋Ｉ３＋Ｉ
５の論理出力を生成する。また出力線に対してＭＯＳス
イッチが１ケ所のみ動作状態になっている１１４，１１
５についていえば０１１＝Ｉ丁、０１２＝−Ｔ丁となり
入出力線が直接配線されたのと等価な効果がある。
従ってＮＯＲアレイはプログラマブル論理装置中の論理
セル間の配線としても使用できる。さらに第２図におい
て入力Ｉ３に関して０１１は配線動作を与え、０１はＮ
ＯＲ出力を与えるから配線とＮＯＲ論理を同時に実現し
ている。従って第１図に示すように論理セル２１１〜４
２ｍとＮＯＲアレイ１１，１２，３１．３２を積層する
ことで配線と論理を効率よく実現することができる。ま
た論理セル２１１〜４２ｍとＮＯＲアレイ１１，１２，
３１．３２が相互に入出力信号で接続されながら２次元
アレイ状に配置されることから、論理および配線が局部
的に集中することがなく、大規模な論理を効率よく実現
できる。
尚、第２図のＮＯＲアレイのＩＣ化に際して、Ｘ方向の
端子線Ｔ１〜Ｔ５および出力線０１〜０１１は例えば１
層目のアルミニウム配線により構成され、Ｙ方向の入力
線工１〜工５は不揮発性記憶用のＭＯ５型電界効果トラ
ンジスタのゲート電極配線により構成され、このゲート
電極配線は低抵抗化のためタングステン・シリサイドに
より構成されている。
プログラマブルなマクロセルとしての論理セル２１１〜
４２ｍの１実施例を第３図に示す、第３図において２１
１２は組込み論理装置、２１１１は制御パラメータ記憶
装置、２１１３は出力スイッチ回路である０組込み論理
装置２１１２の論理構成と出力スイッチ回路２１１３の
接続構成とは、制御パラメータ記憶装置２１１１中の制
御パラメータデータにより任意に構成されることができ
る。
８１１、　Ｓ１２は論理セルへの入力信号で第２図の０
１〜０１１が接続される。８１６．Ｓ１７は論理セルか
らの出力で第２図のＴ１〜Ｔ５に接続される。　８１３
，８１４は制御パラメータ記憶袋［２１１１の出力信号
で組込論理２１１２の論理構成及び出力スイッチ回路２
１１３の接続を制御する。Ｓ１４は組込論理袋［１２１
１２の出力で出力スイッチ回路２１１３を通して指定の
出力信号８１６、Ｓ１７を送出する。
第４図は第１図に示した論理規模拡張用の双方向スイッ
チ素子５１．５２の１実施例である。
ＮＯＲアレイの入力信号１１１〜工５１及び１１２〜Ｉ
５２をＭＯＳスイッチ５１１〜５１５で接続する構成を
とる。これらのＭＯＳスイッチのゲート端子はゲート制
御信号５２０，５２１によりつながり、５２０，５２１
を制御することで隣接するＮＯＲアレイの入力線を接続
あるいは切断することができる。従って、第１図におい
て双方向スイッチ素子５１が接続状態の場合、ＮＯＲア
レイ１１．１２は１個のＮＯＲアレイとして動作し。
素子５１が切断状態の場合、ＮＯＲアレイ１１゜１２は
それぞれ別個のＮＯＲアレイとして動作する。双方向ス
イッチ素子５２．ＮＯＲアレイ３１゜３２の動作も、こ
れと全く同様である。このように、ＭＯＳスイッチ５１
１〜５１５のゲート端子に独立の制御信号を与えること
で入力線毎の接続。
切断が可能である。又共通信号を入力すると入力線を一
括して接続、切断する構成がとれる。
従って、双方向スイッチ素子５１を接続状態とすれば、
Ｎ０Ｒ７Ｌ／イｌｌ、１２は一個（７１ＮＯＲアレイと
して動作するので、論理規模の拡張が実現できる。双方
向スイッチ素子５２．ＮＯＲアレイ３１，３２も、これ
と全く同様である。
第５図は第３図に示した制御パラメータ記憶装置Ｅ２１
１１の１実施例である。同図において６１はスイッチ素
子、６２１〜６２Ｑはシフトレジスタ、５１３１〜５１
３ｆｌは制御パラメータ記憶袋！２１１１の出力信号で
ある。８１８は本記憶装置２１１１の入力信号でＮＯＲ
アレイ１１，１２゜３１．３２の出力信号に接続する。
Ｓ１９は制御パラメータセット信号である。制御パラメ
ータ記法袋［２１１１へのデータのセットは８１９をオ
ンして８１８につながるＮＯＲアレイのデータを順次読
出しながらシフトレジスタ６２１〜６２Ｑに読込むこと
で行なう。
第７図は第３図に示した制御パラメータ記憶袋＠２１１
１の他の実施例である。６３１〜６３Ｑはレジスタ、６
１１〜６１Ｑはスイッチ素子である。ＮＯＲアレイ１１
の特定の入力線工６につながる電気的に書込可能な不揮
発性メモリ素子に記憶された制御パラメータデータを８
１９をオンにすることで、スイッチ素子６１１〜６１４
を介してレジスタ６３１〜６３Ｑに同時にセットするこ
とができる。第５図、第７図で示した実施例はいずれも
、制御パラメータデータをＮＯＲアレイの一部に記憶す
るもので、半導体論理装置本来の論理あるいは配線とし
て使用するＮＯＲアレイを共用できることから、書込制
御、テスト回路を共用でき、レイアウト上の無駄をなく
すことができる。
したがって本論理装置の機能の変更は、全てＮＯＲアレ
イの不揮発性メモリを書換えることで行なうことができ
る。
第６図は第３図の組込論理装置２１１２の１実施例であ
る。同図において２３１〜２３８，２４１〜２４７はト
ランジスタスイッチである。８１１１〜ｇ１１６，８１
２１〜５１２６は本回路の入力で、ＮＯＲアレイ１１，
１２，３１．３２の出力０１〜０１１が接続される。　
５Ｌ３１〜８１３６゜５１３０１−８１３０４，８１３
７は制御パラメータ記憶袋［２１１１からの信号Ｓ１３
に相当する。７１はマルチプレクサ、７２１，７２３は
組合せ回路、７２２はフリップフロップである。
５１１４・５１３０１）・５１１５・５１３３の論理式
によって状態が決まる。信号７３１，７３２も類似の論
理関係によって状態が決まる。すなわち７３１〜７３３
は制御パラメータ５１３１〜５１３３および５Ｌ３０１
〜５１３０４の状態によって組込論理２１１２への入力
信号５１１２〜５１１６の任意の変数間のＡＮＤ−ＯＲ
論理を実現できる０組込論理２１１２への逆側からの入
力５１２１〜５１２６に対しても同様の関係にある出力
信号７３４〜７３６を生成できる。
信号７３１〜７３６はさらにマルチプレクサ７１、組合
せ回路７２１，７２３．フリップフロップ７２２を介し
て組込論理の出力５１４１〜５１４３を生成する０組込
論理２１１２への入力信号５１１１〜１１１６，５１２
１〜５１２６およびそれらからの生成信号７３１〜７３
６の信号本数および論理関係は第６図に示す論理構造に
準じて任意に構成できる。第６図の２３１〜２３８のス
イッチをマスクパターンで固定的に構成しその組合せを
制御パラメータ８１３１〜５１３３゜５Ｌ３０１．８１
３０４で制御する本構成は組込論理に不揮発性デバイス
を論理セルに含まないことから、不揮発性デバイスの書
込、消去回路を論理セルから切離すことができまた。不
揮発性デバイスを用いるよりも７３１〜７３６の生成の
為の動作速度が向上する利点がある。
第８図は別の実施例の構成図である。同図において１１
．３１はすでに説明したＮＯＲアレイ、２１１．２１２
．２１ｎはすでに説明した論理セルＤｌｌ、Ｄ１２．Ｄ
２１．Ｄ２２は直接配線チャネル、８１．８２はバスス
イッチ、Ｓ１１゜Ｓ１２はＮＯＲアレイ１１，３１から
の入力信号。
Ｓ１６．Ｓ１７は論理セル２１２からの出力信号、５１
８１〜５１８５は直接配線チャネルあるいは隣接論理セ
ルとの入出力信号線である。直接配線チャネルＤｌｌ〜
Ｄ２２は遠隔モジュール間の高速データ転送または共通
データ転送に利用さ才しることができる。
多層配線技術によるＩＣに際して、Ｙ方向の直接配線Ｄ
２１．Ｄ２２は例えばアルミニウムの１層目配線により
構成され、Ｘ方向の直接配線Ｄ１１゜Ｄ１２は例えばア
ルミニウムの２層目配線により構成される。
論理セル２１１，２１２．２１ｎの構成例を第９図に示
す、同図は第３図において入出力信号線８１８１〜８１
８５の双方向バスドライバ２１１４が新しく付は加えら
れた構成である。２１１４への入力はマルチプレクサ２
１１３の出力５１９１、又２１１４の出力５１９２は組
込論理袋！！２１１２の入力となる。双方向ドライバ２
１４の信号の伝播方向は制御パラメータ記憶袋９１２１
１１からの信号８１８により制御される。第８図のバス
スイッチ８１．８２は第４図と同一回路によって実現可
能である。第８図は第１図に対して直接配線チャネルＤ
ｌｌ、Ｄ１２．Ｄ２１．Ｄ２２と隣接論理セル間配線８
１８３．８１８５が付加えられた構成である。この結果
、隣接論理セル間及び遠距離論理セル間の配線遅延を低
減できる。またバススイッチ８１．８２を適当な間隔で
配置することでこれらの両側の直接配線チャネルを独立
した配線チャネルとして使用でき、配線エリアを有効的
に使用できる。
第１０図は遠距離論理セル間をメツセージバスで接続す
る実施例を示す１図において８８はアドレス発生回路、
１１はＮＯＲアレイ、２１１〜２ｉｎは論理セル、Ｄ２
１がメツセージバスである。第１１図は制御シーケンス
を示す、アドレス発生回路８８はタイミング信号Ｔ１〜
Ｔ４に同期してメツセージバスの使用可能なアドレスＡ
ｌ。
Ａ２．Ａ３をＮＯＲアレイ１１に送信する。各論理セル
２１１〜２１　ｎｌｔ、ＮＯＲアレイ１１の出力５１１
１〜５ｌｌｎによりアドレスを検出する。
例えばアドレスＡ１が論理セル２１１．２１ｎを指定す
るならばこのタイミングで２１１と２１ｎはメツセージ
バスＤ２１を介して信号ＤＴＩの転送ができる０次のＴ
２のタイミングではアドレスＡ２で指定された論理セル
間のデータ転送がメツセージバスＤ２１を介して行なわ
れる。従って制限された配線チャネルを時分割に使用す
ることで配線エリアを有効活用できる。第９図で示した
バススイッチと第１０図のメツセージバスの組合せで遠
距離間の信号伝送を行うことも可能である。
又第１０図のアドレス発生回路８８はＮＯＲアレイ１１
と論理セル２１１〜２１ｎの一部を使って構成すること
もできる。第８図、第１０図のＮＯＲアレイと論理セル
の個数と段数は特に制限されるものではなく必要に応じ
てＸ軸、Ｙ軸方向に拡張することも可能である。また直
接配線チャネルあるいはメツセージバスの本数も任意に
設定できる。
〔発明の効果〕
本発明によれば以下の効果がある。
（１）ＮＯＲアレイと論理セル列を積層構成し、不揮発
性メモリを用いるＮＯＲアレイは適当な間隔で分離可能
にし、ＮＯＲアレイと論理セルは上下方向に直接接続し
ＮＯＲアレイをＮＯＲ論理動作と同時に配線チャネルと
して使用できるので大規模な論理ＬＳＩを構成する上で
ＮＯＲアレイ、論理セルの使用効率をたかぬ、高密度な
論理の実装ができる効果がある。
（２）ＮＯＲアレイが水平方向に共通のメモリとして構
成でき、書込、消去のための制御回路が共通にできるの
で書込、消去のための周辺回路を低減できる。
（３）ＮＯＲアレイとは独立の直接配線チャネルあるい
メツセージバスチャネルを有することで遠距離間の信号
伝播が高速になり、かつバススイッチあるいは配線の時
分割使用をすることで、高速動作、配線の使用効率の改
善が図られる。
（４）可変論理をＮＯＲアレイ部で実現し、その出力の
一部を論理セルの制御パラメータ記憶装置に配置するこ
とでＮＯＲ論理と論理セルの構造をプログラムで変更で
き論理構成の自由度を大きくできる効果がある。
【図面の簡単な説明】
第１図は本発明の基本構成を示す１実施例、第２図は第
１図に含まれるＮＯＲ回路図、第３図は論理セルの構成
図、第４図は双方向スイッチの構成図、第５図は制御パ
ラメータ記憶装置、第６図は組込論理構成図、第７図は
制御パラメータ記憶装置の他の実施例、第８図は本発明
の他の実施例の構成図、第９図は第８図に含まれる論理
セルの構成図、第１０図はメツセージバスを有する論理
装置、第１１図はメツセージバスの転送シーケンス図で
ある。 １１．１２，３１，３２・・・ＮＯＲアレイ、２１１〜
２１ｎ、　　２２１〜２２ｍ、４４１〜４１ｎ。 ４２１〜４２ｍ・・・論理セル列、５１．５２・・・ス
イッチ素子。 第　３　目 第　４−　図 ″￥、７１２１ 策　３　区 メ　９　図 ２１１３需力スイツ今日ンシ２ツノ４　人ｃｔ：　ｎ　
トｌイ２、第　／θ　Ｚ ３６　　ノｌ　　図 ０７　　ケ゛り４１方

Claims (1)

  1. 【特許請求の範囲】 １、半導体論理装置であつて； （１）入力信号に応答して出力信号を生成する複数の論
    理セルと； （２）入力信号に応答して出力信号を生成する複数のＮ
    ＯＲアレイとを具備し、 上記複数の論理セルと上記複数のＮＯＲアレイとは積層
    されてなり、 上記複数の論理セルの少なくともひとつの論理セルの入
    力と出力とは上記複数のＮＯＲセルのうち該論理セルに
    隣接して上下に配置された二つのＮＯＲセルの出力と入
    力とにそれぞれ接続されてなることを特徴とする半導体
    論理装置。 ２、上記複数のＮＯＲアレイは複数の電気的に書き込み
    可能な不揮発生記憶素子により構成され、該不揮発性記
    憶素子への電気的な書き込みにより上記複数のＮＯＲア
    レイのＮＯＲ論理構成が任意に構成されることを特徴と
    する請求項１記載の半導体論理装置。 ３、上記複数の論理セルは制御パラメータ記憶装置を具
    備してなり、該制御パラメータ記憶装置中のデータによ
    り上記複数の論理セルの論理構成が任意に構成されるこ
    とを特徴とする請求項２記載の半導体論理装置。 ４、上記複数のＮＯＲアレイは横方向に配置された入力
    線を具備し、上記複数のＮＯＲセルのうち横方向に隣接
    して配置された二つのＮＯＲアレイの入力線はスイッチ
    素子を介して互いに接続されてなることを特徴とする請
    求項１乃至３のいずれかに記載の半導体論理装置。 ５、上記スイッチ素子を接続状態とすることにより論理
    規模を拡張することを特徴とする請求項４記載の半導体
    論理装置。 ６、上記複数の論理セルのうち遠隔の論理セル間のデー
    タ転送もしくは共通データ転送のための配線チャネルを
    横方向および縦方向にさらに配置してなることを特徴と
    する請求項１乃至５のいずれかに記載の半導体論理装置
    。
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